RU1817134C - Устройство разрешени конфликтной ситуаций в двухпортовом запоминающем устройстве - Google Patents

Устройство разрешени конфликтной ситуаций в двухпортовом запоминающем устройстве

Info

Publication number
RU1817134C
RU1817134C SU4799011A RU1817134C RU 1817134 C RU1817134 C RU 1817134C SU 4799011 A SU4799011 A SU 4799011A RU 1817134 C RU1817134 C RU 1817134C
Authority
RU
Russia
Prior art keywords
encoder
read
conflict
port
inputs
Prior art date
Application number
Other languages
English (en)
Inventor
Игорь Анатольевич Передерин
Original Assignee
Научно-производственное объединение "Интеграл"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Научно-производственное объединение "Интеграл" filed Critical Научно-производственное объединение "Интеграл"
Priority to SU4799011 priority Critical patent/RU1817134C/ru
Application granted granted Critical
Publication of RU1817134C publication Critical patent/RU1817134C/ru

Links

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

Изобретение относитс  к вычислительной технике, а более конкретно к запоминающим устройствам, и м.б. использовано при разработке асинхронного двухпортового ОЗУ Цель изобретени  - обеспечение возможности записи и считывани  по разным адресам и одновременного считывани  по одному адресу. Устройство содержит шифратор сигналов выборки, триггер приоритетам шифратор конфликтов, шифратор разрешени  считывани . Устройство рабо- 1 тает в отсутствие.и при конфликтной ситуации . 2 ил.

Description

Изобретение относитс  к вычислительной технике, а более конкретно, к запо- минающим устройствам и может быть использовано при разработке асинхронного двухпортового ОЗУ.. ;
Цель изобретени  - обеспечение возможности , записи или считывани  по разным адресам и одновременного считывани  по одному адресу.
На фиг. 1 изображено устройство разрешени  конфликтной ситуации; на фиг. 2 - временные диаграммы, по сн ющие работу устройства при конфликтной ситуации, ког- ;да первый порт обращаетс  к ЗУ раньше, второго На фиг. 2а первый порт обращаетс , чтобы считать, а второй - записать, на фиг. 26, оба порта обращаютс  дл  записи, а на фиг, 2в первый порт обращаетс  дл  записи, а второй дл  считывани .
Условные обозначени :
CS1 и CS2 - сигналы выборки портов;
WE1 и WE2 - импульсы записи; А - признак совпадений адреса; К - второй признак конфликтной ситуаел
с
ции; .;- - .- -..-; ....-../.
R1 и R2 - разрешение считывани ;
W1 и W2 - разрешение записи; К-первый признак конфликтной ситуации
Устройство разрешени  конфликтной ситуации (фиг. 1) состоит из шифратора сигналов выборки, включающего в себ  элементы НЕ 1, 2 и элементы И-НЕ 3, 4, триггера приоритета включающего в себ  элементы И-НЕ 5, б, шифратора конфликтов , включающего в себ  элемент НЕ 7, элемент И Л И-НЕ 8 и элементы И-НЁ 9-14, шифратора разрешени  считывани , включающего , в себ  элементы ИЛИ-НЕ 15-18, шифратора разрешени  записи, включаю-, щего в себ  элементы ИЛИ-НЕ 19-23.
СлЭ Јь
. Устройство работает следующим образом . Возможна работа в двух режимах - в отсутствие и при конфликтной ситуации. Конфликтной называетс  ситуаци , когда на оба входа выборки обоих потов поступили сигналы выборки CS1 и CS2 и хот  бы на один из входов импульсов записи поступил импульс, например, на вход импульса записи по второму порту WE2 (фиг. 2,а), а на вход признака совпадени  адреса сигнал А. Другими словами, произошло обращение к одной  чейке по обоим портам, причем по крайней мере по одному из них с целью записи; . ,-.. V .. ;
В отсутствие конфликтной ситуации.выход признака конфликтной ситуации К имеет высокий уровень, следовательно, на выходах элементов 15 и 16 низкие уровни. Когда же на входы выборки двух портов элементов 17 и 18 приход т сигналы выбор- ки, на выходах разрешени  считывани  по вл ютс  сигналы разрешени  R1 и R2 независимо друг от друга.
На входах элемента 19 низкие уровни в отсутствие конфликтной ситуации, поэтому на выходе высокий. На выходах элементов 20 и 21 поддерживаютс  низкие уровни, следовательно , при по влении импульса записи на любом из входов или на обоих приводит к по влению сигналов разрешени  записи W1 и W2 на выходах разрешени , .
Рассмотрим работу схемы в конфликтной ситуации (фиг. 2,а). В исходной ситуации CS1 и CS2 имеют высокие уровни. Потом приходит отрицательный импульс С 1. При этом триггер на элементах 5 и 6 переходит в состо ние, когда на выходе приоритета первого порта R1 высокий уровень, т.е. R1 1, а на выходе приоритета второго порта R2 0. Элементы 2 и 4 необходимы дл того, чтобы состо ние блока вычислени  приоритета не мен лось после прихода CS2. Инверси  признака совпадени  адреса по вл етс  на входе элемента 19, на выходе которого устанавливаетс  низкий уровень, после чего разрешение записи сможет получить тот порт, который имеет приоритет. При по влении низкого уровн  на входе импульса записи по второму порту, на выходе первого признака конфликтной ситуации устанавливаетс  высокий уровень , К 1, а нау выходе второго признака низкий уровень (К-0). После этого разрешение считывани  получает тот порт, который имеет приоритет, так как на входах элементов 15 и 16 устанавливаетс  низкий уровень. Низкий уровень на входах элементов 2 и 4 (строб входного буфера) блокирует изменение состо ни  блока вычислени  приори
10
1.5
20
25 30
35
40
45
50
55
тета по заднему фронту CS1, который раньше пришел, раньше и заканчиваетс . Сброс происходит по заднему фронту CS2, если это произойдет раньше, возможны нежелательные всплески на выходах разрешени  записи или считывани  по второму порту. Сброс осуществл етс  следующим образом. На входе элемента 10 высокий уровень (приоритет первого порта) поддерживаетс , когда на первый вход приходит положительный задний фронт сигнала выборки второго порта. Отрицательный импульс на выходе элемента 10 осуществл ет сброс триггера на элементах 13 и 14 в исходное состо ние. После окончани  конфликтной ситуации высокий уровень на входе строб входного буфера обеспечивает готовность блока вычислени  приоритета к приему новой информации..- . : Фиг. 2 иллюстрирует работу схемы.в конфликтной ситуации, когда обращение по первому порту происходит раньше, чем по
ВТОрОМу. . ; : . ; .
Формула .изобретен и  
Устройство разрешени  конфликтной
ситуации в двухпортовом запоминающем
устройстве, содержащее шифратор сигнала
выборки, триггер приоритета, шифратор
конфликтов, причем первый и второй входы выборки порта устройства соединены t первыми и вторыми информационными входами шифратора сигнала выборки и шифратора конфликтов соответственно, первый и второй выходы шифратора сигнала выборки соединены с входами установки и сброса триггера приоритета соответственно , третий информационный вход шифрато . ра конфликтов - с входом признака совпадени  адреса устройства, отличающеес  тем, что, с целью обеспечени  возможности записи или считывани  по разным адресам и считывани  по одному адресу , .оно содержит шифратор разрешени  считывани  и шифратор разрешени  записи , пр мой и инверсный выходы триггера приоритета соединены с первым и вторым информационными входами шифратора разрешени  считывани  и шифратора разрешени  записи, а также с четвертым и п тым информационными входами шифратора конфликтов соответственно, шестой , и седьмой информационные входы которого соединены с первым и вторым входами разрешени  записи устройства и с третьим и четвертым информационными входами шифратора разрешени  записи соответственно , синхровход шифратора сигнала выборки соединен с первым выходом шифратора конфликтов и синхровходом
шифратора разрешени  считывани , второй
и третий выходы шифратора конфликтов соединены сл тым и шестым информационными входами шифратора разрешени  записи соответственно, выходы которого и выходы
ют одноименные выходы устройства, трети и четвертый информационные входы ш й ратора разрешени  считывани  соединен с первым и вторым входами сигнала выбо
шифратора разрешени  считываний образу- 5 ки порта устройс тва соответственно, гг.
ют одноименные выходы устройства, третий и четвертый информационные входы ш йф1- ратора разрешени  считывани  соединены с первым и вторым входами сигнала выбор1817134
: ; . ,...--. - --
Ј5/ --- L
rSZ ----J ---LJ.1--L-..-.dfz .--,
ж Д
 
ЈS
csz &)Ј/
6/5Z
Д
ш
CSZ
№1
-.
А и/7
6
Фиг.1
SU4799011 1990-03-05 1990-03-05 Устройство разрешени конфликтной ситуаций в двухпортовом запоминающем устройстве RU1817134C (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU4799011 RU1817134C (ru) 1990-03-05 1990-03-05 Устройство разрешени конфликтной ситуаций в двухпортовом запоминающем устройстве

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU4799011 RU1817134C (ru) 1990-03-05 1990-03-05 Устройство разрешени конфликтной ситуаций в двухпортовом запоминающем устройстве

Publications (1)

Publication Number Publication Date
RU1817134C true RU1817134C (ru) 1993-05-23

Family

ID=21500228

Family Applications (1)

Application Number Title Priority Date Filing Date
SU4799011 RU1817134C (ru) 1990-03-05 1990-03-05 Устройство разрешени конфликтной ситуаций в двухпортовом запоминающем устройстве

Country Status (1)

Country Link
RU (1) RU1817134C (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8570818B2 (en) 2008-03-13 2013-10-29 Qualcomm Incorporated Address multiplexing in pseudo-dual port memory

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Патент EP №0192209, кл. G 06 F 13/00, опублик. 1986. Патент US № 4620118. кл.Н 03 К 17/00, опублик, 1986. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8570818B2 (en) 2008-03-13 2013-10-29 Qualcomm Incorporated Address multiplexing in pseudo-dual port memory

Similar Documents

Publication Publication Date Title
RU1817134C (ru) Устройство разрешени конфликтной ситуаций в двухпортовом запоминающем устройстве
KR930004178B1 (ko) 반도체 기억장치의 테스트회로
RU1807523C (ru) Буферное запоминающее устройство
SU1198570A1 (ru) Запоминающее устройство
SU1541624A1 (ru) Устройство дл буферизации информации
SU1387042A1 (ru) Буферное запоминающее устройство
SU1319077A1 (ru) Запоминающее устройство
SU1481854A1 (ru) Динамическое запоминающее устройство
JPH027284A (ja) 集積回路
SU1550525A1 (ru) Устройство дл сопр жени канала св зи с ЭВМ
JPS5826400A (ja) ストアチエツク機能付き記憶素子
SU1605244A1 (ru) Устройство дл сопр жени источника и приемника информации
SU1522224A1 (ru) Устройство дл сопр жени двух магистралей
SU1660053A1 (ru) Устройство для извлечения многозначного ответа из ассоциативной памяти ¢7)
SU1589285A1 (ru) Устройство дл сопр жени источника и приемника информации
KR940006830B1 (ko) Pc/at의 주사기와 글로버메모리 제어 시스템
SU1179351A1 (ru) Устройство дл сопр жени электронно-вычислительной машины с периферийными устройствами
SU1367042A1 (ru) Посто нное запоминающее устройство
SU1481846A1 (ru) Устройство магнитной записи цифровой информации
SU1316050A1 (ru) Буферное запоминающее устройство
SU1667082A1 (ru) Устройство мажорировани
SU1596390A1 (ru) Устройство буферной пам ти
SU1689956A1 (ru) Устройство адресации пам ти
JPH0410992B2 (ru)
SU1587511A1 (ru) Логический анализатор