SU1667082A1

SU1667082A1 - Устройство мажорировани

Info

Publication number: SU1667082A1
Application number: SU894763998A
Authority: SU
Inventors: Анатолий Владимирович Боряк
Original assignee: Военная академия им.Ф.Э.Дзержинского
Priority date: 1989-08-24
Filing date: 1989-08-24
Publication date: 1991-07-30

Abstract

Устройство относитс к вычислительной технике и системам передачи данных. Цель изобретени - расширение функциональных возможностей устройства за счет обеспечени работы в парафазном режиме. Информационные троекратно повтор ющиес посылки мажоритарно декодируютс на сдвиговых регистрах 1, 4 и преобразуютс в парафазный вид. 1 ил.

Description

Изобретение относится к вычислительной технике, а именно к системам передачи цифровых данных повышенной надежности, и может быть использовано для мажорированной выборки сигнала при трехкратном его повторении.

Целью изобретения является расширение функциональных возможностей устройства путем обеспечения работы в парафазном режиме.

На чертеже приведена схема устройства мажорирования.

Устройство содержит первый двухразрядный сдвиговый регистр 1. первый элемент И 2, элемент НЕ 3, второй двухразрядный сдвиговый регистр 4, второй элемент И 5, элемент ИЛИ 6, вход 7 синхронизации (тактовую шину), информационный вход 8 (информационную шину), вход 9 сброса, информационные выходы 10 и 11 и выход 12 готовности устройства.

Устройство работает следу; щим образом.

Перед началом выборки очередного j сигнала подачей сигнала Сброс на вход 9 производится обнуление сдвиговых регистI ров 1 и 4. По информационной шине 8 трижды поступает сигнал '1 или”0, причем;.

сбой или ошибка в вычислениях может иметь место в любом повторении. При поступлении сигнала 1 на входе элемента И 2 - разрешающий сигнал и информация, поступающая на вход D регистра 1 по сигналу сдвига, поступающему синхронно с информационными сигналами по тактовой ;шине 7, записывается в первый разряд регистра 1. Одновременно на вход элемента И 5 через элемент НЕ 3 подается сигнал, запрещающий прохождение сигнала сдвига на регистр 4. При повторном поступлении сигнала 1 происходит сдвиг 1, поступившей в первом такте, во второй разряд регистра 1 и запись ”1” в первый разряд этого же регистра. Одновременно 1 поступает на выход 10 и через элемент ИЛИ 6 на выход 12, а элемент НЕ 3 препятствует записи информационной 1 в регистр 4.

При поступлении сигнала 0 через элемент НЕ 3 на входе элемента И 5 - разрешающий сигнал и 1, свидетельствующая о приходе информационного ”0 и поступающая на вход D регистра 4, по сигналу сдвига от тактовой шины 7 записывается в первый разряд регистра 4.

Сдвиг и запись 1, соответствующей приходу информационного 0, в регистре 4 осуществляется аналогично сдвигу и записи 1 в регистре 1.

Таким образом, информационная 1 записывается в регистр 1, а информационный 0 фиксируется записью 1 в регистр 4.

За три такта работы один из сдвиговых регистров имеет на выходе второго оазряда 1, а другой - 0 и через элемент ИЛИ 6 на выходе 12 формируется сигнал 1, свидетельствующий об окончании декодирования.

Наличие 1 на выходе регистра 1 свидетельствует о выборке сигнала1, а наличие 1 на выходе регистра 4 - о выборке сигнала ”0.

Если информационная 1 или информационный 0 будут приходить два раза подряд, то процесс выборки сигнала закончится за два такта, при этом на выходе 12 также появится 1.

Claims

Формула изобретения

Устройство мажорирования, содержащее первый двухразрядный сдвиговый регистр, первый элемент И и элемент НЕ, первый вход первого элемента И соединен с информационным входом устройства, а вход сброса устройства соединен с входом установки первого двухразрядного сдвигового регистра, информационный и тактовый входы которого соединены соответственно с информационным входом устройства и с выходом первого элемента Й, второй вход которого соединен с входом синхронизации устройства, отличающееся тем, что, с целью расширения функциональных возможностей устройства путем обеспечения работы в парафазном режиме, в него введены второй двухразрядный сдвиговый регистр, второй элемент И и элемент ИЛИ, причем вход сброса устройства соединен с входом установки второго двухразрядного сдвигового регистра, вход синхронизации устройства связан с первым входом второго элемента И, выход которого подключен к тактовому входу второго двухразрядного сдвигового регистра, информационный вход устройства через элемент НЕ подключен к второму входу второго элемента И и информационному входу второго двухразрядного сдвигового регистра, выходы старших разрядов первого и второго двухразрядных сдвиговых регистров являются одноименными информационными выходами устройства и подключены к входам элемента ИЛИ, выход которого является выходом готовности устройства.