JP3162061B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JP3162061B2 JP3162061B2 JP17918189A JP17918189A JP3162061B2 JP 3162061 B2 JP3162061 B2 JP 3162061B2 JP 17918189 A JP17918189 A JP 17918189A JP 17918189 A JP17918189 A JP 17918189A JP 3162061 B2 JP3162061 B2 JP 3162061B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 発明の背景 本発明は、スタティックRAMメモリと、これに接続さ
れたアドレスレジスタ、データ入力レジスタ及び制御レ
ジスタとを含み、これらの全てのレジスタが外部からア
クセスし得る情報通信用の相互接続部を有し、前記RAM
メモリが外部データ出力端子を有しているメモリ装置に
関するものである。特に、斯かるメモリは容易にテスト
し得る必要がある。従来、斯かるテストは所定のデータ
パターンを所定のアドレス位置に書込むことにより実行
される。その後任意の瞬時にこのデータを再び読出す。
テストは読出されたデータパターンと当該位置に書込ん
だデータパターンとの比較処理から成る。十分な数の正
しい比較が見出されるとメモリは正しいものとみなされ
る。埋込み型メモリとしての斯かるメモリ装置のテスト
は例えば「IEEE 1984 International Test Conference
Proceedings」第148〜156頁、論文4.3「Self−testing
of embedded RAM's」に開示されている。
れたアドレスレジスタ、データ入力レジスタ及び制御レ
ジスタとを含み、これらの全てのレジスタが外部からア
クセスし得る情報通信用の相互接続部を有し、前記RAM
メモリが外部データ出力端子を有しているメモリ装置に
関するものである。特に、斯かるメモリは容易にテスト
し得る必要がある。従来、斯かるテストは所定のデータ
パターンを所定のアドレス位置に書込むことにより実行
される。その後任意の瞬時にこのデータを再び読出す。
テストは読出されたデータパターンと当該位置に書込ん
だデータパターンとの比較処理から成る。十分な数の正
しい比較が見出されるとメモリは正しいものとみなされ
る。埋込み型メモリとしての斯かるメモリ装置のテスト
は例えば「IEEE 1984 International Test Conference
Proceedings」第148〜156頁、論文4.3「Self−testing
of embedded RAM's」に開示されている。
発明の要約 本発明の主目的は、埋込み用並びに独立用に好適であ
り、セルフテストを実現し、テスト設備が自ら容易にパ
ラメータ設定でき、テストパターンの数及び所要のテス
ト時間が制限され、テストの初期化後に他のテスト処理
を独立に実行することができる上述した種類のメモリ装
置を提供することにある。
り、セルフテストを実現し、テスト設備が自ら容易にパ
ラメータ設定でき、テストパターンの数及び所要のテス
ト時間が制限され、テストの初期化後に他のテスト処理
を独立に実行することができる上述した種類のメモリ装
置を提供することにある。
本発明においては、この目的を達成するために、ワー
ドオリエンテッドRAMメモリと、これに接続された ・アドレスレジスタ、 ・連続ビット位置を有するデータ入力レジスタ及び ・制御レジスタ、 とを含み、これらの全てのレジスタは、外部アクセス可
能な機能を持つ情報通信用相互接続部を有し、且つ前記
メモリを動作状態又はセルフテスト状態に選択的に駆動
するための第１制御手段が設けられたメモリ装置であっ
て、 前記動作状態において、前記アドレスレジスタ及び前
記データ入力レジスタは、前記メモリと共働して動作す
るよう前記メモリに結合され、 前記セルフテスト状態において、前記アドレスレジス
タ、前記データ入力レジスタ及び前記制御レジスタが、
当該メモリ装置の情報入力端子を介した情報通信のない
状態下で、当該メモリに書き込むためのデータテストパ
ターン及びアドレステストパターンを形成すべく動作す
る、メモリ装置において、 前記データ入力レジスタは、データテストパターンを
格納し、 当該メモリ装置には、前記データテストパターンを初
期化して、当該連続ビット位置間における１−０遷移の
数を最も多く有する初期データテストパターンを発生さ
せる、前記データ入力レジスタのプリセット機構が設け
られ、 前記データ入力レジスタには、当該データテストパタ
ーンに基づき次のデータテストパターンを発生させる第
２制御手段が設けられ、 前記第２制御手段は、当該データテストパターンの第
１半部のビットの各々を次のデータテストパターンにお
ける２ビットに転記させるよう構成されている、ことを
特徴としている。
ドオリエンテッドRAMメモリと、これに接続された ・アドレスレジスタ、 ・連続ビット位置を有するデータ入力レジスタ及び ・制御レジスタ、 とを含み、これらの全てのレジスタは、外部アクセス可
能な機能を持つ情報通信用相互接続部を有し、且つ前記
メモリを動作状態又はセルフテスト状態に選択的に駆動
するための第１制御手段が設けられたメモリ装置であっ
て、 前記動作状態において、前記アドレスレジスタ及び前
記データ入力レジスタは、前記メモリと共働して動作す
るよう前記メモリに結合され、 前記セルフテスト状態において、前記アドレスレジス
タ、前記データ入力レジスタ及び前記制御レジスタが、
当該メモリ装置の情報入力端子を介した情報通信のない
状態下で、当該メモリに書き込むためのデータテストパ
ターン及びアドレステストパターンを形成すべく動作す
る、メモリ装置において、 前記データ入力レジスタは、データテストパターンを
格納し、 当該メモリ装置には、前記データテストパターンを初
期化して、当該連続ビット位置間における１−０遷移の
数を最も多く有する初期データテストパターンを発生さ
せる、前記データ入力レジスタのプリセット機構が設け
られ、 前記データ入力レジスタには、当該データテストパタ
ーンに基づき次のデータテストパターンを発生させる第
２制御手段が設けられ、 前記第２制御手段は、当該データテストパターンの第
１半部のビットの各々を次のデータテストパターンにお
ける２ビットに転記させるよう構成されている、ことを
特徴としている。
本発明の種々の他の目的は次の通りである。
1.セルフテストマシーンにより実行されるテストアルゴ
リズムは優れた障害検出能力を有する必要がある。
リズムは優れた障害検出能力を有する必要がある。
2.セルフテストマシーンの構造はアドレス及びデータス
クランブリングと無関係である。
クランブリングと無関係である。
3.セルフテストマシーンはチップ上でデータバックグラ
ウンドを発生し、従ってビットオリエンテッドSRAM及び
ワードオリエンテッドSRAMの双方に好適である。
ウンドを発生し、従ってビットオリエンテッドSRAM及び
ワードオリエンテッドSRAMの双方に好適である。
4.データ保存テストのオプションを有する。
5.埋込み型SRAM及び独立型SRAMの双方に好適であり、境
界−スキャン環境に完全に適合する。
界−スキャン環境に完全に適合する。
斯かる環境は特にオランダ国特許出願第8502476号
（米国特許出願第902910号及び特開昭62−62257号公
報）に記載されている。セルフテストロジックのスキャ
ンテストも実行できる。
（米国特許出願第902910号及び特開昭62−62257号公
報）に記載されている。セルフテストロジックのスキャ
ンテストも実行できる。
6.テストアルゴリズムの規則正しく対称な構造のために
シリコン経費が小さい（16KシンクロナスSRAMに対し３
％）。
シリコン経費が小さい（16KシンクロナスSRAMに対し３
％）。
メモリ障害モデル 以下の障害を識別し得る。
メモリセルの論理値がセルへの作用又は他のセルから
の影響により変化し得ない場合、このメモリセルは固着
障害であるという。その読出し値が常に０（１）の場
合、このセルは０（１）に固着されているという。
の影響により変化し得ない場合、このメモリセルは固着
障害であるという。その読出し値が常に０（１）の場
合、このセルは０（１）に固着されているという。
アクセスすることができないメモリセルはオープン固
着障害であるという。オープン固着障害の原因はセルの
パストランジスタが常に開であることにある。
着障害であるという。オープン固着障害の原因はセルの
パストランジスタが常に開であることにある。
遷移障害を有するセルは０→１又は１→０の何れか一
方の遷移が不能である。
方の遷移が不能である。
セルｊが１つの特定の状態ｙ（yE｛0,1｝）にある場
合にのみメモリセルｉが所定の値ｘ（xE｛0,1｝）に固
着されたものとして動作する場合、「メモリセルｉは他
のメモリセルｊに結合された状態にある」という。換言
すれば、セルｊが１つの特定の状態にある場合、セルｉ
の状態はこれにより決まり、読出すことができるが、書
込み動作において変化不能になる。これはセルｊもセル
ｉに結合された状態であることを意味しない。
合にのみメモリセルｉが所定の値ｘ（xE｛0,1｝）に固
着されたものとして動作する場合、「メモリセルｉは他
のメモリセルｊに結合された状態にある」という。換言
すれば、セルｊが１つの特定の状態にある場合、セルｉ
の状態はこれにより決まり、読出すことができるが、書
込み動作において変化不能になる。これはセルｊもセル
ｉに結合された状態であることを意味しない。
セルｉの遷移ｘ→（xE｛0,1｝）がセルｊの遷移ｙ
→（yE｛0,1｝）を生ぜしめる場合、メモリセルｉは
セルｊに結合された遷移であるという。これはセルｊも
セルｉに結合された遷移であることを意味しない。
→（yE｛0,1｝）を生ぜしめる場合、メモリセルｉは
セルｊに結合された遷移であるという。これはセルｊも
セルｉに結合された遷移であることを意味しない。
電気的／電子的障害の上述の機能障害への変換は回路
の実現に依存し、これ以上考察しない。
の実現に依存し、これ以上考察しない。
本発明の特徴及び利点 テストは初期パターンで出発させ、このパターンを同
期式に順次一連のテストパターンに変換し、各パターン
から結果パターンを導出し、各結果パターンがシグネチ
ュアに寄与するようにするのが有利である。このセルフ
シーケンス動作は高い組織レベルでの連続制御を不要に
する。予備シグネチュアはその都度ラッチ形機構に保持
し、これは有利な同期式構成を表わす。一連のテストパ
ターンは最初のパターンが最大数の（１−０）遷移を有
し、即ち０−１−０−１……又は１−０−１−０……の
パターンであり、斯かる後にこのパターンをその半分の
ビットの各々を次のパターンの２ビットに転記又は投影
して再生し、次のパターンが前より少ない１−０遷移を
有するようにする。この再生を一様なビット値を有する
ビットパターンになるまでくり返す。ｎビットに対して
は2log n＋１個のパターンが必要であり、これは少数で
ある点で有利である。また、テスト制御設備及びメモリ
自体を直接スキャンテストし得るようにするのが有利で
ある。不良制御の確率は低いが（比較的小面積のた
め）、これらの設備は特定の制御手段の高速テスト及び
所定のメモリ装置部分の高速テストができるようにす
る。メモリにはそのアドレスカウンタに加えて保存テス
トのための待ち時間をカウントダウンする待ちカウンタ
を含めるのが有利である。スタティックRAMは合理的な
データ保存時間を有する必要がある。この制御は制限状
態マシーンにより実行するのが有利である。これをRO
M、プログラマブルロジックアレー、ワイルドロジック
又はその他の手段により実現すれば、予想し得ないほど
少数のロジック制限項目で実現し得る。Ｎ個のアドレス
に対し、メモリを9N又は13Nアドレスのテストシーケン
ス方法に従って試験することができる。これは各位置に
対する極めて少数のアクセスを表し、アクセス数は位置
の数に比例するだけである。
期式に順次一連のテストパターンに変換し、各パターン
から結果パターンを導出し、各結果パターンがシグネチ
ュアに寄与するようにするのが有利である。このセルフ
シーケンス動作は高い組織レベルでの連続制御を不要に
する。予備シグネチュアはその都度ラッチ形機構に保持
し、これは有利な同期式構成を表わす。一連のテストパ
ターンは最初のパターンが最大数の（１−０）遷移を有
し、即ち０−１−０−１……又は１−０−１−０……の
パターンであり、斯かる後にこのパターンをその半分の
ビットの各々を次のパターンの２ビットに転記又は投影
して再生し、次のパターンが前より少ない１−０遷移を
有するようにする。この再生を一様なビット値を有する
ビットパターンになるまでくり返す。ｎビットに対して
は2log n＋１個のパターンが必要であり、これは少数で
ある点で有利である。また、テスト制御設備及びメモリ
自体を直接スキャンテストし得るようにするのが有利で
ある。不良制御の確率は低いが（比較的小面積のた
め）、これらの設備は特定の制御手段の高速テスト及び
所定のメモリ装置部分の高速テストができるようにす
る。メモリにはそのアドレスカウンタに加えて保存テス
トのための待ち時間をカウントダウンする待ちカウンタ
を含めるのが有利である。スタティックRAMは合理的な
データ保存時間を有する必要がある。この制御は制限状
態マシーンにより実行するのが有利である。これをRO
M、プログラマブルロジックアレー、ワイルドロジック
又はその他の手段により実現すれば、予想し得ないほど
少数のロジック制限項目で実現し得る。Ｎ個のアドレス
に対し、メモリを9N又は13Nアドレスのテストシーケン
ス方法に従って試験することができる。これは各位置に
対する極めて少数のアクセスを表し、アクセス数は位置
の数に比例するだけである。
本発明は上述の試験可能メモリ装置を含む集積回路に
も関するものであり、このメモリ装置は前記動作状態に
おいてこの集積回路上の少なくとも１つの追加のデータ
処理サブシステムに動作可能なように接続される。この
新しい埋込み型RAMメモリの試験性は回路全体の信頼度
を向上する。
も関するものであり、このメモリ装置は前記動作状態に
おいてこの集積回路上の少なくとも１つの追加のデータ
処理サブシステムに動作可能なように接続される。この
新しい埋込み型RAMメモリの試験性は回路全体の信頼度
を向上する。
好適実施例の編成 第１図はデータ保存テストを含む13Nテストアルゴリ
ズムを示す。Ｎはアドレス0,……Ｎ−１の数であり、第
１列に示す。第２列は初期化を示し、順次の各アドレス
にデータ０を書込む。アドレスシーケンスはその都度ア
ドレスを＋１づつインクリメントさせることにより実行
される。同様に第３及び第４列は増大するアドレスを有
する。他方、第５及び第６列は−１づつインクリメント
して減少するアドレスを有する。
ズムを示す。Ｎはアドレス0,……Ｎ−１の数であり、第
１列に示す。第２列は初期化を示し、順次の各アドレス
にデータ０を書込む。アドレスシーケンスはその都度ア
ドレスを＋１づつインクリメントさせることにより実行
される。同様に第３及び第４列は増大するアドレスを有
する。他方、第５及び第６列は−１づつインクリメント
して減少するアドレスを有する。
このテストは固着障害、オープン固着障害、遷移障
害、結合障害及びデータ保存障害を含む現実的な障害モ
デルに基づくものである。第１図において、RAM書込み
命令はWrで、読出し命令はRdで示してある。データのオ
リエンテーションはかっこ内に示してある。命令が実行
されるRMAアドレスはこの図の第１列に示してある。デ
ータ保存テストに対する所望の待ち時間は設計により決
まる。本発明の設計では例えば50msecを用いる。ビット
オリエンテッドSRAMはこのテストアルゴリズムで完全に
試験される。しかし、ワードオリエンテッドSRAMのテス
トでは各アドレス位置を完全な１ワード分書込み、読出
す必要がある。同一のアドレスのセル間の結合障害を検
出するためにはメモリテスト中にデータバックグラウン
ドと称される数個のデータワードが必要とされる。
害、結合障害及びデータ保存障害を含む現実的な障害モ
デルに基づくものである。第１図において、RAM書込み
命令はWrで、読出し命令はRdで示してある。データのオ
リエンテーションはかっこ内に示してある。命令が実行
されるRMAアドレスはこの図の第１列に示してある。デ
ータ保存テストに対する所望の待ち時間は設計により決
まる。本発明の設計では例えば50msecを用いる。ビット
オリエンテッドSRAMはこのテストアルゴリズムで完全に
試験される。しかし、ワードオリエンテッドSRAMのテス
トでは各アドレス位置を完全な１ワード分書込み、読出
す必要がある。同一のアドレスのセル間の結合障害を検
出するためにはメモリテスト中にデータバックグラウン
ドと称される数個のデータワードが必要とされる。
第２図は16ビット幅のRAMに対するデータバックグラ
ウンドを示す。第１データバックグラウンドでは順次の
ビット位置の各対ごとに０−１遷移が存在する。次の４
つのデータバックグラウンドへの変換は次のようにして
行うことができる。即ち、ビット位置０……ｉ……ｎ−
１に対し第１データバックグラウンドのビットｉを次の
データバックグラウンドのビット位置2i及び（2i＋１）
に転記又は投影する。４回の順次の変換後に16ビットの
全てが零のデータバックグラウンドになる。この図の下
半部は上半部の対応するデータバックグラウンドに対し
各ビットが反転されたデータバックグラウンドを示す。
一般に、上述の変換は種々の方法で実現することがで
き、半分のビットの各ビットを２つのビット位置に転記
することにより実現することができる。所定の構成で
は、転記を反転と一緒に行うこともできる。図示の設計
は最も実現が容易である。
ウンドを示す。第１データバックグラウンドでは順次の
ビット位置の各対ごとに０−１遷移が存在する。次の４
つのデータバックグラウンドへの変換は次のようにして
行うことができる。即ち、ビット位置０……ｉ……ｎ−
１に対し第１データバックグラウンドのビットｉを次の
データバックグラウンドのビット位置2i及び（2i＋１）
に転記又は投影する。４回の順次の変換後に16ビットの
全てが零のデータバックグラウンドになる。この図の下
半部は上半部の対応するデータバックグラウンドに対し
各ビットが反転されたデータバックグラウンドを示す。
一般に、上述の変換は種々の方法で実現することがで
き、半分のビットの各ビットを２つのビット位置に転記
することにより実現することができる。所定の構成で
は、転記を反転と一緒に行うこともできる。図示の設計
は最も実現が容易である。
ワードオリエンテッドSRAMに対する完全なセルフテス
トは次の通りである。最初に13Nテストアルゴリズムを
第１データバックグラウンドで実行し、次いで第２デー
タバックグラウンドで実行し、以下同様に実行する。最
後に13Nテストアルゴリズムとデータ保存テストの双方
を最後のデータバックグラウンドで実行する。
トは次の通りである。最初に13Nテストアルゴリズムを
第１データバックグラウンドで実行し、次いで第２デー
タバックグラウンドで実行し、以下同様に実行する。最
後に13Nテストアルゴリズムとデータ保存テストの双方
を最後のデータバックグラウンドで実行する。
データ保存テストは第７及び第９列の双方において２
つの待ちインターバルを含む。これのインターバル中メ
モリは不作動にされ、従ってデータ内容は不変のままで
なければならない。この方法は書込み後直接読出し機能
を用いないでもっと速くすることができる。これはこの
方法を9N−方法に低減する。第２図の第２半部は後に示
すように反転により実現される。反転は変換前に実行さ
れる。保存テストは２つのデータバックグラウンド、全
０及び全１パターンに対してのみ行われる。
つの待ちインターバルを含む。これのインターバル中メ
モリは不作動にされ、従ってデータ内容は不変のままで
なければならない。この方法は書込み後直接読出し機能
を用いないでもっと速くすることができる。これはこの
方法を9N−方法に低減する。第２図の第２半部は後に示
すように反転により実現される。反転は変換前に実行さ
れる。保存テストは２つのデータバックグラウンド、全
０及び全１パターンに対してのみ行われる。
好適実施例の構成 第３図は本発明メモリ装置の全体的なアーキテクチャ
を示す。メモリマトリクスはメモリセルの行列アレーを
含み、各メモリセルは慣例の回路を含むものとし得る。
アドレスレジスタ24に接続されたアドレス入力端子22を
有し、このアドレスレジスタ24は外部アドレスパス26を
経て図示してないソースからアドレスADDRを受信するこ
とができる。データ入力レジスタ30に接続されたデータ
入力端子28を有し、このデータ入力レジスタ30は外部デ
ータパス32を経て図示してないデータソースからデータ
DATAを受信することができる。データ出力レジスタ36と
並列の外部データ出力端子34を有している。外部パス40
を経て外部制御信号CONTR（読出し、書込み、チップ選
択等）を受信し、ライン41にメモリマトリクスにする制
御信号を送出する制御レジスタ38を具えている。レジス
タセル68を含むセルフテストコントローラ（STC）42を
具え、このコントローラは制御信号ライン44,46,50,51
を経て種々のサブシステムとコミュニケートする。図示
のSRAMはマイクロプロセッサ、モデム又はSRAMが埋込み
メモリとして作用する特定用途装置のような複雑な集積
回路の内部部分を表わすものとし得る。斯かる装置演算
論理装置（ALU）、マルチプライヤ、バレルシフタ、ワ
イルドロジック、プログラマブルロジックアレー、レジ
スタ、入出力回路、A/D−D/Aコンバータ、バス組織等を
具えることができる。これらの素子がメモリにアドレ
ス、データ及び制御信号を供給し、メモリからのデータ
を受信する。或いは又、これらの機能の１つだけを選択
して他のデータ／アドレス及び制御接続はチップの関連
するボンディングパッドに直接接続することもできる。
これらのサブシステムに関する限り、これらサブシステ
ム自体は慣例のものであるからこれ以上の説明は不要と
思われる。図示のメモリは独立型とすることができ、外
部接続を関連するボンディングパッドに直接接続する。
を示す。メモリマトリクスはメモリセルの行列アレーを
含み、各メモリセルは慣例の回路を含むものとし得る。
アドレスレジスタ24に接続されたアドレス入力端子22を
有し、このアドレスレジスタ24は外部アドレスパス26を
経て図示してないソースからアドレスADDRを受信するこ
とができる。データ入力レジスタ30に接続されたデータ
入力端子28を有し、このデータ入力レジスタ30は外部デ
ータパス32を経て図示してないデータソースからデータ
DATAを受信することができる。データ出力レジスタ36と
並列の外部データ出力端子34を有している。外部パス40
を経て外部制御信号CONTR（読出し、書込み、チップ選
択等）を受信し、ライン41にメモリマトリクスにする制
御信号を送出する制御レジスタ38を具えている。レジス
タセル68を含むセルフテストコントローラ（STC）42を
具え、このコントローラは制御信号ライン44,46,50,51
を経て種々のサブシステムとコミュニケートする。図示
のSRAMはマイクロプロセッサ、モデム又はSRAMが埋込み
メモリとして作用する特定用途装置のような複雑な集積
回路の内部部分を表わすものとし得る。斯かる装置演算
論理装置（ALU）、マルチプライヤ、バレルシフタ、ワ
イルドロジック、プログラマブルロジックアレー、レジ
スタ、入出力回路、A/D−D/Aコンバータ、バス組織等を
具えることができる。これらの素子がメモリにアドレ
ス、データ及び制御信号を供給し、メモリからのデータ
を受信する。或いは又、これらの機能の１つだけを選択
して他のデータ／アドレス及び制御接続はチップの関連
するボンディングパッドに直接接続することもできる。
これらのサブシステムに関する限り、これらサブシステ
ム自体は慣例のものであるからこれ以上の説明は不要と
思われる。図示のメモリは独立型とすることができ、外
部接続を関連するボンディングパッドに直接接続する。
テストのために次の素子を設ける。既知の原理に従っ
て、ハッチングを付した素子を含むシリアルスキャンチ
ェーンを形成する。相互接続スキャンラインは入力端子
62、相互接続線52,58,31,39及び直列出力端子64を有す
る。このように相互接続された全てのレジスタを後に説
明するようにライン58上に制御信号C1,C2の制御の下で
直列シフトレジスタとして制御することができる。入力
端子62と出力端子64を図示してないホストマシーンに接
続することができる。ホストマシーンは更にライン58を
適正な制御信号で駆動することができる。データ入力レ
ジスタ30にはデータパターンを変更するデータ発生機構
70を設ける。このデータ発生機構は制御サブシステム42
と制御信号を交換する。アドレスレジスタ24はカウンタ
を構成する追加の素子72を具えている。同様にレジスタ
66はデータ保存テストを実行するための待ちカウンタを
構成する素子74を具えている。素子72,74はライン50を
経て制御サブシステム42と制御信号を交換する。データ
出力レジスタ36は一連の順次のデータ結果パターンから
シグネチュアパターンを発生する素子76を具えている。
シグネチュアパターンはライン64を経て送出することが
できる。この素子はライン54を経て制御信号を受信す
る。最後に、制御サブシステム42はテストに関連する種
々のモードを制御する制御信号をライン44に送出するこ
とができる。
て、ハッチングを付した素子を含むシリアルスキャンチ
ェーンを形成する。相互接続スキャンラインは入力端子
62、相互接続線52,58,31,39及び直列出力端子64を有す
る。このように相互接続された全てのレジスタを後に説
明するようにライン58上に制御信号C1,C2の制御の下で
直列シフトレジスタとして制御することができる。入力
端子62と出力端子64を図示してないホストマシーンに接
続することができる。ホストマシーンは更にライン58を
適正な制御信号で駆動することができる。データ入力レ
ジスタ30にはデータパターンを変更するデータ発生機構
70を設ける。このデータ発生機構は制御サブシステム42
と制御信号を交換する。アドレスレジスタ24はカウンタ
を構成する追加の素子72を具えている。同様にレジスタ
66はデータ保存テストを実行するための待ちカウンタを
構成する素子74を具えている。素子72,74はライン50を
経て制御サブシステム42と制御信号を交換する。データ
出力レジスタ36は一連の順次のデータ結果パターンから
シグネチュアパターンを発生する素子76を具えている。
シグネチュアパターンはライン64を経て送出することが
できる。この素子はライン54を経て制御信号を受信す
る。最後に、制御サブシステム42はテストに関連する種
々のモードを制御する制御信号をライン44に送出するこ
とができる。
第４図は第３図に用いる変更レジスタセルを示す。こ
のレジスタセルは記憶部92と入力マルチプレクサ90とを
含み、入力マルチプレクサ90は２つの制御信号C1,C2を
受信する。これらの制御信号の機能は表に示してあり、
C1＝C2＝０に対してはノーマル入力Ｎが活動化される。
C1＝０、C2＝１の場合にはセルフテスト入力Ｔが活動化
される。C1＝１でC2がどちらでもよい場合にはスキャン
入力Ｓが活動化される。記憶部92はクロックCLKで駆動
される。記憶部からの出力信号はノーマル出力用、スキ
ャン出力用及び必要に応じセルフテスト出力用に用いる
ことができる。“ノーマル”とはとは標準メモリ動作を
意味する。“スキャン”とはこのレジスタセルがシフト
レジスタの一部を構成することを意味する。“テスト”
については後に述べる。“テスト”設備が必要ない場合
には関連する接続を存在させる必要はない。
のレジスタセルは記憶部92と入力マルチプレクサ90とを
含み、入力マルチプレクサ90は２つの制御信号C1,C2を
受信する。これらの制御信号の機能は表に示してあり、
C1＝C2＝０に対してはノーマル入力Ｎが活動化される。
C1＝０、C2＝１の場合にはセルフテスト入力Ｔが活動化
される。C1＝１でC2がどちらでもよい場合にはスキャン
入力Ｓが活動化される。記憶部92はクロックCLKで駆動
される。記憶部からの出力信号はノーマル出力用、スキ
ャン出力用及び必要に応じセルフテスト出力用に用いる
ことができる。“ノーマル”とはとは標準メモリ動作を
意味する。“スキャン”とはこのレジスタセルがシフト
レジスタの一部を構成することを意味する。“テスト”
については後に述べる。“テスト”設備が必要ない場合
には関連する接続を存在させる必要はない。
第５図は独立型メモリ用のレジスタセルの他の変形例
を示す。この場合には２個のマルチプレクサ94,96を設
ける。第１のマルチプレクサは第４図のマルチプレクサ
90の縮小版であり、第２のマルチプレクサは“ノーマ
ル”状態と“非ノーマル”状態との弁別にのみ用いられ
る。ノーマル状態においては記憶が行われない。“テス
ト出力”及び“スキャン出力”信号は記憶セルの出力端
子に得られる。
を示す。この場合には２個のマルチプレクサ94,96を設
ける。第１のマルチプレクサは第４図のマルチプレクサ
90の縮小版であり、第２のマルチプレクサは“ノーマ
ル”状態と“非ノーマル”状態との弁別にのみ用いられ
る。ノーマル状態においては記憶が行われない。“テス
ト出力”及び“スキャン出力”信号は記憶セルの出力端
子に得られる。
実行プロセスの説明 この点に関しては第７図にコントローラのモードのシ
ーケンスを示してある。最初に、C1＝C2＝０においてRA
Mがノーマルモードで動作される。次にC1＝C2＝１にお
いて全てのレジスタが初期化される。次いでC2が０にな
った後にセルフテストが実行され、このテストはその完
了時に独自に停止する。斯かる後にC2が再び１になり、
シグネチュアパターンを含むテスト結果を直列に出力す
ることができる。最後に、両制御信号がともに０にな
り、回路は再びノーマルモード動作に開放される。
ーケンスを示してある。最初に、C1＝C2＝０においてRA
Mがノーマルモードで動作される。次にC1＝C2＝１にお
いて全てのレジスタが初期化される。次いでC2が０にな
った後にセルフテストが実行され、このテストはその完
了時に独自に停止する。斯かる後にC2が再び１になり、
シグネチュアパターンを含むテスト結果を直列に出力す
ることができる。最後に、両制御信号がともに０にな
り、回路は再びノーマルモード動作に開放される。
第６図は第１図の13Nテストを実行するセルフテスト
コントローラの状態図を示す。このテスト方法の規則的
構成の結果低複雑度の状態図が生じ、セルフテストコン
トローラの複雑度が低下する。
コントローラの状態図を示す。このテスト方法の規則的
構成の結果低複雑度の状態図が生じ、セルフテストコン
トローラの複雑度が低下する。
各状態の丸で示す。第１の状態S0は第１図の第２列を
実行し、従って連続的にループし、その都度次のアドレ
ス（列６）を発生する。この状態ではデータバックグラ
ウンドは不変であり（例９）、アドレス順序は反転され
ず（列８）、データは反転されず（列７）、最後のアド
レスにまだ到達していない（列５）。最後のアドレスに
到達すると、システムは次の状態S1に出る（行２）。こ
のときデータは反転され（列７）、アドレスはインクリ
メントされて再び第１アドレスになる。次に、現在のア
ドレスが読出され（状態S1）、次のデータが書込まれ
（状態S2）、再び読出される（状態３）。ここで、シス
テムは次のアドレスに対し状態S1に戻り、上記のサイク
ル（S1,S2,S3）をくり返す。最後のアドレスに到達する
と（行4,行５）、データが反転され（列４）、アドレス
がインクリメントされ（列６）、且つアドレスの全範囲
が再び循環される。この処理は第１図の第４列の実行に
対応する。全てのアドレスの処理後に行５に到達する。
ここではデータが反転され（列７）、アドレス順序が反
転され（列８）、アドレス順序は“ノーマル”（列３）
であり、即ち他の変化は実行されず、データのこれ以上
の反転は実行されない（列４）。最後のアドレスに到達
するとシステムは行６に進む。ここではアドレス順序が
反転され（列８）、次のデータバックグラウンドが書込
まれ（列９）、アドレス順序が下向になる（列３）。最
後のデータバックグラウンドに到達しない限り、状態S3
から状態S0へ戻り、新しいデータバックグラウンドを全
てのメモリアドレスに順次に書込む。次に、再び状態S
1,S2,S3の反復サイクルが実行される。しかし、最後の
データバックグラウンドに到達すると、システムは状態
Ｓに出る（列３）。ここで、アドレスカウンタが駆動さ
れるが（列６）、メモリ自体は不作動に維持される。待
ち時間が終了すると（行9,列１）、システムは状態S5に
進み、ここで第１アドレスが読出される。次に状態６に
おいて、新しいデータが書込まれ、この２つの状態が各
アドレスにつき１回くり返される。最後のアドレスに到
達すると（行11）、システムは状態S7に進み、ここで再
びデータ保存テストのための待ち時間が実行される。斯
かる後に状態S8において全てのメモリ位置が読出され、
最後のアドレスに到達するとシステムは状態S9に進み、
ここでメモリが不作動にされ、テストが終了する。後は
シグネチュアパターンを含むテスト評価情報を出力する
だけであり、これはここには示してない。
実行し、従って連続的にループし、その都度次のアドレ
ス（列６）を発生する。この状態ではデータバックグラ
ウンドは不変であり（例９）、アドレス順序は反転され
ず（列８）、データは反転されず（列７）、最後のアド
レスにまだ到達していない（列５）。最後のアドレスに
到達すると、システムは次の状態S1に出る（行２）。こ
のときデータは反転され（列７）、アドレスはインクリ
メントされて再び第１アドレスになる。次に、現在のア
ドレスが読出され（状態S1）、次のデータが書込まれ
（状態S2）、再び読出される（状態３）。ここで、シス
テムは次のアドレスに対し状態S1に戻り、上記のサイク
ル（S1,S2,S3）をくり返す。最後のアドレスに到達する
と（行4,行５）、データが反転され（列４）、アドレス
がインクリメントされ（列６）、且つアドレスの全範囲
が再び循環される。この処理は第１図の第４列の実行に
対応する。全てのアドレスの処理後に行５に到達する。
ここではデータが反転され（列７）、アドレス順序が反
転され（列８）、アドレス順序は“ノーマル”（列３）
であり、即ち他の変化は実行されず、データのこれ以上
の反転は実行されない（列４）。最後のアドレスに到達
するとシステムは行６に進む。ここではアドレス順序が
反転され（列８）、次のデータバックグラウンドが書込
まれ（列９）、アドレス順序が下向になる（列３）。最
後のデータバックグラウンドに到達しない限り、状態S3
から状態S0へ戻り、新しいデータバックグラウンドを全
てのメモリアドレスに順次に書込む。次に、再び状態S
1,S2,S3の反復サイクルが実行される。しかし、最後の
データバックグラウンドに到達すると、システムは状態
Ｓに出る（列３）。ここで、アドレスカウンタが駆動さ
れるが（列６）、メモリ自体は不作動に維持される。待
ち時間が終了すると（行9,列１）、システムは状態S5に
進み、ここで第１アドレスが読出される。次に状態６に
おいて、新しいデータが書込まれ、この２つの状態が各
アドレスにつき１回くり返される。最後のアドレスに到
達すると（行11）、システムは状態S7に進み、ここで再
びデータ保存テストのための待ち時間が実行される。斯
かる後に状態S8において全てのメモリ位置が読出され、
最後のアドレスに到達するとシステムは状態S9に進み、
ここでメモリが不作動にされ、テストが終了する。後は
シグネチュアパターンを含むテスト評価情報を出力する
だけであり、これはここには示してない。
種々のテストサブシステムの好適実施例 第８図はセルフテストコントローラ（第３図のブロッ
ク42）の一実施例を示す。プログラミングは十分な記憶
容量を有するプログラマブルロジックアレーPLA100に実
現する。これには９個の入力と９個の出力がある。入力
は次の通りである。状態入力102は第６図に示す10個の
状態（S0,………S9）を決定することができる。入力104
はアドレスインクリメント方向を信号する（ADDR DI
R）。入力108はデータが反転された状態かノーマル状態
かを信号する（第６図の列４）。入力110は最終データ
バックグラウンド（LAST DBGR）の到達を信号する。こ
の信号は後述するデータ発生器により発生され、ブロッ
クは定常状態線形化を示す。入力112は全メモリアドレ
スのサイクルの最終アドレス（LAST ADDR）の到達を信
号する。入力114は保存テスト待ち時間の終了（END OF
WAIT）を信号する。信号112,114は後述するアドレス／
待ち時間カウンタにより発生され、ブロックは定常状態
線形化を示す。
ク42）の一実施例を示す。プログラミングは十分な記憶
容量を有するプログラマブルロジックアレーPLA100に実
現する。これには９個の入力と９個の出力がある。入力
は次の通りである。状態入力102は第６図に示す10個の
状態（S0,………S9）を決定することができる。入力104
はアドレスインクリメント方向を信号する（ADDR DI
R）。入力108はデータが反転された状態かノーマル状態
かを信号する（第６図の列４）。入力110は最終データ
バックグラウンド（LAST DBGR）の到達を信号する。こ
の信号は後述するデータ発生器により発生され、ブロッ
クは定常状態線形化を示す。入力112は全メモリアドレ
スのサイクルの最終アドレス（LAST ADDR）の到達を信
号する。入力114は保存テスト待ち時間の終了（END OF
WAIT）を信号する。信号112,114は後述するアドレス／
待ち時間カウンタにより発生され、ブロックは定常状態
線形化を示す。
PLAの出力は次の通りである。出力116はシステムが進
むべき次の状態を信号し、これらの出力は保持レジスタ
セルを経て入力102に帰還される。出力118はシグネチュ
アパターンを発生する後述するLFSR（リニアフィードバ
ックシフトレジスタ）を駆動する（LFSR EN）。出力120
は、駆動すべき次のアドレスを信号する（NEXT ADD
R）。出力122はデータを反転すべきことを信号する（IN
V DTATA）。出力124はアドレスインクリメント方向を反
転すべきことを信号する（INV ADDR DIR）。出力126は
次のデータバックグラウンドを駆動すべきことを信号す
る（NEXT DBGR）。これらの出力は次のように処理され
る。出力122,126はブロック128で示すデータ発生器に接
続する。出力120はブロック130で示すアドレスカウンタ
に接続する。状態出力OUT4とOUT3をブロック134で示すR
AMメモリに接続してイネーブル／ディスエーブルモード
及び書込み／読出しモードを制御する。局部入力（102,
104,108）はフリップフロップ132により発生され、これ
らフリップフロップはブロック136内に詳細に示す構成
を有し、レジスタセル138はクロックCLKにより制御され
るデータフリップフロップであり、その前段に前述した
制御信号御C1により制御される2:1マルチプレクサを具
えている。このフリップフロップはセルフテスト入力及
びシリアルスキャン入力用の２つの入力端子を有してい
る。素子142はPLAの出力118が供給される他の同様のセ
ルである。セル142,132は直列シフトレジスタに接続
し、入力端子144から入力し出力端子146から出力するよ
うにしてスキャンテストを実行することもできる。これ
ら素子は第３図のコントローラ42のハッチングした部分
68を実現する。素子142の出力は後述するシグネチュア
形成装置に接続する。出力122,124は排他ORゲートを経
てそれぞれ関連するレジスタフリップフロップに供給す
る。PLA100への入力104,102はアドレスカウンタ130に接
続してアドレスインクリメント方向を反転させると共に
保存待ち時間を活動化する。
むべき次の状態を信号し、これらの出力は保持レジスタ
セルを経て入力102に帰還される。出力118はシグネチュ
アパターンを発生する後述するLFSR（リニアフィードバ
ックシフトレジスタ）を駆動する（LFSR EN）。出力120
は、駆動すべき次のアドレスを信号する（NEXT ADD
R）。出力122はデータを反転すべきことを信号する（IN
V DTATA）。出力124はアドレスインクリメント方向を反
転すべきことを信号する（INV ADDR DIR）。出力126は
次のデータバックグラウンドを駆動すべきことを信号す
る（NEXT DBGR）。これらの出力は次のように処理され
る。出力122,126はブロック128で示すデータ発生器に接
続する。出力120はブロック130で示すアドレスカウンタ
に接続する。状態出力OUT4とOUT3をブロック134で示すR
AMメモリに接続してイネーブル／ディスエーブルモード
及び書込み／読出しモードを制御する。局部入力（102,
104,108）はフリップフロップ132により発生され、これ
らフリップフロップはブロック136内に詳細に示す構成
を有し、レジスタセル138はクロックCLKにより制御され
るデータフリップフロップであり、その前段に前述した
制御信号御C1により制御される2:1マルチプレクサを具
えている。このフリップフロップはセルフテスト入力及
びシリアルスキャン入力用の２つの入力端子を有してい
る。素子142はPLAの出力118が供給される他の同様のセ
ルである。セル142,132は直列シフトレジスタに接続
し、入力端子144から入力し出力端子146から出力するよ
うにしてスキャンテストを実行することもできる。これ
ら素子は第３図のコントローラ42のハッチングした部分
68を実現する。素子142の出力は後述するシグネチュア
形成装置に接続する。出力122,124は排他ORゲートを経
てそれぞれ関連するレジスタフリップフロップに供給す
る。PLA100への入力104,102はアドレスカウンタ130に接
続してアドレスインクリメント方向を反転させると共に
保存待ち時間を活動化する。
PLAは同一の機能を有する組合せロジック（例えば標
準セル又はゲートマトリクス）と置換することができ
る。PLAはテトラアルゴリズムについての全ての情報を
含んでいる。従って、他のテストアルゴリズムを用いる
場合にはPLAを再設計するだけでよい。
準セル又はゲートマトリクス）と置換することができ
る。PLAはテトラアルゴリズムについての全ての情報を
含んでいる。従って、他のテストアルゴリズムを用いる
場合にはPLAを再設計するだけでよい。
第９図はパラメータ設定し得るデータ発生器の一実施
例を示す。８ビットのデータパターンに対しては、この
データ発生器は各々３入力マルチプレクサ（200,……21
4）と、第４図に従った変更レジスタセル（216,……23
0）とを含む８個の段から成る。これらのレジスタセル
はそれらのＳ入力端子を介してシリアルスキャンチェー
ンの一部を構成し得る。各入力マルチプレクサはその出
力をその出力端子に接続されたレジスタセルに供給す
る。次いで各レジスタセルがその出力をその入力マルチ
プレクサに供給する。信号INV DATA＝１の制御及び図示
してない同期制御の下において反転入力01（丸で示して
ある）によりデータが反転される。このことは全ての記
憶データビットが同時に反転されることを意味する。関
連する制御ビットは第８図の回路により発生される。反
転されたデータビットが記憶される。
例を示す。８ビットのデータパターンに対しては、この
データ発生器は各々３入力マルチプレクサ（200,……21
4）と、第４図に従った変更レジスタセル（216,……23
0）とを含む８個の段から成る。これらのレジスタセル
はそれらのＳ入力端子を介してシリアルスキャンチェー
ンの一部を構成し得る。各入力マルチプレクサはその出
力をその出力端子に接続されたレジスタセルに供給す
る。次いで各レジスタセルがその出力をその入力マルチ
プレクサに供給する。信号INV DATA＝１の制御及び図示
してない同期制御の下において反転入力01（丸で示して
ある）によりデータが反転される。このことは全ての記
憶データビットが同時に反転されることを意味する。関
連する制御ビットは第８図の回路により発生される。反
転されたデータビットが記憶される。
制御信号NEXT DBGR＝１の制御の下で、次のデータパ
ターンがレジスタセルに記憶され、即ちレジスタセルｉ
の出力がレジスタセル2j及び2j＋１に属する入力マルチ
プレクサの入力に供給される。これがため、216から20
0,202へ;218から204,206へ;220から208,210へ;222から2
12,214へと供給される。パラメータ設定は次のように容
易に実行される。２倍長（16ビット）にするにはセル22
4〜230の出力を次の８段のマルチプレクサの入力端子に
供給すればよい。このことは、パターンの１ビット長の
増加につき１つの追加の相互接続が必要になることを意
味する。
ターンがレジスタセルに記憶され、即ちレジスタセルｉ
の出力がレジスタセル2j及び2j＋１に属する入力マルチ
プレクサの入力に供給される。これがため、216から20
0,202へ;218から204,206へ;220から208,210へ;222から2
12,214へと供給される。パラメータ設定は次のように容
易に実行される。２倍長（16ビット）にするにはセル22
4〜230の出力を次の８段のマルチプレクサの入力端子に
供給すればよい。このことは、パターンの１ビット長の
増加につき１つの追加の相互接続が必要になることを意
味する。
制御信号INV DATA＝０及びNEXT DBGR＝０の制御の下
では各レジスタセル内に存在するビットが関連するマル
チプレクサの入力端子にレトロ結合され、そのレジスタ
セルに再記憶される。このようにこの構成は完全に同期
して動作する。レジスタセルの詳細は図の上部に示して
ある。全てのレジスタセルの出力をメモリのデータビッ
ト入力端子に供給することができる。更に、全てのレジ
スタセルをそれらのＳ入力端子を用いてシリアルスキャ
ンチェーンに接続することができる。
では各レジスタセル内に存在するビットが関連するマル
チプレクサの入力端子にレトロ結合され、そのレジスタ
セルに再記憶される。このようにこの構成は完全に同期
して動作する。レジスタセルの詳細は図の上部に示して
ある。全てのレジスタセルの出力をメモリのデータビッ
ト入力端子に供給することができる。更に、全てのレジ
スタセルをそれらのＳ入力端子を用いてシリアルスキャ
ンチェーンに接続することができる。
制御信号NEXT DBGR＝１及びINV DATA＝１の組合せは
生じない。レジスタセル230は追加のセル232（２入力マ
ルチプレクサ234と２入力マルチプレクサ236を具える）
をフィードする。このレジスタセルの出力は最終データ
バックグラウンドが発生したことを信号する。マルチプ
レクサ234はスキャン動作とセルフテスト動作の選択を
行う。マルチプレクサ236はレトロ結合され再記憶され
る現在のデータバックグラウンドと制御信号NEXT DBGR
の制御の下でその“1"入力端子に供給される次のデータ
バックグラウンドの選択を行う。最終データバックグラ
ウンドはセル216及び222内のビットが同一の符号を有す
る場合に検出される。これは８ビットバックグラウンド
に対しては３回の変化後である。16ビットパターンに対
しては排他ORゲート238に第１及び第８レジスタセルを
入力する。セル232の出力を第８図の入力110として用い
る。データバックグラウンドの順次のパターンを別の方
法で発生させる場合には最終データバックグラウンドの
検出はこれに応じて変更する必要がある。
生じない。レジスタセル230は追加のセル232（２入力マ
ルチプレクサ234と２入力マルチプレクサ236を具える）
をフィードする。このレジスタセルの出力は最終データ
バックグラウンドが発生したことを信号する。マルチプ
レクサ234はスキャン動作とセルフテスト動作の選択を
行う。マルチプレクサ236はレトロ結合され再記憶され
る現在のデータバックグラウンドと制御信号NEXT DBGR
の制御の下でその“1"入力端子に供給される次のデータ
バックグラウンドの選択を行う。最終データバックグラ
ウンドはセル216及び222内のビットが同一の符号を有す
る場合に検出される。これは８ビットバックグラウンド
に対しては３回の変化後である。16ビットパターンに対
しては排他ORゲート238に第１及び第８レジスタセルを
入力する。セル232の出力を第８図の入力110として用い
る。データバックグラウンドの順次のパターンを別の方
法で発生させる場合には最終データバックグラウンドの
検出はこれに応じて変更する必要がある。
他方、ビットオリエンテッドメモリに対するデータ発
生器は特に簡単であり、１個のフリップフロップと数個
のゲートで構成することができる。所要の２個のデータ
バックグラウンドはフリップフロップを反転させるだけ
で発生させることができる。
生器は特に簡単であり、１個のフリップフロップと数個
のゲートで構成することができる。所要の２個のデータ
バックグラウンドはフリップフロップを反転させるだけ
で発生させることができる。
第10a,b,c,d図は８ビットアドレス発生器カウンタ及
び３ビットディジタル待ちカウンタの一実施例と、これ
に用いるために特に変更したセルとを示す。
び３ビットディジタル待ちカウンタの一実施例と、これ
に用いるために特に変更したセルとを示す。
アドレス発生器と待ちカウンタとをシリコン掛費を低
減するために組合せた。アドレスビットの数と待ちカウ
ンタビットの数の和がクロック周波数と関連してデータ
保存テストのための総待ち時間を決定する。
減するために組合せた。アドレスビットの数と待ちカウ
ンタビットの数の和がクロック周波数と関連してデータ
保存テストのための総待ち時間を決定する。
アドレスカウンタの２つの可能な実現回路例、リニア
フィードバックシフトレジスタ（LFSR）及び２進アップ
／ダウンカウンタについて考慮した。しかし、LFSRはこ
の目的のためにはいくつかの欠点がある。
フィードバックシフトレジスタ（LFSR）及び２進アップ
／ダウンカウンタについて考慮した。しかし、LFSRはこ
の目的のためにはいくつかの欠点がある。
1.アドレススキャン順序をあまり多くの追加のロジック
を必要とすることなく反転させることができない。
を必要とすることなく反転させることができない。
2.全零アドレスの発生に追加のハードウェアを必要とす
る。
る。
3.実行信号の発生のために追加のロジックを必要とす
る。
る。
ここでは２進アップ／ダウンカウンタを用いて実現し
た。これは小型の回路が得られるからである。２進カウ
ンタを用いる場合にはリップルキャリー信号の遅延が問
題になる。待ちカウンタを含めてこのカウンタの段数は
20ビットまでとすることができる。本発明ではこの問題
を、アップ／ダウンカウンタをパイプラインキャリー信
号方式で設計することにより解決した。このようにする
と最大遅延が４個の２入力ゲートの直列接続の遅延に減
少する。
た。これは小型の回路が得られるからである。２進カウ
ンタを用いる場合にはリップルキャリー信号の遅延が問
題になる。待ちカウンタを含めてこのカウンタの段数は
20ビットまでとすることができる。本発明ではこの問題
を、アップ／ダウンカウンタをパイプラインキャリー信
号方式で設計することにより解決した。このようにする
と最大遅延が４個の２入力ゲートの直列接続の遅延に減
少する。
このアドレス発生器は全てのアドレスを発生すること
ができる。シーケンスは特定のアドレスでもとに戻るこ
とができる。任意のアドレスにおいてカウントを停止す
ることができ、アドレス発生を同期させることができ
る。両カウント方向に対して最終カウント位置の到達を
示す信号を発生することができる。この設計はパラメー
タ設定が可能である。アドレスカウンタセルは第10b図
に従って構成される。このセルは入力マルチプレクサと
２個の追加の排他ORゲートを有する。マルチプレクサは
第８図に130で示すように信号NEXT ADDR及びADDR DIRに
より制御される。第１排他ORゲートは桁上げ入力信号CA
RRY INの制御の下でレジスタセルの内容を変化する。ア
ドレスインクリメント方向信号ADDR DIRとセル出力との
第２排他ORゲートは次段に対する桁上げ出力信号CARRY
OUTを発生する。ANDゲートの列はCARRY IN及びCARRY OU
T信号の制御の下でリッル桁上げ信号を発生する。本例
では待ちカウンタは第10d図に詳細に示す３つの段を具
える。これらの段は一方向にのみカウントすればよいの
でずっと簡単である。待ちカウンタはアドレスカウンタ
に対し上位ビット段を構成する。
ができる。シーケンスは特定のアドレスでもとに戻るこ
とができる。任意のアドレスにおいてカウントを停止す
ることができ、アドレス発生を同期させることができ
る。両カウント方向に対して最終カウント位置の到達を
示す信号を発生することができる。この設計はパラメー
タ設定が可能である。アドレスカウンタセルは第10b図
に従って構成される。このセルは入力マルチプレクサと
２個の追加の排他ORゲートを有する。マルチプレクサは
第８図に130で示すように信号NEXT ADDR及びADDR DIRに
より制御される。第１排他ORゲートは桁上げ入力信号CA
RRY INの制御の下でレジスタセルの内容を変化する。ア
ドレスインクリメント方向信号ADDR DIRとセル出力との
第２排他ORゲートは次段に対する桁上げ出力信号CARRY
OUTを発生する。ANDゲートの列はCARRY IN及びCARRY OU
T信号の制御の下でリッル桁上げ信号を発生する。本例
では待ちカウンタは第10d図に詳細に示す３つの段を具
える。これらの段は一方向にのみカウントすればよいの
でずっと簡単である。待ちカウンタはアドレスカウンタ
に対し上位ビット段を構成する。
カウンタの高速化のために、リップルANDゲートの列
間に第10c図に詳細に示す２個のパイプラインフリップ
フロップを挿入する。それらの機能は入力信号を出力信
号から絶縁分離するだけであるから、それらの構成は基
本的なものである。アドレスシーケンスの最終アドレス
の到達は８段の出力端子に位置するANDゲートにより信
号される。この信号は第８図の入力端子112に入力され
る。待ちカウンタの最下位ビット位置は第８図（ブロッ
ク130）からイネーブル信号EN WAITを受信する。待ちカ
ウンタの最上位ビット位置は第８図の入力端子114に信
号END WAITを供給する。
間に第10c図に詳細に示す２個のパイプラインフリップ
フロップを挿入する。それらの機能は入力信号を出力信
号から絶縁分離するだけであるから、それらの構成は基
本的なものである。アドレスシーケンスの最終アドレス
の到達は８段の出力端子に位置するANDゲートにより信
号される。この信号は第８図の入力端子112に入力され
る。待ちカウンタの最下位ビット位置は第８図（ブロッ
ク130）からイネーブル信号EN WAITを受信する。待ちカ
ウンタの最上位ビット位置は第８図の入力端子114に信
号END WAITを供給する。
第10a図に示す高速リップル回路網自体はオランダ国
特許出願第8800860号の要旨であり、簡略にするために
その動作はこれ以上説明しない。
特許出願第8800860号の要旨であり、簡略にするために
その動作はこれ以上説明しない。
第11図は８ビットシグネチュア発生器即ちデータレセ
プタの一実施例を示し、第11a図はこのための変更レジ
スタセルを示す。
プタの一実施例を示し、第11a図はこのための変更レジ
スタセルを示す。
テストアルゴリズムの読出し動作中にRAMにより発生
されたデータはこのデータレセプタに送られる。このデ
ータを予測データと比較するには２つの方法がある。
されたデータはこのデータレセプタに送られる。このデ
ータを予測データと比較するには２つの方法がある。
1.各読出し動作中に読出されたデータを予測データと比
較し、差が検出される場合に合／否ビットをセットす
る。
較し、差が検出される場合に合／否ビットをセットす
る。
2.チップとのデータをパラレルシグネチュアアナライザ
（PSA）において多項分割により圧縮する。PSAの最終内
容はシグネチュアと称されている。
（PSA）において多項分割により圧縮する。PSAの最終内
容はシグネチュアと称されている。
本発明ではこれをLFSRを用いて実現することにした。
その理由は、このアプローチはシリコンの掛費が少な
く、且つLFSRの遅延が小さく、ビット数に無関係である
ためである。
その理由は、このアプローチはシリコンの掛費が少な
く、且つLFSRの遅延が小さく、ビット数に無関係である
ためである。
セルフテストの終了後に、最終シグネチュアを専用の
ソフトウェアツールにより予め計算されたシグネチュア
と比較する必要がある。この比較はチップ外で実行され
る。これがためシグネチュアをテストの終了後にPSAか
らシフトさせる必要がある。PSA内の最終シグネチュア
がテスト終了後に失われないようにするためにPSAを保
持モードにする必要がある。
ソフトウェアツールにより予め計算されたシグネチュア
と比較する必要がある。この比較はチップ外で実行され
る。これがためシグネチュアをテストの終了後にPSAか
らシフトさせる必要がある。PSA内の最終シグネチュア
がテスト終了後に失われないようにするためにPSAを保
持モードにする必要がある。
PSAのエラーカバレージはPSAの段数の減少につれて指
数的に減少する。従ってPSAは最低８段を必要とする。
通常、PSAの段数はSRAMのデータ出力の数に等しくす
る。SRAMのデータ出力の数が８より少ない場合には残り
のPSA入力端子をVSSに接続する。
数的に減少する。従ってPSAは最低８段を必要とする。
通常、PSAの段数はSRAMのデータ出力の数に等しくす
る。SRAMのデータ出力の数が８より少ない場合には残り
のPSA入力端子をVSSに接続する。
図は８ビットPSAの可能な一実現回路例を示す。最小
数に多項式をPSAに用いてエラーカバレージを最大にす
ると共にPSA内の多項式のフィードバックによるタイミ
ングの問題を最低にする。PSAの速度の選択（初期設
定）は任意である。ここでは便宜上全零ワードを選択し
た。
数に多項式をPSAに用いてエラーカバレージを最大にす
ると共にPSA内の多項式のフィードバックによるタイミ
ングの問題を最低にする。PSAの速度の選択（初期設
定）は任意である。ここでは便宜上全零ワードを選択し
た。
第11a図は１つのセルの構成を詳細に示すものであ
る。このセルは標準記憶ポートを具え、その前段にテス
ト動作とシリアルスキャン動作との間の選択を行うマル
チプレクサと、現在のセルの内容（レトロ結合による）
とEXORゲートにより制御されるテスト信号との間の選択
を行う第２のマルチプレクサとを具える。後者の選択は
第８図の素子142により発生されるLFSRイネーブル信号
により制御される。入力EXORはRAMからのデータビット
を直接受信することができる。他のEXORゲートは従来既
知のように最大長のフィードバックレジスタを実現する
ためのものである。出力は直列に読出される。RAMが小
データ幅である場合には少数の段にデータ出力を供給す
ればよい。
る。このセルは標準記憶ポートを具え、その前段にテス
ト動作とシリアルスキャン動作との間の選択を行うマル
チプレクサと、現在のセルの内容（レトロ結合による）
とEXORゲートにより制御されるテスト信号との間の選択
を行う第２のマルチプレクサとを具える。後者の選択は
第８図の素子142により発生されるLFSRイネーブル信号
により制御される。入力EXORはRAMからのデータビット
を直接受信することができる。他のEXORゲートは従来既
知のように最大長のフィードバックレジスタを実現する
ためのものである。出力は直列に読出される。RAMが小
データ幅である場合には少数の段にデータ出力を供給す
ればよい。
第１図はデータ保存テストを含む13Nテストアルゴリズ
ムを示す図、 第２図は16ビットワイドSRAMテスト用のデータバックグ
ラウンドを示す図、 第３図は本発明のメモリ装置のグローバルアーキテクチ
ャを示す図、 第４図は第３図に用いる変形レジスタセルを示す図、 第５図は独立型RAMメモリ用の他の変形レジスタセルを
示す図、 第６図はセルフテストコントローラの状態図、 第７図はセルフテストコントローラの種々のモードを示
す図、 第８図はセルフテストコントローラの一実施例の回路
図、 第９図はパラメータ設定可能なデータ発生器の一実施例
の回路図、 第10a,10b,10c,10d図は８ビットアドレス発生器及び３
ビット待ちカウンタの一実施例とこれに用いる変形レジ
スタセルの回路図、 第11図及び第11a図は８ビットシグネチュア発生器の一
実施例とこれに用いる変形レジスタセルの回路である。 20……RAM、24……アドレスレジスタ 30……データ入力レジスタ、34……データ出力端子 36……データ出力レジスタ 42……セルフテストコントローラ 62……スキャンイン、64……スキャンアウト 70……データ発生器、72……アドレスカウンタ 74……待ちカウンタ 76……シグネチュア発生器
ムを示す図、 第２図は16ビットワイドSRAMテスト用のデータバックグ
ラウンドを示す図、 第３図は本発明のメモリ装置のグローバルアーキテクチ
ャを示す図、 第４図は第３図に用いる変形レジスタセルを示す図、 第５図は独立型RAMメモリ用の他の変形レジスタセルを
示す図、 第６図はセルフテストコントローラの状態図、 第７図はセルフテストコントローラの種々のモードを示
す図、 第８図はセルフテストコントローラの一実施例の回路
図、 第９図はパラメータ設定可能なデータ発生器の一実施例
の回路図、 第10a,10b,10c,10d図は８ビットアドレス発生器及び３
ビット待ちカウンタの一実施例とこれに用いる変形レジ
スタセルの回路図、 第11図及び第11a図は８ビットシグネチュア発生器の一
実施例とこれに用いる変形レジスタセルの回路である。 20……RAM、24……アドレスレジスタ 30……データ入力レジスタ、34……データ出力端子 36……データ出力レジスタ 42……セルフテストコントローラ 62……スキャンイン、64……スキャンアウト 70……データ発生器、72……アドレスカウンタ 74……待ちカウンタ 76……シグネチュア発生器
フロントページの続き (72)発明者 フランシスカス・ペトルス・マリア・ベ ーンケル オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 ヨリス・フランス・ピエテル・ヤンセン オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (56)参考文献 特開 昭62−165800（ＪＰ，Ａ) 特開 昭61−3400（ＪＰ，Ａ) 特公 昭54−15650（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G06F 11/22 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (11)
- 【請求項１】ワードオリエンテッドRAMメモリと、これ
に接続された ・アドレスレジスタ、 ・連続ビット位置を有するデータ入力レジスタ及び ・制御レジスタ、 とを含み、これらの全てのレジスタは、外部アクセス可
能な機能を持つ情報通信用相互接続部を有し、且つ前記
メモリを動作状態又はセルフテスト状態に選択的に駆動
するための第１制御手段が設けられたメモリ装置であっ
て、 前記動作状態において、前記アドレスレジスタ及び前記
データ入力レジスタは、前記メモリと共働して動作する
よう前記メモリに結合され、 前記セルフテスト状態において、前記アドレスレジス
タ、前記データ入力レジスタ及び前記制御レジスタが、
当該メモリ装置の情報入力端子を介した情報通信のない
状態下で、当該メモリに書き込むためのデータテストパ
ターン及びアドレステストパターンを形成すべく動作す
る、メモリ装置において、 前記データ入力レジスタは、データテストパターンを格
納し、 当該メモリ装置には、前記データテストパターンを初期
化して、当該連続ビット位置間における１−０遷移の数
を最も多く有する初期データテストパターンを発生させ
る、前記データ入力レジスタのプリセット機構が設けら
れ、 前記データ入力レジスタには、当該データテストパター
ンに基づき次のデータテストパターンを発生させる第２
制御手段が設けられ、 前記第２制御手段は、当該データテストパターンの第１
半部のビットの各々を次のデータテストパターンにおけ
る２ビットに転記させるよう構成されている、ことを特
徴とするメモリ装置。 - 【請求項２】前記セルフテスト状態において、前記アド
レスレジスタ、前記データ入力レジスタ及び前記制御レ
ジスタは、前記初期データテストパターン及び前記次の
データテストパターンの各々を前記メモリにおける全て
のワード記憶位置に書き込むよう動作することを特徴と
する請求項１記載のメモリ装置。 - 【請求項３】前記アドレスレジスタには、それぞれ先行
するアドレスを変換することにより一連のアドレスを順
次発生するシーケンシング手段が設けられていることを
特徴とする請求項１記載のメモリ装置。 - 【請求項４】当該メモリ装置は、連続データ結果パター
ンを受信するよう動作し、この連続データ結果パターン
をシグネチュアパターンに変換する変換手段を有するデ
ータ出力レジスタを有し、前記変換手段は、前記一連の
アドレスの発生と同期して動作するとともに、発生した
暫定的シグネチュアパターンを保持するための保持状態
を有することを特徴とする請求項３記載のメモリ装置。 - 【請求項５】前記アドレスレジスタ、データ入力レジス
タ及び制御レジスタは、プリセット情報を受信する直列
入力端子及びシグネチュアパターンを出力する直列出力
端子を有する直列動作可能なテストスキャンチェーンの
各部分を構成し、前記第１制御手段は、前記メモリをス
キャン状態、動作状態又はセルフテスト状態に択一的に
動作させるように設けられ、全てのアドレスレジスタ、
データ入力レジスタ及び制御レジスタは、前記スキャン
状態において前記スキャンチェーンにおける直列シフト
レジスタを形成するように結合され、 当該直列テストスキャンチェーンは、前記第１制御手段
及び前記シーケンシング手段のテスト動作を実行するよ
うに構成されていることを特徴とする請求項３記載のメ
モリ装置。 - 【請求項６】前記アドレスレジスタは、そのアドレス位
置の全てを同期的にカウントするカウンタ手段と、前記
カウンタ手段に対応して設けられ、前記第１制御手段に
より制御され、特定のアドレス位置の制御の下で前記RA
Mメモリを不作動にし待ち時間を測定し、この待ち時間
の終了後にデータ保存テストを実行するための待ちカウ
ンタ手段とを有することを特徴とする請求項１記載のメ
モリ装置。 - 【請求項７】前記第１制御手段は、有限状態マシーンを
含み、この有限状態マシーンは、該マシーンのそれぞれ
の状態に段階的に切り換えることにより前記RAMメモリ
の全テストを実行することを特徴とする請求項６記載の
メモリ装置。 - 【請求項８】前記有限状態マシーンは、一連の状態を有
し、全てのメモリ位置に対する書込み状態から開始し、
全てのメモリ位置に対し第１のデータバックグラウンド
を用いて第１のアドレスインクリメント方向に第１の読
出し−変更シーケンスを実行し、前記第１のデータバッ
クグラウンドに対して反転されたバックグラウンドを用
いて当該シーケンスを繰り返し、前記第１のデータバッ
クグラウンド及び前記反転されたデータバックグラウン
ドをそれぞれ用いて前記第１のインクリメント方向の反
対の方向に当該シーケンスを繰り返し、次に前記メモリ
を前記待ち時間に亘って不作動にし、その後に全てのメ
モリ位置に対し第２の読出し−変更シーケンスを任意の
アドレス順序で実行し、最後に前記メモリを再び前記待
ち時間に等しい時間に亘って不作動にし、全てのメモリ
位置に対し読出しシーケンスを他の任意のアドレス順序
で実行することを特徴とする請求項７記載のメモリ装
置。 - 【請求項９】前記第１の読出し−変更シーケンスの各々
は、読出し−変更−読出しシーケンスで完了することを
特徴とする請求項８記載のメモリ装置。 - 【請求項１０】前記第１のデータバックグラウンド及び
第２の（反転され）データバックグラウンドは、少なく
とも１つの“０−1"データパターンからなり、これらバ
ックグラウンドの各々は、全部でｎビットを有し、 当該データバックグラウンドにより表される状態は、１
のデータバックグラウンドの半分のデータビットの各々
を次のデータバックグラウンドの２つのビットに転記す
る過程が、得られるデータバックグラウンドにおいて
“０−1"データパターンが無くなるまで繰り返される処
理により得られることを特徴とする請求項８記載のメモ
リ装置。 - 【請求項１１】請求項１記載のメモリ装置の他に、前記
動作状態において少なくとも前記データ入力レジスタ、
前記アドレスレジスタ又は前記メモリのデータ出力端子
に動作可能な状態に接続された別のデータ処理サブシス
テムをも含む集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88201501.9 | 1988-07-13 | ||
| EP88201501A EP0350538B1 (en) | 1988-07-13 | 1988-07-13 | Memory device containing a static RAM memory that is adapted for executing a self-test, and integrated circuit containing such a device as an embedded static RAM memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287400A JPH0287400A (ja) | 1990-03-28 |
| JP3162061B2 true JP3162061B2 (ja) | 2001-04-25 |
Family
ID=8199820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17918189A Expired - Fee Related JP3162061B2 (ja) | 1988-07-13 | 1989-07-13 | メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5325367A (ja) |
| EP (1) | EP0350538B1 (ja) |
| JP (1) | JP3162061B2 (ja) |
| KR (1) | KR970004074B1 (ja) |
| DE (1) | DE3886038T2 (ja) |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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