JP2003523548A - デュアル・エッジ・クロック・データを受信する方法および回路 - Google Patents

Abstract

(57)【要約】 【課題】 早いコントローラ・クロック率を必要とせずにデュアル・エッジ・クロック・データを受信する効果的、かつ、信頼できる方法を提供すること。 【解決手段】 データが制御信号の立ち上がりエッジと立ち下がりエッジ両方に転送され、バス（４８）から非同期してデータを受信し、データをローカル・クロックと同期して出力に提供する回路（３４）。デュアル・クロック転送スキームに基づいてデータを受信するウルトラＤＭＡコントローラまたは他のタイプのデバイス（２）に使用される回路（３４）は、データが単一エッジ上のみに転送される場合に使用される同じ制御クロック周波数を使用してデュアル・エッジ・クロック・データの受信を許容する。この回路（３４）は制御信号のエッジ（５０２、５０４、５０６）に応答してストローブを発生するストローブ発生装置（２２）を含んでいる。バス（４８）からのデータが二つの一時記憶ユニット（２４、２６）に提供され、その一方が立ち上がりエッジ上に転送されたデータを記憶し、もう一方が立ち下がりエッジ上に転送されたデータを記憶する。データがストローブ発生装置（２２）によって発生されたストローブを使用することによって同期して回路の出力を提供し、二つの一時記憶ユニット（２４、２６）間で選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本発明は概してコンピュータ・システムの改良に関し、より詳しくは、ただし
これに限定するのもではないが、制御信号の両エッジ上でデータを受信する装置
に関する。

【０００２】

【従来の技術】

（背景技術） コンピュータ・システムは、普通、データを記憶および（または）アクセスを
提供するために使用される、一つまたはそれ以上の周辺記憶デバイスを含んでい
る。周辺記憶デバイスの一つの普通のタイプのものとしてはハード・ディスク・
ドライブである。他のタイプの周辺記憶デバイスはテープ・ドライブ、ＣＤドラ
イブ（リード−オンリーおよびリード／ライト両方）およびＤＶＤデバイスであ
る。

【０００３】 ハード・ディスク・ドライブの最も基本的なパーツは、回転される少なくとも
一つのプラッターないし「ディスク」と、トランスデューサをディスク上の種々
の位置に移動させるアクチュエータと、データをディスクに書込み、これから読
取るのに使用される電子回路とを含んでいる。ディスク・ドライブはさらにデー
タをエンコーディングする回路も含んでおり、データを首尾よくディスク面から
検索し、またこれに書き込むことができる。データをエンコーディングするため
の回路およびディスク上で読取りと書込み操作を実行するのに使用される回路は
一般的にコントローラ内にある。このコントローラはハード・ディスク・ドライ
ブ内に配備された集積回路から作ることができる。ディスク・ドライブ・マイク
ロプロセッサ（「マイクロプロセッサ」）は、コントローラの集積回路に埋設さ
れているか、または外付けされている。

【０００４】 マイクロプロセッサは、コントローラの操作を構成し、またモニターすること
によってディスク・ドライブの操作のほとんどを制御する。例えば、ホスト・コ
ンピュータは、読取命令をコントローラに伝送することによって操作を初期化で
きる。マイクロプロセッサは命令を認識し、コントローラ内のレジスターをセッ
トアップして読取操作を実行する。次にデータがディスクからバッファに読み取
られる。データの最少量がバッファ内にあるときに、マイクロプロセッサが、コ
ントローラをセットアップしてデータをバッファからホストに伝送する。

【０００５】 データをホストからハード・ディスクに伝送する処理は、一般的に二つのステ
ップを含んでいる。第１に、データがホストに接続されたバスから、ディスク・
コントローラ内にあるか、またはこれに接続されたデータ・バッファに移動され
る。第２に、データがバッファから、プラッターの磁化領域によってディスク・
プラッターに伝送される。第１ステップは、普通「外部データ伝送」と呼ばれる
。最も簡単なバッファは、コントローラ内のメモリ・セル配列にすぎない。バッ
ファはコントローラに外付けされた外部ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）でもある。ハード・ディスク・コントローラは、ホスト・バス
からバッファへのデータの伝送をバッファ・コントローラを使用して実行する。
バッファ・コントローラはデータをバッファに伝送し、またこれから受けるため
のロジックを含んでいる。ホストからバッファとバッファからプラッターへの伝
送間の分離は、セクターが単一ユニットとして普通書込みまたは読取りされる事
実に順応して使用される。この方式において、バッファは二つのデータ率を提供
するのに使用され、その一つはデータがシステム・バスからバッファに伝送され
、また他の一つはデータがバッファから周辺プラッターに伝送される。

【０００６】 ホスト・システムは普通、このホスト・システムの動作を制御するのに使用さ
れたホスト・マイクロプロセッサを含んでいる。ホスト・ユニットは一般的にＩ
ＤＥディスク・コントローラのような周辺デバイス・アダプターを含んでおり、
ホスト・システムと記憶デバイス間のインターフェースを実行している。ホスト
・システムはまた操作中、ホストによって使用されるメモリを含んでいる。

【０００７】 外部データ伝送は同期伝送、または非同期伝送のいずれかで達成することがで
きる。電子システム内のデジタル回路は、一般的に共通クロック信号によって、
または共通クロック信号から導出された複数のクロック信号によって制御される
。従って、回路が互いに「同期化」され、システム内の第１回路によって発生さ
れた信号が、システムによって受信され、この中の他の回路内にクロックするこ
とができる。これは第１回路によって発生された信号が、共通のシステム・クロ
ック信号に関して既知の位相関係があるからである。この既知の位相関係は、一
般的に独立したクロック信号によって制御される回路のためには存在しない。例
えば、コンピュータ・システムの周辺要素は、しばしば独立クロックを使用し、
これによって、相互接続されたコンピュータ・システムの周波数には関係なく既
知の周波数で周辺要素が操作される。周辺要素とコンピュータ・システムのクロ
ック信号が同じか同様の周波数を有しているが、クロック信号中にたとえ非常に
小さい差でもクロック信号間の位相を変化せしめる。従って、独立クロック信号
は互いに「非同期」である。それゆえ、システム・クロックと非同期である信号
がクロックによって制御された回路によって発生されれば、信号はコンピュータ
・システムの回路に簡単に提供することができず、またシステム・クロックから
導出されたクロック信号によってクロックされる。もっと正確に言えば、信号が
コンピュータ・システムに印加される前に、この信号はシステム・クロックに同
期化されなければならない。同期化は受信された同じ非同期信号をローカル・ク
ロックによって使用された位相と率で回路出力に提供することで達成される。従
って、同期伝送とは逆にデータの非同期伝送には、受信側で使用されるものとデ
ータ位相を同期化する付加的なステップを含んでいる。従って、非同期伝送モー
ドにおける受信ユニットは、二つの機能、その一つはデータの検出、もう一つは
データの同期化を提供する。伝送されるデータの同期化は普通、バス上に有効デ
ータの存在を指示するため、データを伴った非同期制御信号を送信することによ
って達成される。

【０００８】 ＡＴＡ（ＡＴアタッチメント）ないしＩＤＥインターフェースが、非同期デー
タ転送を使用するプロトコルの例である。ＡＴＡインターフェースは本来ＩＢＭ
ＡＴ（商標名）の互換性パソコンの埋設固定ディスク・ストレージ（ｅｍｂｅｄ
ｄｅｄ ｆｉｘｅｄ ｄｉｓｋ ｓｔｒａｇｅ）のための規格として規定された
ものである。「ＡＴ」は、ＡＴ（商標名）コンピュータ中でその当時使用された
１６ビットの革命と呼ばれた進歩した技術を意味する。ＤＭＡ（ダイレクト・メ
モリ・アクセス）転送は、ＡＴＭインターフェース内の非同期データ転送の一例
である。例えば、ＤＭＡ書込操作は、コントローラのＡＴＡターゲット・レジス
ターにアドレスをホスト書込みして開始し、記憶されるべきデータのあるディス
ク・ドライブ・ロケーションの論理ブロック・アドレス（ＬＢＡ）を特定付ける
。次に、ホストは、実行されるべき操作を特定付けるように、コントローラによ
って使用される命令レジスターに命令を書き込みする。例えば、書込操作命令は
命令レジスターに書込まれる「書込ＤＭＡ」である。次に、マイクロプロセッサ
は、ＲＯＭ上に記憶されたファームウエア・プログラムに基づいてコントローラ
内のレジスターをセットアップする。ファームウエアは、処理が命令レジスター
内で命令されるときに、マイクロプロセッサに追従するプロシージャを含んでい
る。プロシージャ（ｐｒｏｃｅｄｕｒｅ）は使用される転送プロトコルに依存し
て変化することができる。

【０００９】 一度ホストがレジスターをセットアップすると、コントローラがデータを受信
しまたは提供するように準備する。例えば、ＤＭＡ書込操作中、ホスト・バス・
コントローラがデータをデータ・バスに配置し、配置されたデータに対応するス
トローブ信号を主張することによってデータを送る。コントローラは主張された
ストローブ信号を検出し、バスからのデータを受信し、ストローブ毎のデータの
一つのセグメントが検出される。コントローラはまた、データを制御クロックに
同期させる。この方式において、ホストは各々一つのデータがバス仕様に順応し
たストローブ信号を伴った同じ長さの目標のクロック位相を無視することのでき
るだけのデータを送ることができる。

【００１０】 バスから転送されたデータの率が、必要とされるパルス幅と使用された特定イ
ンターフェースのための率を規定するバス仕様によって管理される。ＡＴＡ−１
規格が、書込操作のために４８０ｎｓの最小サイクル時間を必要とする。従って
、１６ビット幅のＡＴＡ−１バスが使用されると、コントローラは一回毎に４８
０ｎｓないし４．１ＭＢ／ｓｅｃの最大率でデータを受信することができる。Ａ
ＴＡ−２とＡＴＡ−３規格は、１６．６６ＭＢ／ｓｅｃの制限をデータ転送率と
する１２０ｎｓの最小サイクル時間を必要とする。この規格は、端末デバイスお
よびＰＣＩアダプタのような新しいケーブル設備が使用されれば、最小サイクル
時間を短縮することによってデータ転送率を増大させるように高めることが可能
である。しかし、異なるケーブル設備や端末デバイスは高価であり、既存システ
ムには容易に設置できない。

【００１１】 適用された新しい規格はウルトラＡＴＡまたはＤＭＡプロトコルとして知られ
ている。この新しいウルトラＤＭＡプロトコルは、ストローブ信号の両エッジ中
にデータの送りを許容することによって１秒当たり１６．６ＭＢから１秒当たり
３３ＭＢの前回バースト転送率の２倍にする。この方式において、２倍のデータ
がストローブ信号の周波数を変更することなしに、また端末デバイスないし異な
るケーブル設備の必要なしに１ストローブ・サイクル当たりに転送される。

【００１２】

【発明が解決しようとする課題】

ウルトラＤＭＡプロトコルを支持するために、ハード・ディスク・コントロー
ラが、ストローブ信号の両エッジでホストによって送られたデータを受信できる
ことが必要である。ＡＴＡ規格のプリウルトラＤＭＡバージョンのためのＡＴＡ
プロセッサは、ストローブ信号の単一エッジ上でデータを受信するように構成さ
れている。コントローラのためのクロック率が、両エッジではなく、ストローブ
の単一エッジ上でデータを受信できるようにセットされる。従って、コントロー
ラは早いクロック率を使用して、入ってくる早いデータの流れに追従する。バス
からのデータがもはや有効でなくなる前に、十分早くクロックインしなければな
らない。本発明の回路および方法は、早いコントローラ・クロック率を必要とせ
ずにデュアル・エッジ・クロック・データを受信する効果的、かつ、信頼できる
方法を提供する。

【００１３】

【課題を解決するための手段】

（発明の開示） 本発明は制御信号の両エッジ上に非同期して送られたデータを受信するための
回路を提供する。この回路は、例えばウルトラＤＭＡコントローラ、あるいはデ
ュアル・エッジ・クロック非同期転送スキームに基づいてデータを受信する他の
タイプのデバイスに使用される。回路の重要な利点は、データが単一エッジに転
送されるだけの場合に使用される実質的に同じ制御クロック周波数を使用してデ
ュアル・エッジ・クロック・データの受信を許容することである。従って、例え
ば、回路がウルトラＤＭＡコントローラをＡＴＡ−３コントローラ内で共通に使
用して６．６６ＭＨｚコントローラ・クロック率の使用が実行されるようにする
。

【００１４】 回路はデータに付随する制御信号のエッジに応答してストローブを発生するス
トローブ発生装置を含んでいる。バスからのデータは、二つの一時記憶ユニット
に提供される。制御信号の第１エッジに対応するデータが、第１一時記憶ユニッ
トに配備される。制御信号の第２エッジに対応するデータが、第２一時記憶ユニ
ットに配備される。次にデータが、ストローブ発生装置によって発生されたスト
ローブを使用することによって出力に同期して提供され、いずれかの一時記憶ユ
ニットを選択して、ここからデータを送る。

【００１５】 ストローブ発生装置が、同じ制御信号の単一エッジに応答してパルスを提供す
るために使用された同じクロック率を使用しながら制御信号の両エッジに応答し
てパルスを提供する。このストローブ発生装置は、二つのセットの要素間にパル
スを発生させるタスクを分割することによって単一パルス発生装置によって必要
とされるよりも遅いクロック率を使用することができる。一つのセットが第１エ
ッジのためにパルスを発生し、他方が第２エッジのためにパルスを発生させるの
に使用される。

【００１６】 付加的に、本発明はバスからのデータを受信する方法を提供し、データが制御
信号の立ち上がりエッジと立ち下がりエッジ両方でバスに配備される。この方法
は、制御信号の各過渡期に応答して同期パルス（コントローラ・クロックに対し
て同期化された）を発生させ、またデータを一時記憶ユニットに送る工程を含ん
でおり、制御信号の第１エッジに伴って受信された全てのデータが第２ユニット
に通過され、制御信号の第２エッジに伴って受信された全てのデータが第２ユニ
ットに通過される。次に、データは、コントローラ・クロックと同期して、同期
化パルスを使用することで受信回路の出力に提供され、二つの一時記憶ユニット
からのデータの選択間を交互に行う。

【００１７】 同期パルス発生装置は、制御ラインに接続された一対のパルス発生ユニットか
ら構成することができる。パルス発生ユニットの一つは、その反転入力ポートを
有している。パルス発生ユニットは三つのラッチを含んでいる。第１ラッチは制
御信号のエッジを検出するのに使用される。第２ラッチは、一つのクロック・サ
イクルの周期中のエッジに対する第１ラッチの応答を記憶するのに使用される。
第３ラッチは第２ラッチの状態を出力に送り、得られるパルスが１クロック・サ
イクル幅になるように１クロック・サイクルの間回路をリセットするのに使用さ
れる。システム・クロックは、第２および第３ラッチに接続され、得られるパル
スがシステム・クロックと同期される。これによって、受信回路がデュアル・エ
ッジ・クロック・バスからの非同期データを受信するのに使用され、またコント
ローラのデータ・バッファと同期してデータを提供する。

【００１８】

【発明の実施の形態】

本発明の上述した特徴および他の特徴を、ディスク・ドライブの好ましい実施
例の図を参照して次に説明する。図中、同じ要素には同じ参照番号を付す。図示
実施例は説明を意図したものであって、これに限定するのもではない。

【００１９】 好ましい実施例の理解を容易にするために、ディスク・ドライブの一般的なア
ーキテクチャと操作をまず説明する。次に好ましい実施例の特定アーキテクチャ
と操作をディスク・ドライブの一般的なアーキテクチャと操作を参照して説明す
る。図１のディスク・ドライブはコンピュータ・システム内に含まれた内部（ハ
ード）ディスク・ドライブの一例である。ホスト・コンピュータとディスク・ド
ライブが連絡され、データ・バス（図示省略）に接続されたポート１を介してデ
ータを転送する。別の実施例（図示省略）において、ディスク・ドライブはデー
タ・バスを介してコンピュータに接続された外部ディスク・ドライブである。い
ずれの場合においても、データ・バスはウルトラＤＭＡ−ＡＴＡインターフェー
ス仕様に基づいたバスである。当業者は、他のデュアル・エッジ・クロック転送
プロトコルが使用でき、これに限定するのもではないが、ウルトラＤＭＡ６６と
ＳＣＳＩプロトコルを含んでおり、ディスク・ドライブとコンピュータ間でデー
タを転送することが理解できる。

【００２０】 図１に示したように、ディスク・ドライブはＡＴＡポート１に結合されたコン
トローラ２と、ディスク・ポート３と、データ・バッファ４とマイクロプロセッ
サ５を含んでいる。インターフェース６は、マイクロプロセッサ・バス６６を例
えば、ＩＮＴＥＬ ８０１８６または８０１８８マイクロプロセッサのようなマ
イクロプロセッサ５に接続する働きをする。マイクロプロセッサによって実行さ
れたファームウア・コードを記憶するのに使用されたＲＯＭは、図面から省略す
る。ディスク・ポート３はコントローラ２を、ここでは正確には「ディスク」と
呼ばれる一つまたはそれ以上のプラッター７に接続する。ハード・ディスク・コ
ントローラは、専用のクロック発生装置を使用して、要素によって発生された種
々の信号が同期するように、クロック・ライン（コントローラ・クロック・ライ
ン）上にコントローラ・クロック信号を提供する。

【００２１】 工業界では標準であるように、データはディスク７上にセクターで記憶される
。各セクターはバイト構造をなし、またセクター・フォーマットと呼ばれる数個
のフィールドを形成している。例えば、一般的なセクター・フォーマットは約５
１２バイトのデータ・フィールドによって追従された約４バイトの論理ブロック
・アドレス（ＬＢＡ）を含んでいる。このＬＢＡは、例えばシリンダー、ヘッド
およびセクター番号のような位置情報を含んでいる。データ・フィールドは一般
的に約２．４バイトの巡回冗長符号（ＣＲＣ）チェックサムのためのフィールド
に追従されている。例えば、２４〜４０バイトの多数の誤り訂正符号（ＥＣＣ）
バイトのために続くフィールドがセクターの最後に配備されている。

【００２２】 コントローラ２は、ディスク・データを書込み、読取りを提供する数個の機能
モジュールからなるコントローラ集積回路（ＩＣ）である。コントローラ２はＡ
ＴＡバスに接続するためにＡＴＡポート１に接続され、ディスク７に接続するた
めにディスク・ポート３に接続されている。マイクロプロセッサ５はインターフ
ェース６を介してコントローラ２に接続され、データ、アドレス、タイミングお
よび制御情報の転送を実行する。データ・バッファ４はポートを介してコントロ
ーラ２に接続され、データ、タイミング、アドレス情報の転送を実行する。イン
ターフェース６は、数個のモジュールが接続されたマイクロプロセッサ・バス６
６に接続されている。データ・フロー・コントローラ４０がマイクロプロセッサ
・バス６６とバッファ・コントローラ３６に接続されている。ＥＣＣモジュール
３８とディスク・フォーマッター４４がマイクロプロセッサ・バス６６とバッフ
ァ・コントローラ３６に接続されている。ディスク・フォーマッター４４が付加
的にデータおよび制御ポート５６に、またデータ・バス６４に接続されている。
ＡＴＡプロセッサ３２はマイクロプロセッサ・バス６６に接続されている。ＡＴ
Ａプロセッサ３２はさらにバッファ・コントローラ３６とデータ・バス６４に接
続されている。ＡＴＡプロセッサ３２はポート４８と４６からデータと制御信号
をそれぞれ受信する。

【００２３】 ＡＴＡプロセッサ３２は、主としてプログラム可能レジスタとステート・マシ
ーン・シーケンサからなり、一方側でＡＴＡポート２６に、また他方側で高速バ
ッファされたダイレクト・メモリ・アクセス（ＤＭＡ）チャンネルとインターフ
ェースしている。ＡＴＡプロセッサ３２はまた受信回路３４を含み、ホスト・ス
トローブ（Ｈ−ＳＴＲＯＢＥ）信号の両エッジに送られるＡＴＡバス・データを
受信する。受信回路３４はバッファ・コントローラ３６、データ・バス６４およ
びＡＴＡデータ・ポート４８に接続されている。ここで説明する好ましい実施例
において、ＡＴＡプロセッサ３２はウルトラＤＭＡプロトコルを備えている。

【００２４】 ディスク・フォーマッター４４はディスク・インターフェース・コントローラ
である。ディスク読取／書込ユニット４２はディスク・フォーマッター４４、デ
ータ・メモリ（図示省略）、ＥＣＣモジュール３８および書込可能制御記憶装置
（ＷＣＳ）ステート・マシーン（図示省略）を含んでいる。ディスク・フォーマ
ッター４４は主として、マイクロプロセッサ５が全ての必要とする情報とパラメ
ータ値をＷＣＳＲＡＭにロードし、命令を発するとき、制御操作を完遂する。デ
ィスク・フォーマッター４４は自動的にマイクロプロセッサ５からのさらなる介
在なしに命令を実行する。

【００２５】 バッファ・コントローラ３６が４チャネル、高速ＤＭＡコントローラである。
バッファ・コントローラ３６は全てのデータのデータ・バッファへの伝送と、こ
のバッファからの伝送を調整する。バッファ・コントローラ３６はデータ・バッ
ファ４、すなわち、（ＥＤＯ）ＤＲＡＭから出ているその拡張データの出力を、
ディスク・チャネル（ディスク・フォーマッター４４）に、ＥＣＣチャネル（Ｅ
ＣＣモジュール３８）に、ＡＴＡチャネル（ＡＴＡプロセッサ３２）に、またマ
イクロコントローラ・バス６６に接続する。

【００２６】 バッファ・コントローラ３６内で、ＤＭＡコントローラ（図示省略）が数個の
ＤＭＡチャネルを制御する。各ＤＭＡチャネルは関連する制御、構成およびバッ
ファー・メモリ・アドレス・レジスターを有している。ディスクとＡＴＡバスと
の連絡は、各々３２ワード・ディープの先入れ先出し（ＦＩＦＯ）メモリを有す
るディスク・チャネルとＡＴＡチャネルを介して発生する。バッファ・コントロ
ーラ３６は、バッファ・リソース、バッファ・巡回冗長検査（ＢＣＲＣ）および
ＤＲＡＭのための自動リフレッシュ制御に対する優先仲介（ａｒｂｉｔｒａｔｉ
ｏｎ）を提供する。

【００２７】 データ・フロー・コントローラ４０は、ディスクとＡＴＡチャネル間のデータ
の流れを自動的にモニターし制御することによってディスク７とコントローラ２
間のデータ転送時間を縮小する働きをする。この制御は一般的なディスク対ＡＴ
Ａバス・データ間の転送に生じるインタラプト数を減じることによって達成され
る。ディスク・バス・データ転送率とＡＴＡバス・データ転送率が同じであると
き、両チャネルが最大率でデータを転送し、ディスク・ポート３とＡＴＡバス転
送のデータ相中の不動作周期中のスリップされるセクターを阻止する。

【００２８】 データ・フロー・コントローラ４０が、バッファ４のオーバーフローとバッフ
ァ４のアンダーフローを、バッファ４がいっぱいまたは空になる前に、ディスク
・フォーマッター４４またはＡＴＡプロセッサ３２を一時的に停止することによ
って、自動的に阻止する。

【００２９】 図２は受信回路３４の内部構成を示す。この受信回路は、コントローラ・クロ
ック・ラインに接続された入力と、Ｈ＿ＳＴＲＯＢＥ信号ラインに接続された入
力コントローラと、ＡＣＫ１とＡＣＫ２信号のための一対の出力信号ラインに接
続された入力を有しているストローブ発生装置２２を含んでいる。例えば、１６
ビット・レジスターのような一対のレジスターがＡＴＡポート１からデータを受
信するように含まれている。第１フリップフロップ２４が、ＡＴＡポート１のデ
ータ・バス４８に接続されたデータ入力と、Ｈ＿ＳＴＲＯＢＥ信号ラインに接続
されたクロック入力でトリガされる立ち下がりエッジと、マルチプレクサ２８の
入力に接続された出力とを有している。第２フリップフロップ２４が、ＡＴＡポ
ート１のデータ・バス４８に接続されたデータ入力と、Ｈ＿ＳＴＲＯＢＥ信号ラ
インに接続されたクロック入力でトリガされる立ち上りエッジと、マルチプレク
サ２８の入力に接続された出力とを有している。マルチプレクサ２８はＦＩＦＯ
メモリ５０のデータ入力に接続された出力と、ＳＥＴ−ＲＥＳＥＴラッチ（Ｓ−
Ｒラッチ）５２の出力に接続されたセレクト・ラインを有している。Ｓ−Ｒラッ
チ５２がストローブ発生装置２２からのＡＣＫ１信号ラインに接続されたセット
入力と、ストローブ発生装置２２からのＡＣＫ２信号ラインに接続されたリセッ
ト入力と、マルチプレクサ２８のセレクト・ラインに接続された出力とを有して
いる。ＦＩＦＯがＡＴＡデータ・バス４８に接続されたデータ・アウト・ポート
と、バッファ・コントローラ３６に接続されたデータ・ポートと、ＯＲゲート５
４からの信号の立ち下がりエッジに応答するクロック入力（ＦＩＦＯ＿ＣＬＫ）
を有している。ＯＲゲート５４がＡＣＫ１信号ラインに接続された第１入力と、
ＡＣＫ２信号ラインに接続された第２入力とを有している。

【００３０】 図２の回路の動作を図３の信号レベル図を参照してより容易に理解することが
できる。図３の信号図は、データが受信回路によって受信されたときの種々の信
号を表わす。ホストがウルトラＤＭＡプロトコルを使用してコントローラにデー
タを送ると、図３Ｂと３Ｃからわかるように、ホストによって発生されたＨ＿Ｓ
ＴＲＯＢＥ信号の立ち上がりエッジと立ち下がりエッジ両方で、データ・バス上
でデータが有効である。Ｈ＿ＳＴＲＯＢＥ信号がローカル・クロックに関係した
あらゆる時刻で伝送することができる。ストローブ発生装置２２（以下に説明す
る）は、Ｈ＿ＳＴＲＯＢＥ信号の立ち上がりエッジ５０２を検出して、図３Ｇに
示したようにＡＣＫ２信号上にパルスを発生する。データＤ０が図３Ｅに示した
Ｈ＿ＳＴＲＯＢＥ信号の立ち上がりエッジによってフリップフロップ２６にクロ
ックされる。ＡＣＫ信号ライン・パルスがＳ＿Ｒラッチ５２のリセット入力に提
供され、これがラッチの出力をして論理ロー、又は、０（ゼロ）にせしめられる
。Ｓ＿Ｒラッチ５２のロー・レベル出力が、マルチプレクサの０入力を選択して
レジスタ２６の内容を、図３Ｈに示したように出力ＦＩＦＯ＿ＤＩＮバスにパス
する。これと同時に、ＡＣＫ２信号が図３１に示すようにＯＲ５４ゲートに通過
されてクロック・パルスをＦＩＦＯ＿ＣＬＫ信号に提供する。実行されたＦＩＦ
Ｏ＿ＣＬＫパルスが、ＦＩＦＯ＿ＤＩＮバス上のデータをしてＦＩＦＯ５０にク
ロックせしめられる。次のデータ・ワードＤ１のために、図３Ｂのストローブ信
号の立ち下がりエッジ５０４を検出した後、ストローブ発生装置２２がＡＣＫ１
信号ライン上にパルスを提供する。立ち下がりエッジに対応するデータＤ１が図
３Ｄに示したように、フリップフロップ２４にクロックされる。次にＡＣＫ１信
号がＳ−Ｒラッチ５２のセット入力に提供され、これがラッチの出力をして論理
ハイ、又は、１にせしめる。Ｓ−Ｒラッチ５２のハイ・レベル出力がマルチプレ
クサの１入力をセレクトして、図３Ｈに示したようにレジスター２４の内容を出
力ＦＩＦＯ＿ＤＩＮバスに送る。これと同時に、ＡＣＫ１信号がＯＲゲート５４
を通過して、図３１に示したようにクロック・パルスをＦＩＦＯ＿ＣＬＫ信号に
提供し、データＤ１をしてＦＩＦＯ５０にクロックせしめる。全てのデータが受
信されるまで、この処理はそれ自体、Ｈ＿ＳＴＲＯＢＥ信号のどのエッジに対し
ても繰り返される。

【００３１】 ストローブ発生装置回路を図４を参照して次に説明する。この回路はＡＣＫ１
信号を発生させるのに使用されるラッチ４０１−４０３の第１グループを含み、
またラッチ４０４−４０６の第２グループはＡＣＫ２信号を発生させるのに使用
される。４０１ラッチは、イネーブル・ライン（ＶＣＣ／ＥＮＡＢＬＥ）に接続
されたデータ入力と、Ｈ＿ＳＴＲＯＢＥ信号ラインに接続された立ち下がりエッ
ジ・トリガー・クロック入力と、４０３ラッチの出力に接続されたリセット・ポ
ートと、４０２ラッチの入力に接続されたデータ出力を有している。４０２ラッ
チは４０１ラッチのデータ出力に接続されたデータ入力と、クロック信号ライン
に接続された立ち上がりエッジのクロック入力と、４０３ラッチの出力に接続さ
れたリセット・ポートと、４０３ラッチの入力に接続されたデータ出力とを有し
ている。４０３ラッチは４０２ラッチのデータ出力に接続されたデータ入力と、
クロック信号ラインに接続された立ち上がりエッジのトリガー・クロック入力と
、ストローブ発生装置ＡＣＫ１ライン出力を提供し、かつ、４０１と４０２ラッ
チのリセット・ポートに接続された立ち上りエッジ・トリガークロック入力とを
有している。

【００３２】 第２グループのラッチは、第１ラッチ４０４クロック入力が立ち上りエッジに
応答することを除いて、第１グループと同じ方式で構成されている。４０４ラッ
チはイネーブル・ライン（ＶＣＣ／ＥＮＡＢＬＥ）に接続されたデータ入力と、
Ｈ＿ＳＴＲＯＢＥ信号ラインに接続された立ち下がりエッジ・トリガー・クロッ
ク入力と、４０６ラッチの出力に接続されたリセット・ポートと、４０５ラッチ
の入力に接続されたデータ出力とを有している。４０５ラッチは４０４ラッチの
データ出力に接続されたデータ入力と、クロック信号ラインに接続された立ち上
りエッジ・クロック入力と、４０６ラッチの出力に接続されたリセット・ポート
と、４０６ラッチの入力に接続されたデータ出力とを有している。４０６ラッチ
は４０５ラッチのデータ出力に接続されたデータ入力と、クロック信号ラインに
接続された立ち上りエッジ・トリガー・クロック入力と、ストローブ発生装置Ａ
ＣＫ１ライン出力を提供し、４０４と４０５ラッチのリセット・ポートに接続さ
れたデータ出力とを有している。

【００３３】 図４の回路の動作は、図５Ａ−５Ｈに示した信号を参照することでよりよく理
解することができる。Ｈ＿ＳＴＲＯＢＥ信号は論理ローから論理ハイに変移し、
立ち上りエッジ５０２を提供する。立ち上りエッジ５０２が４０４ラッチの出力
をして、図５Ｆに示したようにハイ論理レベルに変化せしめる。次に、４０４ラ
ッチの出力が図５Ｇに示したようにシステム・クロックの次の立ち上りエッジ上
に４０５ラッチをクロックする。４０５ラッチの出力が図５Ｈに示したようにシ
ステム・クロックの次の立ち上りエッジ上に４０６ラッチをクロックする。次に
、４０６ラッチの出力が両ラッチ４０４と４０５をリセットし、それらの出力値
をして図５Ｆと５Ｇに示したように論理ローにせしめる。次に、４０５ラッチの
出力がシステム・クロックの次の立ち上りエッジ上に４０６ラッチをクロックし
、図５Ｈに示したようにロー・レベル出力を提供する。従って、パルスがＨ＿Ｓ
ＴＲＯＢＥ信号の立ち上りエッジに応答してＡＣＫ２ライン上に発生する。パル
スは一つのクロック・サイクル幅であり、またＨ＿ＳＴＲＯＢＥ信号の立ち上り
エッジから少なくとも二つのクロック・サイクルだけ遅延する。Ｈ＿ＳＴＲＯＢ
Ｅの立ち下がりエッジ５０４が到来したときに、信号伝搬事象の同じセットが、
ラッチ４０１、４０２および４０３に関して発生する。図５Ｂ、５Ｃ、５Ｄおよ
び５Ｅに示したように、Ｈ＿ＳＴＲＯＢＥ立ち下がりエッジが到来以後、パルス
が一つのクロック・サイクル幅、多くて二つのクロック・サイクルであるＡＣＫ
１信号ライン上に発生する。ラッチ４０１、４０２、４０３および４０４、４０
５、４０６の各グループがパルスを発生させるのに使用され、単一エッジ上でデ
ータを受信する。二つのセットを組み合わせることによって、ストローブが発生
され両エッジでデータを受信する。

【００３４】 これまでの説明から、ストローブ発生を二つのユニットに分割されることが理
解できる。すなわち、ラッチの第１セット４０１、４０２、４０３とラッチの第
２セット４０４、４０５、４０６が、最小Ｈ＿ＳＴＲＯＢＥ幅のほんの１／２で
あるサイクル長さを伴うクロック率で、システムを稼働する能力を提供する。二
つのコントローラ・クロック・サイクルのみが、Ｈ＿ＳＴＲＯＢＥパルスの幅内
で調整する必要がある。本発明の回路の利点は、６６ＭＨｚクロックを３０ｎｓ
のＨ＿ＳＴＲＯＢＥパルスに使用する好ましい実施例の回路として理解すること
ができる。遅いクロックを使用する能力は、パルス発生ワークを二つの別個のユ
ニットに分割することによって提供される。立ち上りエッジ・パルスは第１セッ
トのラッチでは発生されない。立ち下がりエッジ・パルスは第２セットのラッチ
では発生されない。

【００３５】 二つのデータ受信レジスターが、付加的な重要な利点を受信回路に提供する。
データが図２の回路の二つのレジスター間にスプリットされ、入力データ率の１
／２である実際のデータ率が、より大きいレベルのデータの完全性を伴った受信
回路を提供するように達成される。データ率が、データを二つの一時記憶ユニッ
トに選択的に提供することによって、完全なＨ＿ＳＴＯＲＢＥサイクル毎に、ま
たはＨ＿ＳＴＯＲＢＥ信号のいずれの他のエッジ毎にデータ・ワードを記憶ユニ
ットに受信し、またこれから読み取るようにして、低下させる。レジスターへ書
き込まれるデータは、適切に記憶されるように受信されたエッジの前後のある時
間で安定している必要がある。従って、データがデータ・ライン上で利用可能な
時間の延長がなされると、記憶ユニット中のデータの完全性が通常拡張（ｅｎｈ
ａｎｃｅｄ）する。データを二つの記憶ユニットに選択的に通過させることによ
り、回路はデータに対してＦＩＦＯを通過させられる前に、設定されるより長い
時間を許容する。受信回路内のデータ率は、第１の高い率、第２の低い率および
第３のより高い率として説明することができる。バスからのデータは高い率で到
来し、各それぞれのレジスターに提供されるデータはより低い率（バス率の１／
２）であり、またＦＩＦＯ＿ＤＩＮバス上のＦＩＦＯに提供されたデータは、再
度、より高い率（実質的にバス率）になる。

【００３６】 データを二つの受信要素に分割することにより提供される他の重要な利点は、
データが、より長い周期でデータ・ライン上にあり、ＦＩＦＯによってより融通
性のある読取りができる。データを二つの一時要素に提供することにより、デー
タは図３Ｃと３Ｈの比較からわかるように「ストレッチ」される。同じデータが
図３Ｃのラインと図３Ｈのライン両方に提供される。これら二つの違いは、一方
がレジスタに受信される前であり、他方がレジスタから読み取られた後である。
図３Ｈのデータはライン上により長く維持され、これによって図３Ｃのデータよ
りも安定していて、データは時間周期でより長く、もっと融通性のあるＦＩＦＯ
にクロックされる。

【００３７】 受信回路は、周辺デバイスから読み取られたデータを受信するようにホスト・
システム内で同等に使用できる。データがホスト・システムに送られたときに、
周辺デバイスは同じストローブ信号とデータ・タイミングを使用する。従って、
上述した受信回路は、ホスト・アダプタ上にチップセットまたはＩＣを組み合わ
せて、バスからデュアル・エッジ・クロック・データを効果的に受信する。

【００３８】 受信回路はウルトラＤＭＡ６６と任意のさらなる増大した率のプロトコルを含
む全てのデュアル・エッジ・クロッキング・プロトコルのために使用することが
できる。

【００３９】 本発明はある一定の好ましい実施例につき説明したが、当業者に理解できる他
の実施例も本発明の範囲内にある。従って、本発明の範囲は請求項に規定された
ものを意図している。

【図面の簡単な説明】

【図１】 本発明を実施するディスク・ドライブのブロック図。

【図２】 図１のディスク・コントローラ内に含まれる受信回路のブロック図

【図３】 図３Ａ−３Ｉからなり、図２の受信回路の動作を示すタイミング図

【図４】 図２の受信回路に含まれるストローブ発生装置のブロック・ダイヤグラム

【図５】 図４のストローブ発生回路の動作を示すタイミング図

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１２年８月２１日（２０００．８．２１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００３５

【補正方法】変更

【補正の内容】

【００３５】 二つのデータ受信レジスターが、付加的な重要な利点を受信回路に提供する。デ
ータが図２の回路の二つのレジスター間にスプリットされ、入力データ率の１／
２である実際のデータ率が、より大きいレベルのデータの完全性を伴った受信回
路を提供するように達成される。データ率が、データを二つの一時記憶ユニット
に選択的に提供することによって、完全なＨ＿ＳＴＲＯＢＥサイクル毎に、また
はＨ＿ＳＴＲＯＢＥ信号のいずれの他のエッジ毎にデータ・ワードを記憶ユニッ
トに受信し、またこれから読み取るようにして、低下させる。レジスターへ書き
込まれるデータは、適切に記憶されるように受信されたエッジの前後のある時間
で安定している必要がある。従って、データがデータ・ライン上で利用可能な時
間の延長がなされると、記憶ユニット中のデータの完全性が通常拡張（ｅｎｈａ
ｎｃｅｄ）する。データを二つの記憶ユニットに選択的に通過させることにより
、回路はデータに対してＦＩＦＯを通過させられる前に、設定されるより長い時
間を許容する。受信回路内のデータ率は、第１の高い率、第２の低い率および第
３のより高い率として説明することができる。バスからのデータは高い率で到来
し、各それぞれのレジスターに提供されるデータはより低い率（バス率の１／２
）であり、またＦＩＦＯ＿ＤＩＮバス上のＦＩＦＯに提供されたデータは、再度
、より高い率（実質的にバス率）になる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5B061 DD06 DD09 DD11 FF04 RR02 RR03 5B077 GG02 GG16 GG33 GG36 MM01 MM02 5K047 AA02 BB12 GG24 GG42 LL02 【要約の続き】 トローブ発生装置（２２）によって発生されたストロー ブを使用することによって同期して回路の出力を提供 し、二つの一時記憶ユニット（２４、２６）間で選択す る。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 データが、ストローブ信号の立ち上がりエッジと立ち下がり
   エッジ両方でホストと周辺記憶デバイス間のバス上で非対称的に伝送されるコン
   ピュータ・システムにおいて、バスからデータを受信し、ローカル・クロックに
   同期してデータを出力に提供する回路であって、 ローカル・クロックと同期された選択信号を発生させることによってローカル
   ・クロックと同期されないストローブ信号の立ち上がりエッジと立ち下がりエッ
   ジ両方に応答する選択信号発生装置と、 ストローブ信号の立ち上がりエッジでバス上に伝送されたデータを受信し、記
   憶する第１データ記憶ユニットとと、 ストローブ信号の立ち下がりエッジでバス上に伝送されたデータを受信し、記
   憶する第２データ記憶ユニットと、 前記第１と第２記憶ユニット間を二者択一的に選択することによって、選択信
   号に応答してデータを同期して出力に提供する選択ユニットとを具備するデータ
   受信回路。
2. 【請求項２】 該受信回路がウルトラＤＭＡプロトコルを使用してバス上に
   伝送されるデータを受信し、ローカル・クロックが実質的に６６．７ＭＨｚの周
   波数を有している請求項１に記載の受信回路。
3. 【請求項３】 該受信回路がウルトラＤＭＡ６６プロトコルを使用して伝送
   されたデータを受信する請求項１に記載の受信回路。
4. 【請求項４】 該回路が周辺デバイス・コントローラ内で共動する請求項１
   に記載の受信回路。
5. 【請求項５】 該回路がホスト・アダプター・デバイス内で共動する請求項
   １に記載の受信回路。
6. 【請求項６】 該回路がパーソナル・コンピュータ・システムのチップセッ
   ト内で共動する請求項１に記載の受信回路。
7. 【請求項７】 ローカル・クロック率が、前記ストローブ信号の立ち上がり
   エッジと立ち下がりエッジ間の最小時間の１／４よりも大きい周期を有している
   請求項１に記載の受信回路。
8. 【請求項８】 前記選択信号発生装置が、 前記ストローブ信号の立ち上がりエッジに応答してローカル・クロックと同期
   するパルスを発生するように使用される第１セットのラッチと、 前記ストローブ信号の立ち下がりエッジに応答してローカル・クロックと同期
   するパルスを発生するように使用される第２セットのラッチと、 からなる請求項１に記載の受信回路。
9. 【請求項９】 前記データと前記ストローブ信号がウルトラＤＭＡデータ転
   送プロトコルに基づいて提供される請求項８に記載の受信回路。
10. 【請求項１０】 ストローブ信号の立ち上がりエッジと立ち下がりエッジ上
    でバスから非同期データを受信し、データをローカル・クロックと同期して出力
    に提供する方法であって、 ストローブ信号の立ち上がりエッジと立ち下がりエッジに応答してローカル・
    クロックと同期したパルス信号を発生させる工程と、 検出された前記ストローブ信号の立ち上がりエッジが第１記憶ユニットを通過
    するときに、データが到来し、また検出された前記ストローブ信号の立ち下がり
    エッジが第２記憶ユニットを通過するときに、データが到来するように二つの記
    憶ユニットに前記データを通過させる工程と、 同期パルスに応答して、第１および第２記憶ユニット間を二者択一的に選択す
    ることによって、データを同期して出力に提供する工程とを含む非同期データを
    受信する方法。
11. 【請求項１１】 非同期ストローブ信号のエッジに応答して、ローカル・ク
    ロックに同期してパルス信号を発生させる方法であって、 第１論理レベルを第１メモリ・ユニットに通過させることによって前記ストロ
    ーブ信号のエッジに応答する工程と、 前記第１メモリ・ユニットの出力を、ローカル・クロックのエッジに応答して
    前記第２メモリ・ユニットの入力に通過させることによって第２メモリ・ユニッ
    トの前記第１論理レベルを記憶する工程と、 前記第２メモリ・ユニットの出力を、ローカル・クロックのエッジに応答して
    前記第３メモリ・ユニットの入力に通過させることによって第３メモリ・ユニッ
    トの前記第１論理レベルを記憶する工程と、 前記第３メモリ・ユニット出力が第１論理レベルにあるとき、第２論理レベル
    がその中に包含されるように前記第１および第２メモリ・ユニットをリセットす
    る工程と、 ローカル・クロックのエッジに応答して前記第３メモリ・ユニット内に前記第
    ２論理レベルを記憶する工程とを含むパルス信号を発生する方法。
12. 【請求項１２】 非同期ストローブ信号の立ち上がりエッジと立ち下がりに
    応答してローカル・クロックと同期化されたパルスを発生する回路であって、回
    路がローカル・クロック信号を含み、 前記ストローブ信号の立ち上がりエッジに応答して検出信号を発生するのに
    使用する第１ラッチと、 前記検出信号に応答してローカル・クロックと同期してパルスを発生させる
    のに使用する少なくとも二つのラッチと、 からなる第１セットのラッチと、 前記ストローブ信号の立ち下がりエッジに応答して検出信号を発生するのに
    使用する第１ラッチと、 前記検出信号に応答してローカル・クロックと同期してパルスを発生させる
    のに使用する少なくとも二つのラッチと、 からなる第２セットのラッチと、 からなるローカル・クロックと同期化されたパルスを発生する回路。
13. 【請求項１３】 バスから非同期データを受信する方法において、このデー
    タがストローブ信号の立ち上がりエッジと立ち下がりエッジ両方上に配置され、
    ローカル・クロックと同期して前記データを出力に提供する方法であって、 第１の率で前記受信回路でデータを受信する工程と、 第２の率で前記受信回路の第１ユニットにデータを送り、前記第２の率が前記
    第１の率よりも小さくなっている工程と、 第３の率でデータを前記受信回路の出力に送り、ここにおいて、前記第３の率が
    前記第２率よりも大きくなっており、また前記第３の率がローカル・クロックと
    同期化される工程とを含むバスから非同期データを受信する方法。