JP2022048671A

JP2022048671A - 半導体記憶装置

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Publication number: JP2022048671A
Application number: JP2020154630A
Authority: JP
Inventors: 拓也草加; Takuya Kusaka; 大介有薗; Daisuke Arizono; 佳和原田; Yoshikazu Harada
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2020-09-15
Filing date: 2020-09-15
Publication date: 2022-03-28
Anticipated expiration: 2040-09-15
Also published as: US20220084595A1; US11398277B2; JP7476061B2

Abstract

【課題】必要に応じてリードベリファイを実施することによりパフォーマンスを向上させる。【解決手段】実施形態の半導体記憶装置は、メモリセルにデータを書き込むプログラム動作と、前記メモリセルに書き込まれた前記データを検証するプログラムベリファイ動作とを含むループを、前記プログラム電圧を所定のステップアップ電圧だけ増加させながら複数回繰り返す書き込みシーケンスを実行すると共に、前記書き込みシーケンスにおいて前記メモリセルに書き込まれた前記データを検証するリードベリファイを実行可能な制御回路、を有し、前記制御回路は、ディスターブの要因となる特性の特性変動を検出し、検出結果に基づいて前記リードベリファイの実施の可否を判定する。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。

近年、ＮＡＮＤ型ＦＬＡＳＨメモリ等の半導体記憶装置においては、微細化、大容量化の要求から、３次元構造化が図られるようになってきた。また、ＮＡＮＤ型ＦＬＡＳＨメモリでは、メモリセルを、１ビット（２値）のデータを保持可能なＳＬＣ（ＳｉｎｇｌｅＬｅｖｅｌＣｅｌｌ）とする場合だけでなく、２ビット（４値）のデータを保持可能なＭＬＣ（ＭｕｌｔｉＬｅｖｅｌＣｅｌｌ）、３ビット（８値）のデータを保持可能なＴＬＣ（ＴｒｉｐｌｅＬｅｖｅｌＣｅｌｌ）または４ビット（１６値）のデータを保持可能なＱＬＣ（ＱｕａｄＬｅｖｅｌＣｅｌｌ）として構成する場合がある。

このようにメモリセルを多値化した場合、メモリセルの閾値電圧を高精度に制御することが要求される。しかしながから、メモリセルの３次元構造化により、メモリホールリークが生じやすく、書き込み動作時のディスターブによる閾値電圧の浮き上がり不良（意図しない閾値電圧の上昇による誤書き込み）が生じることがある。

そこで、書き込み動作後にリード動作を行い、正常な書き込みができていることを確認するリードベリファイが実施される。

しかしながら、この場合、リードベリファイに要する時間だけ書き込み動作の動作時間が長くなってしまい、パフォーマンスが劣化するという問題がある。

特開２００７－６６３８６号公報

本実施形態は、必要に応じてリードベリファイを実施することによりパフォーマンスを向上させることができる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、複数のメモリセルを備えたメモリセルアレイと、前記複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、前記複数のメモリセルにデータを書き込み時、前記ワード線にプログラム電圧を印加するワード線ドライバと、前記複数のメモリセルの一端にそれぞれ接続された複数のビット線と、前記複数のビット線にビット線電圧を印加して、前記複数のビット線を介して前記複数のメモリセルのデータを検出するビット線ドライバと、前記ワード線ドライバ及びビット線ドライバを制御して、前記メモリセルにデータを書き込むプログラム動作と、前記メモリセルに書き込まれた前記データを検証するプログラムベリファイ動作とを含むループを、前記プログラム電圧を所定のステップアップ電圧だけ増加させながら複数回繰り返す書き込みシーケンスを実行すると共に、前記書き込みシーケンスにおいて前記メモリセルに書き込まれた前記データを検証するリードベリファイを実行可能な制御回路と、を有し、前記制御回路は、ディスターブの要因となる特性の特性変動を検出し、検出結果に基づいて前記リードベリファイの実施の可否を判定する。

実施形態に関わるメモリシステムの構成例を示すブロック図。本実施形態の不揮発性メモリの構成例を示すブロック図。３次元構造のＮＡＮＤメモリセルアレイ（以下、メモリセルアレイという）２３のブロックＢＬＫの構成例を示す図。横軸に閾値電圧をとり縦軸にメモリセル数（セル数）をとって、メモリセルアレイの閾値分布を示す図。標準書き込みシーケンスの一例を説明するための図。ベリファイ動作における判定を行うビット線ドライバ２４の内部回路の一例を模式的に示す回路図。横軸に閾値電圧をとり縦軸にメモリセル数をとって、各ターゲットレベルの閾値分布を示すグラフの模式図。横軸に閾値電圧をとり縦軸にメモリセル数をとって、各ターゲットレベルの閾値分布を示すグラフの模式図。第１の実施の形態の動作を説明するためのフローチャート。比較例の動作を説明するためのフローチャート。書き込み単位を示す説明図。図９のステップＳ１１における特性変動判定の具体的な処理の例を示すフローチャート。特性変動判定の他の具体的な手法を説明するためのフローチャート。本発明の第２の実施の形態において採用される動作フローを示すフローチャート。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

（第１の実施の形態）
本実施の形態は、ディスターブが生じる可能性やディスターブによる悪影響の程度についての判定（以下、特性変動判定という）を行い、判定結果に基づいてリードベリファイの実施の可否を判定して、必要な場合にのみリードベリファイを実施することで、パフォーマンスを向上させるものである。

（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤフラッシュメモリを備えている。本実施形態では、不揮発性メモリ２は、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：ＴｒｉｐｌｅＬｅｖｅｌＣｅｌｌ）のＮＡＮＤメモリであるとして説明するが、これに限定されるものではない。不揮発性メモリ２は、３次元化されている。

メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（ＥｒｒｏｒＣｈｅｃｋａｎｄＣｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により接続される。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、ＭＰＵ（ＭｉｃｒｏＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。

なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまで一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまで一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）やＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などの汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。

ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホストに送信する。

（不揮発性メモリの構成）
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、ビット線ドライバ２４、ワード線ドライバ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。

メモリセルアレイ２３は、複数のブロックＢＬＫを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。

入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。

信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥは、書き込みを可能にする。信号ＲＥは、読み出しを可能にする。信号ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。

電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。

ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。

ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。信号名に付記された"／"は、アクティブ・ローを示す。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー／ビジー信号／ＲＢを送信する。

レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。

シーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。

電圧生成回路２８は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、メモリセルアレイ２３、ビット線ドライバ２４、及びワード線ドライバ２５などに供給する。

ワード線ドライバ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ワード線ドライバ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ワード線ドライバ２５は、選択されたブロックＢＬＫに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

ビット線ドライバ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。ビット線ドライバ２４は、各ビット線に接続され、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、ビット線ドライバ２４は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、ビット線ドライバ２４は、データの書き込み時には、書き込みデータをビット線に転送する。

ビット線ドライバ２４は、データの読み出し時には、検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、ビット線ドライバ２４は、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持する。

（マルチプレーン）
なお、１つのメモリセルアレイ２３を用いた単一プレーン構成の不揮発性メモリについて説明したが、２つ以上のプレーンが配置されたマルチプレーン構成の不揮発性メモリを採用してもよい。

マルチプレーン構成では、複数のメモリセルアレイ２３が配置され、各メモリセルアレイ２３は、それぞれの駆動に必要なビット線ドライバ２４及びワード線ドライバ２５を有する。各メモリセルアレイ２３は、それぞれ独立して読み出し動作、書き込み動作、及び消去動作を実行することが可能である。即ち、マルチプレーン構成では、同一構造のブロックＢＬＫを有し、異なるデータを各プレーンの同一ページに同時に書き込むことが可能である。

（ＮＡＮＤメモリセルアレイの構成）
図３は、３次元構造のＮＡＮＤメモリセルアレイ（以下、メモリセルアレイという）２３のブロックＢＬＫの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックＢＬＫのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックＢＬＫも図３と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。

図示するように、ブロックＢＬＫは、例えば４つのストリングユニット（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１，ＳＴ２とを含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルＭＴの個数は、ここでは８個であるが、８個に限られず、例えば、３２個、４８個、６４個、９６個等でもよい。選択トランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択トランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択トランジスタを用いてもよい。さらに、メモリセルＭＴと選択トランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

メモリセルＭＴは、選択トランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側のメモリセルＭＴ７が、選択トランジスタＳＴ１に接続され、他端側のメモリセルＭＴ０が、選択トランジスタＳＴ２に接続されている。

ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続される。他方で、選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。

ＮＡＮＤストリングＮＳを構成するメモリセルＭＴ０～ＭＴ７のゲートには、それぞれワード線ＷＬ０～ＷＬ７が接続されている。ブロックＢＬＫ内において同一行にあるメモリセルＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。

各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルＭＴは、ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴや他のメモリセルＭＴを介して、ビット線に接続されている。上述した通り、同一のブロックＢＬＫ内にあるメモリセルＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ（以下、ページという）単位で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルＭＴをメモリセルグループＭＧと定義する。本実施形態では、不揮発性メモリ２は３ビット（８値）のデータを保持可能なＴＬＣのＮＡＮＤメモリである。従って、１つのメモリセルグループＭＧが、データ量としては３ページ分のデータを保持することができる。各メモリセルＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。

メモリセルＭＴへのデータの書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。プログラム動作は、電子を電荷蓄積膜に注入することによりメモリセルＭＴの閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。プログラム動作時には、制御部２２は、ワード線ドライバ２５を制御して対象のメモリセルＭＴに接続されたワード線ＷＬにプログラム電圧ＶＰＧＭを印加し、ビット線ドライバ２４を制御して対象のメモリセルＭＴに接続されたビット線ＢＬに、書き込むデータに対応したビット線電圧を印加する。なお、ビット線電圧及びプログラム電圧ＶＰＧＭは、電圧発生回路２６により発生されてビット線ドライバ２４、ワード線ドライバ２５に供給される。

（閾値分布）
多値のデータをメモリセルＭＴに書き込む場合には、メモリセルＭＴの閾値電圧をデータの値に応じた値にする。メモリセルＭＴにプログラム電圧ＶＰＧＭ及びビット線電圧Ｖｂｌ＿Ｌを印加すると、電子が電荷蓄積膜に注入されて閾値電圧が上昇する。プログラム電圧ＶＰＧＭを大きくすることで電子の注入量を増加させて、メモリセルＭＴの閾値電圧を高くすることができる。しかし、メモリセルＭＴのばらつきにより同一のプログラム電圧ＶＰＧＭを印加したとしても電子の注入量はメモリセルＭＴ毎に異なる。一旦注入された電子は、消去動作が行われるまで保持される。そこで、各メモリセルＭＴに設定すべき閾値電圧として許容できる閾値電圧の範囲（以下、ターゲット領域という）を超えないように、書き込み動作を複数回に分けプログラム電圧ＶＰＧＭを徐々に上昇させるようになっている。

そして、プログラム動作の後、データを読み出すことで、メモリセルの閾値電圧がターゲット領域まで達したか否かを判定するベリファイ動作が行われる。以上のプログラム動作とベリファイ動作の組み合わせを繰り返すことで、メモリセルの閾値電圧がターゲット領域まで上昇される。ベリファイ動作により閾値電圧がターゲット領域まで達した、即ち、ターゲット領域の最低値であるターゲットレベルを超えたと判定されたメモリセルは、その後、書き込み禁止とされる。

図４は横軸に閾値電圧をとり縦軸にメモリセル数（セル数）をとって、メモリセルアレイの閾値分布を示す図である。図４では、３ｂｉｔ／Ｃｅｌｌの不揮発性メモリ２の閾値分布例を示している。不揮発性メモリ２において、メモリセルＭＴに記憶する多値データの各データ値に応じて、メモリセルＭＴの閾値電圧が設定される。電荷蓄積膜（電荷保持領域）への電荷量の注入は、確率的であるため、図４に示すように、各メモリセルＭＴの閾値電圧も統計的に分布する。

図４は閾値分布をＤＥｒ，ＤＡ，ＤＢ，ＤＣ，・・・，ＤＧの８個の山型の領域にて示しており、これらの各領域の閾値電圧の幅が各ターゲット領域に対応する。図４の例では、８個のターゲット領域内のいずれかにメモリセルＭＴの閾値電圧を設定することで、メモリセルＭＴに８値のデータ（３ビットデータ）を記憶させることが可能である。

本実施形態では、閾値電圧Ｖｔｈが図４の電圧ＶｒＡ以下となるターゲット領域をＥｒレベルとよび、閾値電圧が電圧ＶｒＡより大きく電圧ＶｒＢ以下となるターゲット領域をＡレベルとよび、閾値電圧が電圧ＶｒＢより大きく電圧ＶｒＣ以下となるターゲット領域をＢレベルとよび、閾値電圧が電圧ＶｒＣより大きく電圧ＶｒＤ以下となるターゲット領域をＣレベルとよぶ。以下同様に、図４に示すように、ＤレベルからＧレベルが、それぞれの電圧に応じて設定される。

すなわち、レベルは、各メモリセルＭＴに記憶させるデータ値に対応したいずれのターゲット領域であるかを示すものであり、３ビット８値の場合にはターゲット領域は、Ｅｒ，Ａ～Ｇレベルの８個のレベルに分けられる。なお、各Ｅｒ，Ａ，Ｂ，・・・，Ｆ，Ｇレベルにそれぞれ対応する閾値分布をそれぞれ分布ＤＥｒ，ＤＡ，ＤＢ，・・・，ＤＦ，ＤＧと呼ぶ。電圧ＶｒＡ～ＶｒＧは、各ターゲット領域の境界となる基準電圧である。なお、ベリファイ動作においては、ワード線ＷＬに電圧ＶｒＡ～ＶｒＧをベリファイレベル（電圧）として印加して読み出し行い、対象のメモリセルＭＴがオフになることによりレベルに対応した閾値電圧に到達したことを判定してもよい。なお、以下の説明では、Ａ～Ｇレベルのベリファイに用いるベリファイ電圧ＶｒＡ～ＶｒＧをそれぞれＡ～Ｇベリファイレベルともいう。

（標準書き込みシーケンス）
図５は標準書き込みシーケンスの一例を説明するための図である。図５ではプログラム動作とベリファイ（プログラムベリファイ）動作との組み合わせが１８回繰り返されることによって、データが書き込まれる場合を例に示している。この繰り返し動作を「ループ」と呼ぶ。１回目のループにおけるプログラム電圧ＶＰＧＭは最も低い電圧値に設定され、２回目、３回目・・・とループが進むにつれて、次第にプログラム電圧ＶＰＧＭを大きな電圧値に設定するようになっている。また、図５中の丸印はプログラムベリファイ動作を行うことが可能なループを示している。また、各Ａ～Ｇレベルにおいて、プログラム動作は、１回目のループから最大でそれぞれ丸印が含まれるループまで行われる。以下、１回目から１８回目までのループのうちｎ回目のループを第ｎループという。

例えば、Ｂレベルに設定するメモリセルＭＴについては、第１ループから最大で第８ループまでプログラム電圧ＶＰＧＭを次第に増加させながらプログラム動作が行われる可能性がある。プログラムベリファイ動作は丸印のループのみ行われ、プログラムベリファイ動作によって、設定されているターゲット領域に閾値電圧が到達したと判定されたメモリセルＭＴについては、その後、書き込み禁止とされる。

（ビット線ドライバ）
図６はベリファイ動作における判定を行うビット線ドライバ２４の内部回路の一例を模式的に示す回路図である。ビット線ドライバ２４は、メモリセルアレイ２３内に設けられたビット線ＢＬに接続されている。ビット線ドライバ２４中のセンスアンプ回路３２は、ビット線ＢＬの電位変動を検知及び増幅し、メモリセルに記憶されたデータを判別する。

ビット線ドライバ２４は、カラムデコーダ３１、センスアンプ回路３２、ビットスキャン回路３３及び演算ユニット３４を含む。カラムデコーダ３１は、制御部２２から転送されたカラムアドレスに基づいてメモリセルアレイ２３のビット線ＢＬを選択して、センスアンプ回路３２を駆動する。

センスアンプ回路３２は、複数のカラムユニットＣＵを含んでいる。各カラムユニットＣＵは、各ビット線ＢＬにそれぞれ対応するように、設けられている。各カラムユニットＣＵは、１つのセンスユニット（ＳＵ）３２１及び１つのラッチ回路３２５を含んでいる。センスユニット３２１及びラッチ回路３２５は、メモリセルアレイ２３のビット線ＢＬに対応するように、１つのビット線に対して１つずつ設けられている。つまり、１つのセンスユニット３２１と１つのラッチ回路３２５が、１つのビット線ＢＬ及びそのビット線ＢＬに接続されたＮＡＮＤストリングＮＳに対応している。１つのセンスユニット３２１は、１本のビット線ＢＬに接続される。１つのラッチ回路３２５は、センスユニット３２１を経由して、ビット線ＢＬに接続される。

センスユニット３２１は、データの書き込み時、カラムデコーダ３１及び制御部２２の制御によって、ビット線ＢＬを充電したり放電したりする。センスユニット３２１は、データの読み出し時、ビット線ＢＬの電位変動を検知し、データを判別する。

ラッチ回路３２５は、メモリセルに書き込むデータ、メモリセルから読み出されたデータ及びメモリセルに対する動作を示す設定情報（以下、フラグとよぶ）などを、一時的に保持する。また、ラッチ回路３２５によって、センスユニット３２１からの信号又は外部からの信号が増幅される。

ラッチ回路３２５は、複数のラッチ（ＬＡＴ）９０を有する。本実施形態において、データを保持するラッチ９０のことを、データラッチ９０とよび、フラグを保持するラッチ９０のことを、フラグラッチ９０と呼ぶ。ラッチ回路３２５内のデータラッチ９０は、データの書き込み時において、そのラッチ回路３２５に対応しているメモリセルグループＭＧに書き込むべきデータ（外部からのデータ）を保持する。また、ラッチ回路３２５内のデータラッチ９０は、データの読み出し時において、そのラッチ回路３２５に対応しているメモリセルグループＭＧから読み出されたデータ（メモリセルからのデータ）を保持する。１つのデータラッチ９０は、１ビットのデータを保持する。

例えば、プログラムベリファイ時、プログラムベリファイ結果に基づいて、所定のデータの書き込みが完了したメモリセル（ベリファイパスしたメモリセル）に対応するカラムユニットＣＵのラッチ回路３２５に、書き込み完了を示す情報が保持される。これによって、書き込みが完了したメモリセルに対してデータの書き込みが継続されるのを抑制される。

ラッチ回路３２５内のフラグラッチ９０が保持するフラグは、例えば、入力されたデータが２値（１ビット）のデータであるか多値（２ビット以上）のデータであるかを示す情報、或いは、どのような書き込みモードでデータを書き込むべきかを示す情報である。例えば、１つのメモリセルが４値（２ビット）のデータを記憶する場合、ラッチ回路３２５は、２つのデータラッチ９０を有する。ラッチ回路３２５内に設けられた２つのデータラッチのうち、一方のデータラッチ９０は、２ビットのうち上位の１ビットを保持し、他方の下位データラッチ９０は、２ビットのうち下位の１ビットを保持する。ラッチ回路３２５は、１つ以上のフラグラッチ９０を有する。また、ラッチ回路３２５は、ベリファイ結果を保持するラッチ９０を有する。但し、ベリファイ結果（ベリファイ情報ともよばれる）は、フラグラッチなどに書き込まれてもよい。

なお、４値のデータの場合には、少なくとも２つのデータラッチと少なくとも１つのフラグラッチが、ラッチ回路３２５内に設けられているが、データのビット数が増加すると、データラッチの個数は、増大する。例えば、メモリセルＭＣが８値（３ビット）のデータを記憶する場合、ラッチ回路３２５は３つのデータラッチを有する。つまり、ラッチ回路３２５は、最上位の１ビットを保持するデータラッチと、最下位の１ビットを保持するデータラッチと、最上位と最下位との間の１ビットを保持するデータラッチとを有する。これと同様に、データが１６値（４ビット）の場合、ラッチ回路３２５内のデータラッチの個数は４個となり、データが３２値（５ビット）の場合、ラッチ回路３２５内のデータラッチの個数は５個となる。フラグラッチの個数は、メモリの仕様に応じて、１個でもよいし、２個以上でもよい。

本実施の形態においては、ラッチ９０は、ベリファイパスしたメモリセル数（以下、パスセル数という）の情報及びベリファイフェイルしたメモリセル数（以下、フェイルセル数という）の情報のうちの少なくとも一方の情報を記憶するようになっている。また、ラッチ９０は、後述する各種ビット数の情報も記憶するようになっている。

（ベリファイ動作）
次に、ベリファイ動作の一例について説明する。まず、ワード線ドライバ２５は、選択ワード線に、目標レベルに対応したベリファイレベル（電圧）Ｖｒを印加し、非選択ワード線に、ベリファイ電圧Ｖｒよりも高い非選択読み出し電圧ＶＰＡＳＳ（例えば、５～７Ｖ）を印加する。ベリファイ動作時には、制御部２２は、ビット線ドライバ２４を制御して、ビット線ＢＬを一定の電圧（例えば、０．５Ｖ）に固定すると共に、センスユニット３２１内部の図示しないセンスノードＳＥＮをビット線ＢＬの電圧よりも高い所定のプリチャージ電圧Ｖｐｒｅに充電する。この状態で、制御部２２は、センスノードＳＥＮをビット線ＢＬに接続する。そうすると、センスノードＳＥＮからビット線ＢＬに電流が流れ、センスノードＳＥＮの電圧は次第に低下する。

センスノードＳＥＮの電圧は、ベリファイ対象のメモリセル（選択メモリセル）の閾値電圧の状態に応じて変化する。即ち、選択メモリセルの閾値電圧がベリファイ電圧Ｖｒよりも低いときは、選択メモリセルはオン状態であり、選択メモリセルに大きなセル電流が流れ、センスノードＳＥＮの電圧が低下する速度は速くなる。また、選択メモリセルの閾値電圧がベリファイ電圧Ｖｒよりも高いときは、選択メモリセルはオフ状態であり、選択メモリセルに流れるセル電流は、小さいか、又は、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電圧が低下する速度は遅くなる。

このようなセンスノードＳＥＮの電圧低下の速度の差を利用して、選択メモリセルの書き込みの状態が判定されて、ベリファイ結果がラッチ９０に記憶される。例えば、センスノードＳＥＮの電荷を放電し始める放電開始時から所定の第１期間が経過した第１時点で、センスノードＳＥＮの電圧がローレベル（以下、"Ｌ"）であるかハイレベル（以下、"Ｈ"）であるかが判定される。例えば、選択メモリセルが書き込み不足セルであるときは、その閾値電圧がベリファイ電圧Ｖｒよりも低く、かつ、両者の差が大きいため、選択メモリセルは完全オン状態であり、選択メモリセルに大きなセル電流が流れる。このため、センスノードＳＥＮの電圧は、急速に低下し、電圧降下量は比較的大きく、第１時点において、センスノードＳＥＮが“Ｌ”になる。

また、選択メモリセルが書き込み完了セルであるときは、その閾値電圧がベリファイ電圧Ｖｒよりも高いため、選択メモリセルはオフ状態であり、選択メモリセルに流れるセル電流は、非常に小さいか、又は、選択メモリセルにセル電流が流れない。このため、センスノードＳＥＮの電圧は、非常に緩やかに低下し、電圧降下量は比較的小さく、第１時点において、センスノードＳＥＮは、“Ｈ”のままとなる。

このように、ワード線ドライバ２５により選択ワード線にベリファイ電圧Ｖｒを印加しながら、センスアンプ回路３２がセンスノードＳレＥＮの状態を監視することで、選択メモリセルが書き込み不足セルであるか、選択メモリセルが書き込み完了セルであるかが判定される。

制御部２２は、書き込み不足セル、又は書き込み完了セルのいずれであるかの判定結果に基づいて、書き込み対象のメモリセルＭＴのレベル、ループ等に応じたプログラム電圧を発生させるようになっている。

（ディスターブ）
次に、図７及び図８を参照してディスターブについて説明する。図７及び図８は横軸に閾値電圧をとり縦軸にメモリセル数をとって、各ターゲットレベルの閾値分布を示すグラフの模式図であり、図７は正常時の分布を示し、図８は閾値電圧の浮き上がり不良が生じた場合の分布を示している。図７及び図８は下層から上層まで複数のワード線のうちの１つのワード線に対応するメモリセルの閾値分布を示している。

浮き上がり不良は、書き込み完了後のメモリセルの閾値電圧が、ターゲット領域を超えて上昇する不良である。例えば、浮き上がり不良は、書き込み完了によって書き込み禁止とされたメモリセルが、他のメモリセルへの書き込みの影響を受けて、メモリホールリーク等に起因して閾値電圧が上昇することにより生じる場合がある。また、このような浮き上がり不良は、イレーズ時に、メモリホールリーク等に起因して十分なイレーズ電圧を印加できないことにより生じるイレーズ不良が原因の場合もある。

図７の例は、Ｅｒレベル及びＡ～Ｇレベルの８つの分布について、ワード線によって多少分布が異なるものの、おおよそ、閾値電圧がターゲット領域に存在することを示している。これに対し、図８の例は丸印で囲った部分において、Ｅｒレベルに分布されるべきメモリセルの閾値電圧が上昇して浮き上がり不良が生じていることを示している。

なお、図８の例はＥｒレベルについての浮き上がり不良の例を示したが、いずれのターゲットレベルについても浮き上がり不良が生じることがある。このようなディスターブによる浮き上がり不良の発生により、読み出し時にエラー訂正不能となることがある。

上述したプログラムベリファイは、メモリセルの閾値電圧が、設定されているターゲット領域に到達したか否かを判定するものであり、ターゲット領域への到達後におけるメモリセルの閾値電圧の変化を検出することはできない。従って、図８のような浮き上がり不良（閾値電圧が変化するような不良）を判定するためには、プログラムループ終了後（例えば、図５における１８ループの終了後）に、書き込みが正常に行われたか否かを確認するためリードベリファイを行う必要がある。リードベリファイは、メモリセルの読み出しを行いメモリセルの閾値電圧がどのターゲット領域にあるか検出する。しかし、リードベリファイにより書き込み動作の動作時間が長くなり、パフォーマンス劣化の要因となる。

（特性変動判定）
そこで、本実施の形態においては、ディスターブの問題が発生するか否かを、書き込み時の現象によって判定する。即ち、メモリホールリーク等の理由からイレーズ不良や浮き上がり不良（以下、これらを浮き上がり不良等という）が発生する場合には、書き込み時にも書き込みに関する不良が生じる可能性がある。また、浮き上がり不良等が発生する場合には、イレーズ時にもイレーズに関する不良が生じる可能性がある。書き込みに関する不良及びイレーズに関する不良（以下、これらをディスターブの要因となる不良という）は、製品出荷時には生じていない場合でも、経年劣化等により実使用時に発生し始めることがある。

そこで、本実施の形態においては、製品の出荷時の状態ではディスターブの要因となる不良は生じていないものと想定し、所望のプログラム動作が行われなくなった場合には、何らかの劣化により書き込みに関する不良が生じて、ディスターブが生じる可能性が高くなったと判定する。本実施の形態においては、ディスターブの要因となる不良を生じさせることとなった特性（以下、ディスターブの要因となる特性という）を判定する特性変動判定を実施し、特性変動判定により、特性が変動した、即ち、ディスターブが生じる可能性が発生したという判定結果が得られた場合にのみ、リードベリファイを実施するようになっている。

本実施の形態においては、ディスターブの要因となる特性として、例えば、プログラムループのループ数、フェイルセル数（後述する書き残りビット数又は消し残りビット数）、後述するステート（状態）等を考える。これらの特性を特性変動判定の判定対象として、プログラム時やイレーズ時に特性変動判定を実行し、判定結果に基づいてリードベリファイを実施する。

ロジック制御回路２１は、特性変動判定を実施すると共に、その判定結果に従って、リードベリファイを制御する。即ち、ロジック制御回路２１は、上述した判定対象についての情報（以下、特性情報という）を取得すると共に、その変動を求め、特性変動を判定する。

例えば、ロジック制御回路２１は、書き込み動作におけるプログラムループ数を検出し、ビット線ドライバ２４は、フェイルセル数を検出する。ビット線ドライバ２４が検出したフェイルセル数の情報は、ロジック制御回路２１に転送される。また、ロジック制御回路２１は、ステート情報についても検出する。

本実施の形態においては、ロジック制御回路２１は、取得されたプログラムループ数、ビット数及びステート情報等の特性情報をデータラッチ９０やメモリセルアレイ２３の所定の記録領域に記録してもよい。特性情報を例えばブロックＢＬＫ単位で比較することで特性変動を判定する場合には、ロジック制御回路２１は、メモリセルアレイ２３の特定の領域、例えば、ＳＬＣによる特定の記録領域（以下、パラメータ領域という）に特性情報を記録すると共に読み出すことで、特性変動判定を実施してもよい。また、例えば、ワード線毎あるいはページ単位で特性変動を判定する場合には、ロジック制御回路２１は、データラッチ９０に特性情報を記録すると共に読み出すことで、特性変動判定を実施してもよい。また、ロジック制御回路２１は、パラメータ領域及びデータラッチ９０以外の他のメモリ領域に特性情報を記録するようになっていてもよい。
また、本実施の形態においては、特性変動判定のための基準となる情報をメモリセルアレイ２３のパラメータ領域等に記録するようになっていてもよい。

（作用）
次に、このように構成された実施の形態の動作について図９から図１３を参照して説明する。図９は第１の実施の形態の動作を説明するためのフローチャートであり、図１０は比較例の動作を説明するためのフローチャートである。

図９は本実施の形態における書き込み動作の概略を示しており、図１０の比較例は本実施の形態における特徴である特性変動判定を実施しない場合の書き込み動作を示している。なお、図９及び図１０において同一の手順には同一符号を付し、同一手順については重複する説明を省略するものとする。

図１１は書き込み単位を示す説明図である。書き込みは、ページ単位で行われる。図１１においては、図３のストリングユニットＳＵ０に含まれる各ＮＡＮＤストリングをストリングＳｔｒｉｎｇ０と呼び、ストリングユニットＳＵ１に含まれる各ＮＡＮＤストリングをストリングＳｔｒｉｎｇ１と呼び、ストリングユニットＳＵ２に含まれる各ＮＡＮＤストリングをストリングＳｔｒｉｎｇ２と呼び、ストリングユニットＳＵ３に含まれる各ＮＡＮＤストリングをストリングＳｔｒｉｎｇ３と呼ぶものとする。

図１１は１ブロックＢＬＫを４つのストリングユニットＳＵにて構成する例を示している。各ストリングユニットの各ワード線ＷＬ０，ＷＬ１，…によって書き込まれる範囲がページである。即ち、１つのワード線ＷＬは、ストリングユニット毎に４つのページを構成する。なお、書き込みは、例えば、ページ０，１，２，…の順に行われる。

図１０の比較例においては、ステップＳ１において書き込み対象のページに対応するワード線にプログラム電圧ＶＰＧＭ（プログラムパルス）を印加することでプログラム動作を行う。プログラム動作の後、閾値電圧が所望のターゲット電圧に到達したか否かを判定するプログラムベリファイが実行される。ステップＳ２においてプログラムベリファイの結果がベリファイパス（ＯＫ）かベリファイフェイル（ＮＧ）かが判定される。ベリファイフェイルの場合には処理をステップＳ１に戻し、プログラム動作とプログラムベリファイとのループが複数回実行され、ベリファイパスになると、次のステップＳ３において、書き込み対象のページに対するループが終了したか否かが判定される。

書き込み対象のページに対するループが終了していない場合には、処理をステップＳ１に戻してプログラム動作とプログラムベリファイとのループを繰り返す。書き込み対象のページに対するループが終了すると、ステップＳ４において、リードベリファイが実施される。ステップＳ５ではリードベリファイの結果がベリファイパスであるか否かが判定され、ベリファイパスの場合には書き込み成功（プログラムステータスパス）と判定され（ステップＳ６）、ベリファイフェイルの場合には書き込み不成功（プログラムステータスフェイル）と判定される（ステップＳ７）。

このように比較例では、リードベリファイの実施により書き込み動作の動作時間が長くなってしまい、パフォーマンスが劣化する。

これに対し、本実施の形態においては、ロジック制御回路２１は、ステップＳ３において書き込み対象のページに対するループが終了したものと判定すると、次のステップＳ１１において特性変動判定を実施する。ロジック制御回路２１は、ステップＳ１２において、特性変動判定の結果に基づいて特性変動が生じているか否かを判定する。ロジック制御回路２１は、特性変動が生じていないと判定した場合には、書き込み成功とする（ステップＳ６）。即ち、この場合には、リードベリファイは実施されない。

一方、ロジック制御回路２１は、特性変動が生じていると判定した場合には、ステップＳ４に処理を移行して、リードベリファイを実行する。ロジック制御回路２１は、リードベリファイの結果がベリファイパスであった場合にはステップＳ５からステップＳ６に移行して書き込み成功とし、ベリファイフェイルの場合にはステップＳ５からステップＳ７に移行して書き込み不成功（プログラムステータスフェイル）とする。

このように、本実施の形態においては、リードベリファイは、特性変動判定による特性変動が生じていると判定された場合にのみ実施されることから、書き込み動作のパフォーマンスを向上させることができる。また、浮き上がり不良等の発生を特性変動判定によって検出することができ、プログラムベリファイパス後に浮き上がり不良等が発生した場合でも、書き込みの成功、不成功を確実に判定することができる。

（具体例）
次に、図１２を参照して、書き込み時における特性変動判定の具体的な手法について説明する。図１２は図９のステップＳ１１における特性変動判定の具体的な処理の例を示すフローチャートである。

（ループ数）
図１２の例においては、例えばデータラッチ９０やメモリセルアレイ２３のパラメータ領域に特性変動判定の基準となるループ数（以下、基準ループ数という）の情報を記録しておく。なお、この基準ループ数の情報は、工場出荷時に記録するようになっていてもよく、また、メモリコントローラ１によって、変更可能に構成されていてもよい。ロジック制御回路２１は、図９のステップＳ１からステップＳ３のループにおいて、ページのループが終了するまでのループ数をカウントし、ループ数のカウント値をデータラッチ９０に記憶する。

ロジック制御回路２１は、図９のステップＳ３においてページのループが終了したことを判定すると、図１２のステップＳ２１において、メモリセルアレイ２３から基準ループ数の情報を読み出す。ロジック制御回路２１は、ステップＳ２２において、データラッチ９０に記憶した実際のループ数と基準ループ数とを比較する。ロジック制御回路２１は、実際のループ数が基準ループ数の範囲を超えたか否かを判定する（ステップＳ２３）。ロジック制御回路２１は、実際のループ数が基準ループ数以内の場合には特性変動なしと判定し（ステップＳ２４）、基準ループ数を超えた場合には特性変動ありと判定する（ステップＳ２５）。

（例１）
例えば、ページのプログラム動作及びベリファイ動作のループの最大ループ数が２６ループに設定されている場合においては、浮き上がり不良等が生じていなければ、例えば２０ループくらいでループが終了することが想定される。この場合には、基準ループ数として、例えば１７～２３ループが設定される。即ち、ロジック制御回路２１は、プログラム動作及びベリファイの実際のループ数が１７～２３ループの範囲内であった場合には、実際のループ数は基準ループ数の範囲内であるものとして、特性変動なしと判定する。また、ロジック制御回路２１は、プログラム動作及びベリファイの実際のループ数が１６ループ以下又は２４ループ以上であった場合には、実際のループ数は基準ループ数の範囲外であるものとして、特性変動ありと判定する。

（例２）
例えば、浮き上がり不良等が発生していなければ、各ページのプログラム動作及びベリファイ動作のループ数の変化は比較的小さいものと考えられる。逆に、前回書き込みが行われたページのプログラム動作及びベリファイ動作のループ数と今回書き込みが行われたページのプログラム動作及びベリファイ動作のループ数との差が比較的大きい場合には、浮き上がり不良等が発生しているものと判定可能である。この判定を行う場合には、前回書き込み時のループ数と今回書き込み時のループ数の差のループ数を、データラッチ９０に記録しておく。

例えば、最大ループ数が２６ループに設定されている場合においては、ページ毎のループ数の差は、浮き上がり不良等が生じていなければ、３ループ以内であると想定されるものとする。この場合には、工場出荷時に基準ループ数として３ループを設定してメモリセルアレイ２３のパラメータ領域に記録する。ロジック制御回路２１は、データラッチ９０に記録したループ数の差と基準ループ数とを比較し、プログラム動作及びベリファイの前回のループ数との差が３ループ以内であった場合には今回の書き込みは基準ループ数の範囲内であるものとして、特性変動なしと判定する。また、ロジック制御回路２１は、プログラム動作及びベリファイの前回のループ数との差が±４ループ以上であった場合には今回の書き込みは基準ループ数の範囲外であるものとして、特性変動ありと判定する。

（例３）
メモリセルアレイ２３は、３次元構造のメモリホールを有する。メモリホールは、ｐ型ウェル領域に向かって細径となるテーパ形状を有する。また、製造工程によっては、メモリホールは、テーパ形状の途中で拡径して再びｐ型ウェル領域に向かって細径となる複数段のテーパ形状を有することもある。この３次元構造のため、メモリホールの径はワード線毎に異なり、このため書き込み特性もワード線毎に異なる。このようにワード線毎に書き込みの特性が異なることを考慮して、ワード線を複数のグループに分け、このグループ毎に書き込み電圧の設定が行うことがある。

そこで、特性変動についても、グループ毎に基準ループ数の設定を変更することが考えられる。なお、グループ毎の基準ループ数についても、工場出荷時にメモリセルアレイ２３のパラメータ領域に記録する。

例えば、ワード線ＷＬ０～ＷＬ１０については、基準ループ数を±４ループに設定し、±４ループ以上差があった場合には特性変動ありと判定し、ワード線ＷＬ１１～ＷＬ２０については、基準ループ数を±６ループに設定し、±６ループ以上差があった場合には特性変動ありと判定する、等の制御が可能である。

（例４）
更に、基準ループ数をプログラム電圧によって変更するようになっていてもよい。例えば、プログラム電圧が比較的高いグループと比較的低いグループに分け、プログラム電圧が比較的高い場合には、基準ループ数を±４ループに設定し、±４ループ以上差があった場合には特性変動ありと判定し、プログラム電圧が比較的低い場合には、基準ループ数を±６ループに設定し、±６ループ以上差があった場合には特性変動ありと判定する、等の制御が可能である。

なお、グループ毎の基準ループ数及びグループの分類の仕方については、工場出荷時だけでなく、メモリコントローラ１によって変更可能に構成してもよい。

（例５）
上記（例２）では、前回のページと今回のページとにおけるプログラム動作及びベリファイ動作のループ数の差を、基準ループ数と比較する例を説明したが、同一ストリングの隣接するワード線に対応するページ同士でループ数の差を基準ループ数と比較してもよい。

例えば、ロジック制御回路２１は、同一ストリングに属する隣接するページｐ，（ｐ＋４）同士のループ数の差を基準ループ数（例えば３）と比較し、その差が基準ループ数（３）以内であった場合には基準ループ数の範囲内であるものとして、特性変動なしと判定する。また、ロジック制御回路２１は、ページｐ，（ｐ＋４）同士のループ数の差が基準ループ数（３）を超える（±４ループ以上）であった場合には、基準ループ数の範囲外であるものとして、特性変動ありと判定する。なお、ワード線ＷＬ０及びページ０については、所定のＲＯＭに記録された値との比較を行えばよい。

（例６）
上述したように、マルチプレーン構成の場合、対応するプレーンにおいて、同時に対応するページへの書き込みが行われる。この場合には、対応する各プレーンには電圧生成回路２８から同一の電圧が供給される。このため、一方のプレーンの書き込みが終了したとしても、他方のプレーンの書き込み時の印加電圧により、書き込み済のプレーンが影響を受けることがある。

そこで、ロジック制御回路２１は、対応するプレーンの対応するページへの書き込みに要するループ数同士の差と基準ループ数（例えば３）とを比較し、その差が例えば基準ループ数（３）以内であった場合には基準ループ数の範囲内であるものとして、特性変動なしと判定する。また、ロジック制御回路２１は、対応するプレーンの書き込みに要するループ数同士の差が基準ループ数を超える場合には、基準ループ数の範囲外であるものとして、特性変動ありと判定する。

（例７）
図９では、各ページの書き込み終了後に、特性変動判定する例を示したが、特定のレベルでの書き込み終了後に特性変動を判定するようになっていてもよい。例えば、Ａ～Ｇの各レベルの書き込み終了毎に、上記（例１）から（例６）の判定を行ってもよく、また、所定の１つのレベルの書き込み終了時に、上記（例１）から（例６）の判定を行ってもよい。例えば、特性変動の判定を正確に行えるレベルが存在する場合には、そのレベルについての情報を工場出荷時にメモリセルアレイ２３に記録しておき、当該レベルの書き込み終了後に、上記（例１）から（例６）の判定を行ってもよい。

（ビット数）
図１３は特性変動判定の他の具体的な手法を説明するためのフローチャートである。図１３において図９と同一の手順には同一符号を付して説明を省略する。図１３のフローは、図９のステップＳ１１に代えて、ステップＳ３１～Ｓ３３を採用したものである。

図１３の手法は、例えば、マルチプレーン動作時において、同時に書き込んでいる２つページについて、書き残りのビット数の差によって特性変動の有無を判定するものである。この例においても、例えば、工場出荷時に、特性変動判定のための判定条件をメモリセルアレイ２３のパラメータ領域に記録する。

書き込み動作時において、ロジック制御回路２１は、判定条件を読み出し（ステップＳ３１）、判定条件によって規定されているループに到達したか否かを判定する（ステップＳ３２）。ロジック制御回路２１は、規定ループに到達していない場合には、ステップＳ１に処理を移行する。一方、規定ループに到達している場合には、処理をステップＳ３３に移行して、特性変動判定を行った後、処理をステップＳ１に移行する。

例えば、規定ループが２０ループであるものとすると、２０ループ目に到達すると、ステップＳ３３の特性変動判定が実行される。ロジック制御回路２１は、マルチプレーンの一方のブロックＢＬＫの書き残りと他方のブロックＢＬＫの書き残りのビット数の差が所定の閾値以上の場合には特性変動ありと判定し、書き残りのビット数の差が所定の閾値よりも小さい場合には特性変動なしと判定する。

例えば、所定の閾値が１０００ビットであるものとすると、マルチプレーンの一方のブロックＢＬＫの書き残りが５００ビットで他方のブロックＢＬＫの書き残りが１５００ビット以上の場合には、書き残りのビット数の差が１０００ビット以上であり、特性変動ありと判定される。

なお、図１３の例では、規定ループに到達することで特性変動判定を実施する例を説明した。しかし、書き込みが終了していない場合でも、書き残りのビット数が規定ビット数以内の場合には当該レベルの書き込みを終了させるビット無視機能を採用することで、対象ページの書き込みの終了後に、特性変動判定を実施することも可能である。即ち、この場合には、図９と同様のフローによって、書き残りビット数に基づく特性変動判定が可能である。

（ステータスフェイル）
マルチプレーンにおいて、一方のプレーンのブロックＢＬＫの書き込み時に、書き込みを完了させることができずに書き込み不良であることを示すプログラムステータスフェイルが生じることがある。ロジック制御回路２１は、図９のステップＳ１１の特性変動判定において、一方のプレーンのブロックＢＬＫに、プログラムステータスフェイルが発生したか否かを判定する。プログラムステータスフェイルが発生した場合には、ロジック制御回路２１は、次のステップＳ１２において、変動有りと判定し、処理をステップＳ４に移行し、プログラムステータスフェイルが発生していないプレーンについてのリードベリファイを実施する。

このように、上記各例においても、リードベリファイは、特性変動判定による特性変動が生じていると判定された場合にのみ実施されることから、書き込み動作のパフォーマンスを向上させることができる。

なお、上記説明では、ロジック制御回路２１が特性変動判定を実施する例を説明したが、他のブロックＢＬＫが実施してもよく、また、メモリコントローラ１において実施してもよい。

（第２の実施の形態）
図１４は本発明の第２の実施の形態において採用される動作フローを示すフローチャートである。図１４において図９と同一の手順には同一符号を付して説明を省略する。本実施の形態におけるハードウェア構成は第１の実施の形態と同様である。本実施の形態は、イレーズ時における特性変動判定を利用して、書き込み時のリードベリファイの実施の可否を判定するものである。なお、本実施の形態はイレーズ直後に書き込み動作が行われることが前提である。

図１４のフローは、ステップＳ１１に代えて、ステップＳ４１～Ｓ４３を採用したものである。ステップＳ４１においては、イレーズが実行され、ステップＳ４２においてイレーズベリファイが実行される。

イレーズ時には、ソース線に所定の高電圧パルス（以下、イレーズパルスという）を印加する。これにより、ストリングＳｔｒｉｎｇ０～Ｓｔｒｉｎｇ３の各メモリセルトランジスタＭＴの電荷蓄積膜に蓄積された電荷を排出させて、全メモリセルトランジスタＭＴの閾値電圧をＥｒレベル（イレーズレベル）に戻す。

メモリセルトランジスタＭＴがＥｒレベルになったか否かを検証するために、イレーズベリファイが行われる。イレーズベリファイは、Ｅｒレベルよりも高い、例えば電圧ＶｒＡに相当するイレーズベリファイ電圧を各メモリセルトランジスタＭＴのゲートに印加することで行われる。選択トランジスタＳＴ２のゲートには、選択ゲートトランジスタＳＴ２をオンにするための電圧が印加される。一方、選択トランジスタＳＴ１には、ベリファイ対象のＮＡＮＤストリングを構成する選択ゲートトランジスタＳＴ１のゲートにのみオンにする電圧が印加され、他の選択ゲートトランジスタＳＴ１のゲートにはオフにする電圧が印加され、ストリング毎にイレーズベリファイが実施される。イレーズベリファイの結果、ベリファイ対象のメモリセルトランジスタＭＴがイレーズレベルに戻っていない場合にはイレーズパルスを再度印加して、イレーズ及びイレーズベリファイのループ（イレーズループ）が繰り返される。

ロジック制御回路２１は、ステップＳ４２においてイレーズ対象（書き込み対象）のページに対するループが終了したものと判定すると、次のステップＳ４３において特性変動判定を実施する。次に、ロジック制御回路２１は、ステップＳ１～Ｓ３において、書き込み動作を行う。

次に、ロジック制御回路２１は、ステップＳ１２において、特性変動判定の結果に基づいて特性変動が生じているか否かを判定する。イレーズ時におけるループ数の増大等の特性変動が生じた場合には、書き込み動作時においても浮き上がり不良等生じる可能性が高いと考えられる。ロジック制御回路２１は、ステップＳ４からＳ７において、特性変動が生じている場合にのみリードベリファイを実施する。他の作用は、第１の実施の形態と同様である。

（具体例）
（ループ数）
本実施の形態においても図１２のフローを採用することができる。即ち、例えばデータラッチ９０やメモリセルアレイ２３のパラメータ領域に特性変動判定の基準となる基準ループ数の情報を記録しておく。なお、この場合の基準ループ数の情報は、イレーズ時に関するものであり、工場出荷時にメモリセルアレイ２３に記録する。ロジック制御回路２１は、図１４のステップＳ４１，Ｓ４２のループにおいて、イレーズのループが終了するまでのループ数をカウントし、ループ数のカウント値をデータラッチ９０又はメモリセルアレイ２３のパラメータ領域に記録する。

ロジック制御回路２１は、図１４のステップＳ４２においてページのループが終了したことを判定すると、図１２のステップＳ２１において、メモリセルアレイ２３から基準ループ数の情報を読み出す。ロジック制御回路２１は、ステップＳ２２において、イレーズに要した実際のループ数と基準ループ数とを比較する。ロジック制御回路２１は、実際のループ数が基準ループ数の範囲を超えたか否かを判定する（ステップＳ２３）。ロジック制御回路２１は、実際のループ数が基準ループ数以内の場合には特性変動なしと判定し（ステップＳ２４）、基準ループ数を超えた場合には特性変動ありと判定する（ステップＳ２５）。

（例１）
ロジック制御回路２１は、同一ブロックＢＬＫの前回のイレーズ動作時の実際のループ数と基準ループ数とを比較し、実施のループ数が所定の閾値よりも大きい場合には特性変動ありと判定し、所定の閾値以下の場合には特性変動なしと判定する。

（例２）
イレーズは、ブロックＢＬＫ単位で実施されることから、ワード線毎のループ数の比較はできない。そこで、ロジック制御回路２１は、所定のブロックＢＬＫのイレーズに要したループ数と、その次のブロックＢＬＫのイレーズに要したループ数とを比較し、ループ数の差が所定の閾値を超えた場合には特性変動ありと判定し、所定の閾値以下の場合には特性変動なしと判定する。なお、パワーオン直後においては、ループ数の初期値を基準ループ数としてメモリセルアレイ２３のパラメータ領域に記録し、この基準ループ数と実際のループ数との比較により、特性変動の有無を判定する。

（例３）
マルチプレーン構成の場合には、イレーズに要した実際のループ数を対応するプレーン同士で比較する。対応するプレーンのイレーズループ数同士の差と基準ループ数とを比較し、その差が例えば基準ループ数以内であった場合には基準ループ数の範囲内であるものとして、特性変動なしと判定する。また、ロジック制御回路２１は、対応するプレーンのイレーズループ数同士の差が基準ループ数を超える場合には、基準ループ数の範囲外であるものとして、特性変動ありと判定する。

（ビット数）
（例１）
イレーズ処理においても、イレーズレベルに戻らないセル（以下、消し残りビットという）が存在することがある。この場合に、所定数の消し残りビット数を許容してイレーズベリファイに成功したと判定する場合がある。この場合を考慮して、リードベリファイ実施の判定のための消し残りビット数の基準値（基準消し残りビット数）を工場出荷時に、メモリセルアレイ２３のパラメータ領域に記録してもよい。この基準消し残りビット数と実際の消し残りビット数とを比較し、消し残りビット数が基準消し残りビット数を超える場合には特性変動ありと判定し、基準消し残りビット数以下の場合には特性変動なしと判定する。

（例２）
ロジック制御回路２１は、マルチプレーンの一方のブロックＢＬＫの消し残りビット数と他方のブロックＢＬＫの消し残りのビット数の差が所定の閾値以上の場合には特性変動ありと判定し、消し残りビット数の差が所定の閾値よりも小さい場合には特性変動なしと判定する。

（例３）
イレーズベリファイを偶数ワード線と奇数ワード線とで別々に行う場合がある。そこで、偶数ワード線についての消し残りビット数と奇数ワード線についての消し残りビット数とを比較し、両者の差が所定の閾値以上の場合には特性変動ありと判定し、消し残りビット数の差が所定の閾値よりも小さい場合には特性変動なしと判定する。

（ステータスフェイル）
マルチプレーンにおいて、一方のプレーンのブロックＢＬＫのイレーズ時に、イレーズを完了させることができずにイレーズ不良であることを示すイレーズステータスフェイルが生じることがある。ロジック制御回路２１は、図１４のステップＳ４３の特性変動判定において、一方のプレーンのブロックＢＬＫに、イレーズステータスフェイルが発生したか否かを判定する。イレーズステータスフェイルが発生した場合には、ロジック制御回路２１は、ステップＳ１２において、変動有りと判定し、ステップＳ４において、イレーズステータスフェイルが発生していないプレーンについてのリードベリファイを実施する。

このように、本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。

なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１メモリコントローラ、２不揮発性メモリ、１１ＲＡＭ、１２プロセッサ、１３ホストインターフェイス、１４ＥＣＣ回路、１５メモリインターフェイス、２１ＮＡＮＤＩ／Ｏインターフェイス、２２制御部、２３メモリセルアレイ、２４ビット線ドライバ、２５ワード線ドライバ。

Claims

複数のメモリセルを備えたメモリセルアレイと、
前記複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、
前記複数のメモリセルにデータを書き込み時、前記ワード線にプログラム電圧を印加するワード線ドライバと、
前記複数のメモリセルの一端にそれぞれ接続された複数のビット線と、
前記複数のビット線にビット線電圧を印加して、前記複数のビット線を介して前記複数のメモリセルのデータを検出するビット線ドライバと、
前記ワード線ドライバ及びビット線ドライバを制御して、前記メモリセルにデータを書き込むプログラム動作と、前記メモリセルに書き込まれた前記データを検証するプログラムベリファイ動作とを含むループを、前記プログラム電圧を所定のステップアップ電圧だけ増加させながら複数回繰り返す書き込みシーケンスを実行すると共に、前記書き込みシーケンスにおいて前記メモリセルに書き込まれた前記データを検証するリードベリファイを実行可能な制御回路と、
を有し、
前記制御回路は、ディスターブの要因となる特性の特性変動を検出し、検出結果に基づいて前記リードベリファイの実施の可否を判定する
半導体記憶装置。
前記制御回路は、前記書き込み時に前記ディスターブの要因となる特性の特性変動を検出し、検出結果に基づいて前記リードベリファイの実施の可否を判定する
請求項１に記載の半導体記憶装置。
前記制御回路は、前記ディスターブの要因となる特性の特性変動として前記プログラム動作とプログラムベリファイ動作のループ数の変動を検出する
請求項２に記載の半導体記憶装置。
前記制御回路は、ループ数の変動が工場出荷時の基準値を超えたか否かにより前記リードベリファイの実施の可否を決定する
請求項３に記載の半導体記憶装置。
前記制御回路は、前記書き込みシーケンスにおいてワード線を複数のグループに分けてプログラム電圧の制御を行い、前記ループ数の変動を前記グループ毎に設定された工場出荷時の基準と比較して前記リードベリファイの実施の可否を決定する
請求項４に記載の半導体記憶装置。
前記制御回路は、前記書き込みシーケンスにおけるページ単位の前記ループ数を求め、ページ毎のループ数の変動を基準値と比較することで前記リードベリファイの実施の可否を決定する
請求項３に記載の半導体記憶装置。
前記制御回路は、前記書き込みシーケンスにおいてワード線を複数のグループに分けてプログラム電圧の制御を行い、前記ページ毎のループ数の変動を前記グループ毎に設定された基準値と比較して前記リードベリファイの実施の可否を決定する
請求項６に記載の半導体記憶装置。
前記制御回路は、前記書き込みシーケンスにおけるワード線単位の前記ループ数を求め、ワード線毎のループ数の変動を基準値と比較することで前記リードベリファイの実施の可否を決定する
請求項３に記載の半導体記憶装置。
前記メモリセルアレイ、前記複数のワード線と、前記ワード線ドライバ、前記複数のビット線及び前記ビット線ドライバは、それぞれ複数設けられてマルチプレーン構成であり、
前記制御回路は、前記マルチプレーン構成の一方のプレーンにおける前記ループ数と他方のプレーンにおける前記ループ数との比較に基づいて前記リードベリファイの実施の可否を決定する
請求項３に記載の半導体記憶装置。
前記制御回路は、前記メモリセルに３値以上のレベルのデータを書き込む場合において、所定レベルの書き終わり時におけるループ数に基づいて前記リードベリファイの実施の可否を決定する。
請求項３に記載の半導体記憶装置。
前記制御回路は、前記書き込みシーケンスの所定のループ数に到達後における前記プログラムベリファイのフェイルセル数の変動を前記グループ毎に設定された工場出荷時の基準と比較して前記リードベリファイの実施の可否を決定する
請求項２に記載の半導体記憶装置。
前記メモリセルアレイ、前記複数のワード線と、前記ワード線ドライバ、前記複数のビット線及び前記ビット線ドライバは、それぞれ複数設けられてマルチプレーン構成であり、
前記制御回路は、前記マルチプレーン構成の一方のプレーンにおいて前記メモリセルへのデータの書き込みの失敗が生じた場合には、他方のプレーンにおいて前記リードベリファイを実施する
請求項２に記載の半導体記憶装置。
前記制御回路は、前記メモリセルに書き込まれたデータを消去するイレーズ動作と前記データが消去されたことを検証するイレーズベリファイとを含むイレーズループを繰り返すイレーズ時に、前記ディスターブの要因となる特性の特性変動を検出し、検出結果に基づいて前記リードベリファイの実施の可否を判定する
請求項１に記載の半導体記憶装置。
前記制御回路は、前記ディスターブの要因となる特性の特性変動として前記イレーズループ数の変動を検出する
請求項１３に記載の半導体記憶装置。
前記制御回路は、前記イレーズループ数の変動が工場出荷時の基準値を超えたか否かにより前記リードベリファイの実施の可否を決定する
請求項１４に記載の半導体記憶装置。
前記制御回路は、前記メモリセルアレイの同一ブロックに対するイレーズのイレーズループ数の変動を基準値と比較することで前記リードベリファイの実施の可否を決定する
請求項１４に記載の半導体記憶装置。
前記制御回路は、前記メモリセルアレイの異なるブロックに対する連続したイレーズのイレーズループ数の差を基準値と比較することで前記リードベリファイの実施の可否を決定する
請求項１４に記載の半導体記憶装置。
前記メモリセルアレイ、前記複数のワード線と、前記ワード線ドライバ、前記複数のビット線及び前記ビット線ドライバは、それぞれ複数設けられてマルチプレーン構成であり、
前記制御回路は、前記マルチプレーン構成の一方のプレーンにおける前記イレーズループ数と他方のプレーンにおける前記イレーズループ数との比較に基づいて前記リードベリファイの実施の可否を決定する
請求項１４に記載の半導体記憶装置。
前記制御回路は、前記イレーズベリファイにおけるフェイルセル数の変動を工場出荷時の基準と比較して前記リードベリファイの実施の可否を決定する
請求項１４に記載の半導体記憶装置。
前記メモリセルアレイ、前記複数のワード線と、前記ワード線ドライバ、前記複数のビット線及び前記ビット線ドライバは、それぞれ複数設けられてマルチプレーン構成であり、
前記制御回路は、前記マルチプレーン構成の一方のプレーンの前記イレーズベリファイにおけるフェイルセル数と他方のプレーンのイレーズベリファイにおけるフェイルセル数との比較に基づいて前記リードベリファイの実施の可否を決定する
請求項１４に記載の半導体記憶装置。
前記制御回路は、偶数ワード線と奇数ワード線とで前記イレーズベリファイを別々に行う場合には、偶数ワード線についてのフェイルセル数と奇数ワード線についてのフェイルセル数との比較に基づいて前記リードベリファイの実施の可否を決定する
請求項１４に記載の半導体記憶装置。
前記メモリセルアレイ、前記複数のワード線と、前記ワード線ドライバ、前記複数のビット線及び前記ビット線ドライバは、それぞれ複数設けられてマルチプレーン構成であり、
前記制御回路は、前記マルチプレーン構成の一方のプレーンにおいて前記メモリセルへのデータのイレーズの失敗が生じた場合には、他方のプレーンにおいて前記リードベリファイを実施する
請求項１４に記載の半導体記憶装置。