JP7273668B2 - 半導体記憶装置 - Google Patents

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置としてのＮＡＮＤ型フラッシュメモリが知られている。このような半導体記憶装置において、製造ばらつき等により生じるメモリセルの状態を検知する手法が提案されている。

特開2013-025826号公報

実施形態が解決しようとする課題は、メモリセルにおいて発生する欠陥や劣化による電流漏れを短い時間で検知する半導体記憶装置、及びメモリ状態検知方法を提供することにある。

実施形態に係る半導体記憶装置は、ワード線とビット線とを備えるメモリセルアレイと、メモリセルアレイに接続された制御回路と、メモリセルアレイに接続されるとともに、メモリセル毎の消去ベリファイの結果としてフェイルを示す消去ベリファイフェイルフラグを格納するデータレジスタとを備える。半導体記憶装置の消去対象のブロックをワード線のグループにグループ分けする。制御回路は、データレジスタから消去ベリファイフェイルフラグを受信し、受信した消去ベリファイフェイルフラグの個数を数えて、消去ベリファイを実行したグループ毎にカウント値として出力するカウンタと、カウンタから出力されるカウント値を、グループ毎にそれぞれ格納する複数のカウンタレジスタと、複数のカウンタレジスタにそれぞれ格納された複数のカウント値の差分をとり、差分結果を第２フェイルフラグ個数として出力する演算回路と、予め設定された消去ベリファイフェイルフラグの基準個数を第１フェイルフラグ個数として格納するクライテリアレジスタと、クライテリアレジスタに格納された第１フェイルフラグ個数と演算回路から出力される第２フェイルフラグ個数とを比較し、比較の結果に基づいてメモリ状態を検知して検知結果として出力するコンパレータとを備える。

第１の実施形態に係る半導体記憶装置を適用したメモリシステムの構成を説明するためのブロック図。 第１の実施形態に係る半導体記憶装置の構成の一例を説明するためのブロック図。 第１の実施形態に係る半導体記憶装置の制御回路の構成の一例を説明するためのブロック図。 第１の実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。 第１の実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１の実施形態に係る半導体記憶装置のメモリセルアレイのブロック構成を説明するためのブロック図。 第１の実施形態に係る半導体記憶装置のメモリセルアレイのプレーン構成を説明するためのブロック図。 第１の実施形態に係る半導体記憶装置において、ワード線の偶数／奇数選択方式によりイレースベリファイを実施する動作を説明するための模式図。 第１の実施形態に係る半導体記憶装置において、ワード線の偶数／奇数選択方式によりイレースベリファイを実施する動作を説明するためのフローチャート。 第１の実施形態に係る半導体記憶装置において、ワード線の偶数／奇数選択方式によりイレースベリファイを実施する場合のメモリ状態検知方法を説明するためのフローチャート。 第１の実施形態に係る半導体記憶装置の一ブロックの回路構成における偶数ワード線の説明図。 第１の実施形態に係る半導体記憶装置の一ブロックの回路構成における奇数ワード線の説明図。 第２の実施形態に係る半導体記憶装置において、ワード線のアッパーワード線／ロウワーワード線選択方式によりイレースベリファイを実施する動作を説明するためのフローチャート。 第２の実施形態に係る半導体記憶装置において、ワード線のアッパーワード線／ロウワーワード線選択方式によりイレースベリファイを実施する場合のメモリ状態検知方法を説明するためのフローチャート。 第２の実施形態に係る半導体記憶装置の一ブロックの回路構成におけるワード線のアッパーワード線／ロウワーワード線に接続されるメモリセル群の説明図。 第３の実施形態に係る半導体記憶装置において、メモリストリングの偶数ストリング／奇数ストリング選択方式によりイレースベリファイを実施する動作を説明するためのフローチャート。 第３の実施形態に係る半導体記憶装置において、メモリストリングの偶数ストリング／奇数ストリング選択方式によりイレースベリファイを実施する場合のメモリ状態検知方法を説明するためのフローチャート。 第３の実施形態に係る半導体記憶装置の一ブロックの回路構成における偶数ストリングの説明図。 第３の実施形態に係る半導体記憶装置の一ブロックの回路構成における奇数ストリングの説明図。 第４の実施形態に係る半導体記憶装置において、メモリストリングのアッパーストリング／ロウワーストリング選択方式によりイレースベリファイを実施する動作を説明するためのフローチャート。 第４の実施形態に係る半導体記憶装置において、メモリストリングのアッパーストリング／ロウワーストリング選択方式によりイレースベリファイを実施する場合のメモリ状態検知方法を説明するためのフローチャート。 第４の実施形態に係る半導体記憶装置の一ブロックの回路構成におけるアッパーストリング／ロウワーストリングの説明図。 第５の実施形態に係る半導体記憶装置において、メモリセルアレイの偶数プレーン／奇数プレーン選択方式によりイレースベリファイを実施する動作を説明するためのフローチャート。 第５の実施形態に係る半導体記憶装置において、メモリセルアレイの偶数プレーン／奇数プレーン選択方式によりイレースベリファイを実施する場合のメモリ状態検知方法を説明するためのフローチャート。 第５の実施形態に係る半導体記憶装置におけるメモリセルアレイの偶数プレーン／奇数プレーンの説明図。 第６の実施形態に係る半導体記憶装置において、メモリセルアレイのアッパープレーン／ロウワープレーン選択方式によりイレースベリファイを実施する動作を説明するためのフローチャート。 第６の実施形態に係る半導体記憶装置において、メモリセルアレイのアッパープレーン／ロウワープレーン選択方式によりイレースベリファイを実施する場合のメモリ状態検知方法を説明するためのフローチャート。 第６の実施形態に係る半導体記憶装置におけるメモリセルアレイのアッパープレーン／ロウワープレーンの説明図。

［第１の実施形態］
次に、図面を参照して、第１の実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施形態は、特許請求の範囲において、種々の変更を加えることができる。

（メモリシステム）
本実施形態に係る半導体記憶装置２０を適用したメモリシステム１のブロック構成例は、図１に示すように表される。

図１に示すように、メモリシステム１は、コントローラ１０及び半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）２０を備えている。コントローラ１０は、ホスト機器（図示せず）から命令を受け取り、受け取った命令に基づいて半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書き込みを指示されたデータを半導体記憶装置２０に書き込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０に接続されている。半導体記憶装置２０は、複数のメモリセルを備え、データを不揮発に記憶する。なお、図１では、一部の信号線の図示を省略している。

図１に示すように、コントローラ１０は、プロセッサ（ＣＰＵ：Central Processing U nit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＥＣＣ（Error Checking and Correcting）回路１３、ＮＡＮＤインタフェース回路１４、バッファメモリ１５、及びホストインタフェース回路１６を備える。

プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの読出し命令に応答して、読出し（リード）命令を半導体記憶装置２０に対して発行する。この動作は、書き込み（ライト）及び消去（イレース）の場合についても同様である。また、プロセッサ１１は、半導体記憶装置２０からの読出しデータに対して、種々の演算を実行する機能を有する。

内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。

ＥＣＣ回路１３は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書き込み時には、ホスト機器から受信したデータに基づいて、或る数のデータの組毎に誤り訂正符号を生成する。また、データの読出し時には、誤り訂正符号に基づいて復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。

ＮＡＮＤインタフェース回路１４は、ＮＡＮＤバスを介して半導体記憶装置２０と接続され、半導体記憶装置２０との通信を司る。ＮＡＮＤバスは、種々の制御信号および入出力信号を伝送する。制御信号は、チップイネーブル信号ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、ライトプロテクト信号ＷＰ、及びレディービジー信号ＲＢを含む。入出力信号ＩＯ（ＩＯ＜７：０＞）は、例えば８ビットの信号である。入出力信号ＩＯ（ＩＯ＜７：０＞）は、半導体記憶装置２０とコントローラ１０との間で送受信される信号であり、例えばコマンドＣＭＤ、アドレスデータＡＤＤ、データＤＡＴ等を含む。ＮＡＮＤインタフェース回路１４は、プロセッサ１１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書き込みデータを半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１４は、半導体記憶装置２０から読出しデータを受信する。

バッファメモリ１５は、コントローラ１０が半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。バッファメモリ１５は、例えば、半導体記憶装置２０からの読出しデータ、及び読出しデータに対する演算結果等を一時的に保持する記憶領域としても使用される。

ホストインタフェース回路１６は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１６は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１５に転送する。

（半導体記憶装置の構成）
図２に示すように、半導体記憶装置２０は、ロジック回路２１、入出力回路２２、ステータスレジスタ２４Ｓ、アドレスレジスタ２４Ａ、コマンドレジスタ２５、制御回路２３、高電圧生成回路２６、レディ／ビジー回路２７、メモリセルアレイ２９、ロウデコーダ２８Ａ、ロウアドレスバッファ２８Ｂ、カラムバッファ１３０、カラムデコーダ１３１、データレジスタ１３２、及びセンスアンプ１３３を備える。

ロジック回路２１は、コントローラ１０からチップイネーブル信号ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、クロック信号ＤＱＳなどを受信する。

チップイネーブル信号ＣＥは、半導体記憶装置２０を活性化するための信号であり、半導体記憶装置２０にアクセスする際にアサートされる。コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置２０への入力信号がそれぞれコマンド及びアドレスであることを半導体記憶装置２０に通知する信号である。ライトイネーブル信号ＷＥは、半導体記憶装置２０に入力信号を取り込むための信号である。リードイネーブル信号ＲＥは、半導体記憶装置２０から出力信号を読み出すための信号である。信号ＤＱＳは入出力クロックである。ロジック回路２１は、これら信号を必要に応じて入出力回路２２および制御回路２３に送信する。

入出力回路２２は、ロジック回路２１からの信号を受信し、コントローラ１０へ信号ＤＱＳを送信する。また、入出力回路２２は、コントローラ１０と、複数の入出力信号ＤＱ（ＤＱ０～ＤＱ７、以下、ＤＱ信号と略称する。）の送受信を行う。ＤＱ信号は、例えば８ビットの幅を有し、コマンドＣＭＤ、書き込みデータ及び読み出しデータＤＡＴＡ、アドレスＡＤＤ、各種の管理データを含む。また、入出力回路２２は、コントローラ１０から、半導体記憶装置２０をビジー状態に切り替えるための切替コマンドを受信したとき、切替コマンドをコマンドレジスタ２５に送る。ここで、ビジー状態とは、半導体記憶装置２０がホスト機器からの命令を受信できない状態を意味している。

入出力回路２２は、ＤＱ信号がアドレスＡＤＤであるとき、このアドレスＡＤＤをアドレスレジスタ２４Ａに送信し、ＤＱ信号がコマンドＣＭＤであるとき、このコマンドＣＭＤをコマンドレジスタ２５に送信する。さらに、入出力回路２２は、データの書き込み時にＤＱ信号が書き込みデータであるとき、この書き込みデータをセンスアンプ１３３に送信する。また、入出力回路２２は、データの読み出し時には、センスアンプ１３３から転送された読み出しデータを、信号ＤＱＳ／ＤＱＳｎとともにコントローラ１０に送信する。

アドレスレジスタ２４Ａは、入出力回路２２からのアドレスを保持し、カラムアドレスをカラムバッファ１３０へ、ロウアドレスをロウアドレスバッファ２８Ｂへ、それぞれ供給する。ステータスレジスタ２４Ｓは、半導体記憶装置２０各種のステータス情報を保持する。コマンドレジスタ２５は、入出力回路２２からのコマンドを保持する。

制御回路２３は、コマンドレジスタ２５からのコマンドＣＭＤに従い、ロジック回路２１で各種信号が受信されたタイミングで、高電圧生成回路２６、ステータスレジスタ２４Ｓ、レディ／ビジー回路２７を制御する。

制御回路２３は、コマンドレジスタ２５からの切替コマンドに基づき、半導体記憶装置２０をビジー状態に切り替える。半導体記憶装置２０がビジー状態となると、制御回路２３はマスターとして動作し、コントローラ１０がスレーブとして動作する。半導体記憶装置２０のビジー状態が解除されると、スレーブとして動作し、コントローラ１０がマスターとして動作する。

高電圧生成回路２６は、基準電源電圧Ｖｓｓ、Ｖｃｃ、電圧ＶｓｓＱ、ＶｃｃＱ等を受け取り、これらの電圧からデータの書き込み、読み出し、消去等に必要な電圧を生成する。高電圧生成回路２６は、制御回路２３の指示に基づいて電圧を生成し、生成された電圧を、メモリセルアレイ２９、ロウデコーダ２８Ａ、センスアンプ１３３に供給する。

レディ／ビジー回路２７は、制御回路２３からの信号に基づき、半導体記憶装置２０がレディ状態（ホスト機器からの命令を受信できる状態）であるか、あるいはビジー状態（ホスト機器からの命令を受信できない状態）であるかを示すレディ／ビジー信号Ｒ／Ｂをコントローラ１０に送信する。

詳細は図４を参照して後述するが、メモリセルアレイ２９は、複数のメモリセルトランジスタＭＴ、ワード線ＷＬ、ビット線ＢＬ等を含む。

データレジスタ１３２は、メモリセルアレイ２９に接続され、消去（イレース）ベリファイフェイルフラグＶＦＦを格納する。ここで、消去ベリファイフェイルフラグＶＦＦは、消去ベリファイを実行するグループに対する消去ベリファイの結果としてフェイルを示すフラグである。
カラムバッファ１３０は、アドレスレジスタ２４Ａから供給されたアドレス信号等を一時的に保持し、これをカラムデコーダ１３１に供給する。

カラムデコーダ１３１は、カラムバッファ１３０から供給された信号等に基づいて、特定のビット線ＢＬ、センスアンプ等を選択する。カラムデコーダ１３１は、消去ベリファイを実行する範囲（グループ）を分割制御する。センスアンプ１３３は、ビット線ＢＬを介してメモリセルアレイ２９内のメモリセル（メモリセルトランジスタＭＴ）のデータを読み出し、ビット線ＢＬを介してメモリセルアレイ２９内のメモリセルの状態を検出する。

ロウアドレスバッファ２８Ｂは、アドレスレジスタ２４Ａから供給されたアドレス信号等を一時的に保持し、ロウデコーダ２８Ａに供給する。ロウデコーダ２８Ａは、高電圧生成回路２６から電圧を受け取り、その電圧をアドレス信号に基づいて特定のワード線ＷＬに印加する。

（制御回路の構成）
図３に示すように、制御回路２３は、カウンタ２３１、複数のカウンタレジスタ（２３４、２３５）、演算回路２３６、クライテリアレジスタ２３２、コンパレータ２３７を備える。

カウンタ２３１は、データレジスタ１３２から消去ベリファイフェイルフラグＶＦＦを受信し、受信した消去ベリファイフェイルフラグＶＦＦの個数を数える。

複数のカウンタレジスタ（２３４、２３５）は、カウンタ２３１から出力されるカウント値（ＣＮＴ１、ＣＮＴ２）を、消去ベリファイを実行する範囲（グループ）毎にそれぞれ格納する。

演算回路２３６は、複数のカウンタレジスタ（２３４、２３５）にそれぞれ格納された複数のカウント値（ＣＮＴ１、ＣＮＴ２）の差分をとり、この差分結果を第２フェイルフラグ個数ＦＣ２として出力する。

クライテリアレジスタ２３２は、予め設定したフェイルフラグのクライテリア（基準個数）を第１フェイルフラグ個数ＦＣ１として格納する。

コンパレータ２３７は、クライテリアレジスタ２３２に格納された第１フェイルフラグ個数ＦＣ１と演算回路２３６から出力される第２フェイルフラグ個数ＦＣ２とを比較し、比較の結果に基づいてメモリ状態を検知して検知結果として出力する（ステータスレジスタ２４Ｓに返す）。

消去ベリファイの詳細な処理内容や、制御回路２３の各部の詳細な動作例については、後述する。

（メモリセルアレイの回路構成例）
図４は、半導体記憶装置２０のメモリセルアレイ２９の回路構成例を示している。図４に示すように、ＮＡＮＤストリングＮＳの各々は、例えば、（２ｉ＋２）（ｉは自然数）個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ（２ｉ＋１））と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数（２ｉ＋２）は、例えば、８個、１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲート構造を備える。また、メモリセルトランジスタＭＴは、制御ゲートとフローティングゲートとを含む積層ゲート構造を備えていてもよい。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、以下の説明では『接続』とは、間に別の導電可能な要素が介在する場合も含む。

或るブロックＢＬＫ内において、ストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続されている。また、ブロックＢＬＫ内のすべてのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ に共通接続されている。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０～ＭＴ（２ｉ＋１）の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ（２ｉ＋１）に接続されている。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内のすべてのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内のすべてのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続されている。

また、メモリセルアレイ２９内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、（２ｍ＋２）本のビット線ＢＬ（ＢＬ０～ＢＬ（２ｍ＋１）（ｍは自然数））のいずれかに接続されている。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続されている。

また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続されている。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続されている。

データの消去は、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。セルユニットＣＵは、一括して書き込み、又は読み出し動作が実行され得るメモリセルトランジスタＭＴの組である。

なお、１つのメモリセルトランジスタＭＴは、例えば、複数のビットデータを保持可能である。同一のセルユニットＣＵ内において、メモリセルトランジスタＭＴの各々が同位のビットにおいて保持する１ビットの集合を「ページ」と呼ぶ。「ページ」とは、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組に形成されるメモリ空間と定義される。

（メモリセルアレイの断面構造例）
図５は、半導体記憶装置２０のメモリセルアレイ２９の断面構造例を示している。図５は、１つのブロックＢＬＫ内の２つのストリングユニットＳＵ０及びＳＵ１に関する部分を示す。具体的には、図５は、２つのストリングユニットＳＵ０及びＳＵ１のそれぞれの２つのＮＡＮＤストリングＮＳと、その周辺の部分と、を示している。そして、図５に示されるＮＡＮＤストリングＮＳの構成が、Ｘ方向及びＹ方向に複数配列されており、例えばＸ方向及びＹ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。

図５に示すように、メモリセルアレイ２９は、半導体基板３０上に設けられる。半導体基板３０の表面（図中に示すＺ軸方向に向いた面）と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交する。

半導体基板３０には、ｐ型ウェル領域３０ｐが配置される。ｐ型ウェル領域３０ｐ上に、複数のＮＡＮＤストリングＮＳが配置される。すなわち、ｐ型ウェル領域３０ｐ上には、例えば、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０～ＷＬ（２ｉ＋１）として機能する（２ｉ＋２）層の配線層３２（ＷＬ０～ＷＬ（２ｉ＋１））、及び選択ゲート線ＳＧＤとして機能する配線層３３が、順次積層されている。配線層３１及び３３は、複数層積層されていてもよい。積層された配線層３１～３３間には、図示せぬ絶縁膜が配置されている。

配線層３１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートに共通接続されている。配線層３２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートに共通接続されている。配線層３３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ１のゲートに共通接続されている。

メモリホールＭＨは、配線層３３、３２、３１を通過してｐ型ウェル領域３０ｐに達するように配置されている。メモリホールＭＨの側面には、外側からブロック絶縁膜３４、電荷蓄積層（絶縁膜）３５、及びトンネル酸化膜３６が順に配置されている。メモリホールＭＨ内には、半導体ピラー（導電膜）３７が埋め込まれている。半導体ピラー３７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー３７の上端上には、ビット線ＢＬとして機能する配線層３８が配置されている。

以上のように、ｐ型ウェル領域３０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。

ｐ型ウェル領域３０ｐの上部には、ｎ⁺型不純物拡散領域３９及びｐ⁺型不純物拡散領域４０が配置される。ｎ⁺型不純物拡散領域３９の上面上には、コンタクトプラグ４１が配置されている。コンタクトプラグ４１の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層４２が配置されている。ｐ⁺型不純物拡散領域４０の上面上にはコンタクトプラグ４３が配置されている。コンタクトプラグ４３の上面上には、ウェル線ＣＰＷＥＬＬとして機能する配線層４４が配置されている。

（メモリセルアレイのブロック構成例）
図６に示すように、メモリセルアレイ２９は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、… ）を備える。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタを含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備える。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。以下では、メモリセルトランジスタは、単に「セル」とも称する。なお、メモリセルアレイ２９内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定可能である。

（メモリセルアレイのプレーン構成例）
図７は、半導体記憶装置２０の複数のプレーンの構成を示すブロック図である。なお、図７に示す丸付きの接続子Ａ、Ｂ、Ｃ、Ｄは、それぞれ、図２に示したアドレスレジスタ２４Ａ、入出力回路２２、制御回路２３、高電圧生成回路２６に接続されている。

図７に示すように、半導体記憶装置２０は、複数のプレーンＰＬ０～ＰＬ（２ｈ＋１）（ｈは自然数）を備える。半導体記憶装置２０において、半導体記憶装置２０とコントローラ１０との間で送受信されるＤＱ信号の数（ここでは、ＤＱ０～ＤＱ７）に対応した個数のプレーンＰＬ０～ＰＬ（２ｈ＋１）が設けられる。複数のプレーンＰＬ０～ＰＬ（２ｈ＋１）のそれぞれは、互いに独立した周辺回路として、ロウデコーダ２８Ａ_０～２８Ａ_（２ｈ＋１）、メモリセルアレイ２９_０～２９_（２ｈ＋１）、カラムバッファ１３０_０～１３０_（２ｈ＋１）、ロウアドレスバッファ２８Ｂ＿０～２８Ｂ_（２ｈ＋１）、カラムデコーダ１３１_０～１３１_（２ｈ＋１）、データレジスタ１３２_０～１３２_（２ｈ＋１）、センスアンプ１３３_０～１３３_（２ｈ＋１）を備える。

コントローラ１０は、各プレーンＰＬ０～ＰＬ（２ｈ＋１）に対して同時にイレース処理、ライト処理、リード処理を実行することができる。即ち、コントローラ１０は、各プレーンＰＬ０～ＰＬ（２ｈ＋１）を並列に動作させることができる。また、コントローラ１０は、各プレーンＰＬ０～ＰＬ（２ｈ＋１）に対して個別に、消去処理、書き込み処理、読み出し処理を実行することができる。即ち、コントローラ１０は、プレーン単位にライト処理、リード処理を実行することができる。

プレーンＰＬ０は、ロウデコーダ２８Ａ_０、メモリセルアレイ２９_０、カラムバッファ１３０_０、カラムデコーダ１３１_０、データレジスタ１３２_０、センスアンプ１３３_０を含む。プレーンＰＬ１は、ロウデコーダ２８Ａ_１、メモリセルアレイ２９_１、カラムバッファ１３０_１、カラムデコーダ１３１_１、データレジスタ１３２_１、センスアンプ１３３_１を含む。

プレーンＰＬ２～ＰＬ２ｈは、プレーンＰＬ０，ＰＬ１と同様に構成される。プレーンＰＬ（２ｈ＋１）は、ロウデコーダ２８Ａ_（２ｈ＋１）、メモリセルアレイ２９_（２ｈ＋１）、カラムバッファ１３０_（２ｈ＋１）、カラムデコーダ１３１_（２ｈ＋１）、データレジスタ１３２_（２ｈ＋１）、センスアンプ１３３_（２ｈ＋１）を含む。

メモリセルアレイ２９_０～２９_（２ｈ＋１）のそれぞれは、複数のブロックＢＬＫにより構成される記憶部である。メモリセルアレイ２９_０～２９_（２ｈ＋１）は、高電圧生成回路２６、ロウデコーダ２８Ａ_０～２８Ａ_（２ｈ＋１）、センスアンプ１３３_０～１３３_（２ｈ＋１）に接続される。メモリセルアレイ２９_０～２９_（２ｈ＋１）の各ブロックＢＬＫ中のデータは一括して消去される。各ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数のセルトランジスタ（メモリセル）を備える。セルトランジスタは、コントローラ１０からの書き込みデータを不揮発に記憶する。

ロウデコーダ２８Ａ_０～２８Ａ_（２ｈ＋１）は、メモリセルアレイ２９_０～２９_（２ｈ＋１）のロウ方向を指定するロウアドレスをデコードする。ロウアドレスバッファ２８Ｂ＿０～２８Ｂ_（２ｈ＋１）は、アドレスレジスタ２４Ａから供給されたアドレス信号ＡＤＤを一時的に保持し、ロウデコーダ２８Ａ_０～２８Ａ_（２ｈ＋１）に供給する。ロウデコーダ２８Ａ_０～２８Ａ_（２ｈ＋１）は、ロウデコーダ２８Ａ_０～２８Ａ_（２ｈ＋１）から供給されたアドレス信号ＡＤＤに基づいて、１つのブロックＢＬＫを選択し、選択されたブロックＢＬＫに高電圧生成回路２６からの電圧を転送する。また、ロウデコーダ２８Ａ_０～２８Ａ_（２ｈ＋１）は読み出し動作及び書き込み動作を行う対象のセルトランジスタに対応するワード線を選択する。ロウデコーダ２８Ａ_０～２８Ａ_（２ｈ＋１）は、選択ワード線及び非選択ワード線にそれぞれ所望の電圧を印加する。

カラムバッファ１３０_０～１３０_（２ｈ＋１）は、メモリセルアレイ２９_０～２９_（２ｈ＋１）のカラム方向を指定するカラムアドレスを保持する。カラムデコーダ１３１_０～１３１_（２ｈ＋１）は、カラムバッファ１３０_０～１３０_（２ｈ＋１）に保持された、メモリセルアレイ２９_０～２９_（２ｈ＋１）のカラム方向を指定するカラムアドレスをデコードする。デコードの結果に応じて、書き込み時にはデータをデータレジスタ１３２_０～１３２_（２ｈ＋１）に転送し、読み出し時にはデータレジスタ１３２_０～１３２_（２ｈ＋１）からデータを読み出す。

データレジスタ１３２_０～１３２_（２ｈ＋１）は、１ページ分の書き込みデータ又は読み出しデータを一時的に保持する。

センスアンプ１３３_０～１３３_（２ｈ＋１）は、データ読み出し時、メモリセルアレイ２９_０～２９_（２ｈ＋１）から読み出したデータをセンスし、データレジスタ１３２_０～１３２_（２ｈ＋１）に転送する。データの書き込み時には、データレジスタ１３２_０～１３２_（２ｈ＋１）内のデータをメモリセルアレイ２９_０～２９_（２ｈ＋１）に転送する。

（消去動作）
データを電気的に消去・書き換え可能な半導体記憶装置であるＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）において、プログラム済みの値を変更する場合やその値が不要になった場合、消去（イレース）を実行する。ＮＡＮＤ型フラッシュメモリにおいて、プログラムはワード線ＷＬ単位で実施するが、消去は回路規模の削減や時間短縮のため所定の単位（例えば、ワード線ＷＬを複数束ねたブロックＢＬＫ単位）で実施する。

消去動作は、大きく２つの動作から構成されている。１つ目の動作は、メモリセルにイレースパルスを印加することで、メモリセル内のマイナス電荷を抜いて（即ち、外に出して）メモリセルの閾値電圧Ｖｔｈを消去閾値まで低くするイレースパルス印加動作である。２つ目の動作は、メモリセル内のマイナス電荷が抜けたか否かを閾値電圧Ｖｔｈの変化によって確認する消去検証（ベリファイ）動作である。消去ベリファイ動作で、閾値電圧Ｖｔｈが消去閾値まで下がったことを確認した場合は、消去動作を完了（イレースパス（Erase Pass））するが、所望の消去閾値まで下がらない場合は、イレースパルスをメモリセルに再度印加し、所望の消去閾値に閾値電圧Ｖｔｈが下がるまで、イレースパルス印加動作と消去ベリファイ動作とを繰り返す。

消去ベリファイ動作も例えばブロックＢＬＫ単位等の所定の単位で実施する。すべてのワード線ＷＬのメモリセルの閾値電圧Ｖｔｈが所望の消去閾値まで下がると、ワード線ＷＬに交差したビット線ＢＬはオン（ＯＮ）状態になる。一方、複数のワード線ＷＬのうち、いずれかのワード線ＷＬの閾値電圧Ｖｔｈが消去閾値よりも高い場合、そのワード線ＷＬに交差したビット線は、オフ（ＯＦＦ）状態となる。

メモリセルの特性上、「閾値電圧Ｖｔｈが下がりにくいセル」（以下、「異常セル」ともいう）が一定の割合で存在する。そのため、ＯＦＦ状態になったビット線の数が、ある設定値以下の場合はイレースパスとする。他方、ＯＦＦ状態になったビット線の数が、ある設定値を超える場合はイレースフェイルとする。設定値は、テスト等の結果から算出され、出荷時に予め設定される場合や出荷後にコントローラ１０等にて任意の値を設定できる。出荷時に設定される場合、設定値は不図示のＲＯＭ(Read-Only Memory)から読み出される。なお、ここでは出荷時に設定された設定値を用いるものとする。また、「閾値電圧Ｖｔｈが下がりにくい」とは、所定時間内に所望の消去閾値まで閾値電圧Ｖｔｈが下がらないことを意味する。閾値電圧Ｖｔｈが下がりにくくなる原因としては、ワード線ＷＬとビット線ＢＬとの間の電流リークがある。あるワード線ＷＬ－ビット線ＢＬ間で電流リークパスが存在すると、そのワード線ＷＬのメモリセルはイレース状態に必要な電圧を印加できないため消し残りが発生する。これにより、所定時間内に所望の消去閾値まで閾値電圧Ｖｔｈが下がらないことがある。

３次元（３Ｄ）積層構造のフラッシュメモリでは、積層数を増やすにつれて、ビット線ＢＬに交わるワード線ＷＬが増え、単位面積当たりのメモリ容量を増やすことができるが、消去ベリファイ動作でビット線ＢＬがＯＦＦ状態になる数も増える。この場合、異常セルの閾値電圧Ｖｔｈが所望の消去閾値に下がるまでイレースパルスを再印加することになる。この時に、閾値電圧Ｖｔｈが適切なセル（以下、「正常セル」ともいう）にもイレースパルスが掛かることになり、メモリセルの信頼性が低下することが懸念される。

そのため、ここでは、消去ベリファイ動作の対象範囲（例えばブロックＢＬＫ）を複数のグループに分割し、消去ベリファイ動作の非対象のグループにはゲート閾値電圧を超える電圧（Ｖｒｅａｄ）を印加して、ノーマリーオン（Normally ON）状態にしておく。これによって、ＯＦＦ状態になるビット線ＢＬの数を低減することができ、消去ベリファイ動作の速度と正確性を担保することができる。また、積層数が増えるにつれて、ビット線ＢＬの電流も流れにくくなるが、所定のグループに分割することで、消去ベリファイ動作の対象となるワード線ＷＬを減らすことができるため、ビット線ＢＬの電流を確保しやすくなる。

また、異常セルは、プログラム後のリード特性に影響を及ぼすが、異常セルが分散しているのであれば、エラー訂正等の機能でエラーを訂正することができるので、実用上問題ない。しかし、ある特定の範囲（エリア）に異常セルが集中した場合は、エラー訂正の能力を超えてリードエラーになる。

そのため、本実施形態では、ある範囲（エリア）に異常セルの集中が発生した場合に、それを短時間で検知することができる半導体記憶装置及びメモリ状態検知方法を提供する。

本実施形態に係る半導体記憶装置及びメモリ状態検知方法は、半導体プロセスだけではなく、フラッシュメモリなどの半導体記憶装置における各ビット線に対して実施する消去ベリファイの手法を変更し、メモリセルにおいて発生する欠陥や劣化による電流漏れを短時間で検知することを可能にする。ここで、メモリセルにおいて発生する欠陥や劣化とは、例えば、ＮＡＮＤフラッシュメモリのデータ消去後のデータ消し残りが所定の基準値以上存在しているメモリ状態である。

（ワード線の偶数／奇数選択方式）
本実施形態では、ワード線ＷＬを複数束ねたブロックＢＬＫ単位で消去動作を実施するが、異常セルの集中の発生を短時間で検知可能とするために、消去対象のブロックＢＬＫを複数の範囲（グループ）に分割して、グループ毎に消去ベリファイ動作を実施する。

より具体的には、図８に示すように、偶数番目のワード線（偶数ＷＬ）のグループと奇数番目のワード線（奇数ＷＬ）のグループとに分割し、イレースパルス印加動作と消去ベリファイ動作とを実施する。図８に示す例では、偶数ＷＬのグループには、ワード線ＷＬｎ、ＷＬ２ｎが含まれ、奇数ＷＬのグループには、ワード線ＷＬ（ｎ＋１）、ＷＬ（２ｎ＋１）が含まれる。ここで、「奇数番目のワード線（奇数ＷＬ）」「偶数番目のワード線（偶数ＷＬ）」としては、例えば、図４に示した選択トランジスタＳＴ２のセレクトゲート線ＳＧＳ側から数えて、奇数番目のワード線ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６、…を「奇数番目のワード線（奇数ＷＬ）」とし、偶数番目のワード線ＷＬ１、ＷＬ３、ＷＬ５、…を偶数ＷＬとしている。但し、奇数ＷＬ・偶数ＷＬの定義づけは、これに限定されない。例えば、選択トランジスタＳＴ１のセレクトゲート線ＳＧＤ０側から数えて、奇数番目のワード線を奇数ＷＬとし、偶数番目のワード線を偶数ＷＬとしてもよい。

図８に示すように、偶数ＷＬに対して消去ベリファイ動作を実施している間、奇数ＷＬに対しては、ゲート閾値電圧を超える電圧（Ｖｒｅａｄ）を印加して、ノーマリーオン状態にしておき、奇数ＷＬに対して消去ベリファイ動作を実施している間は、偶数ＷＬに対して、電圧（Ｖｒｅａｄ）を印加して、ノーマリーオン状態にしておく。これにより、ＯＦＦ状態になるビット線ＢＬの数を低減することができ、消去ベリファイ動作の速度と正確性を担保することができる。また積層数が増えるにつれて、ビット線ＢＬの電流も流れにくくなるが、所定のグループに分割することで、消去ベリファイ動作の対象となるワード線ＷＬを減らすことができるため、ビット線ＢＬの電流を確保しやすくなる。

（イレースベリファイ動作）
本実施形態において、ワード線の偶数／奇数選択方式によるイレースベリファイの動作例は、図９に示すように表される。本実施形態においては、図１１に示すように偶数番目のワード線（偶数ＷＬ）のグループには、ワード線ＷＬ０、…、ＷＬ（２ｊ－２）、ＷＬ２ｊ、…、ＷＬ２ｉが含まれ、図１２に示すように奇数番目のワード線（奇数ＷＬ）のグループには、ワード線ＷＬ１、…、ＷＬ（２ｊ－３）、ＷＬ（２ｊ－１）、ＷＬ（２ｊ＋１）、…、ＷＬ（２ｉ－１）、ＷＬ（２ｉ＋１）が含まれる。図１１～図１２に示す各ワード線ＷＬには、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、…、ＢＬ（２ｍ－２）、ＢＬ（２ｍ－１）、ＢＬ２ｍ、ＢＬ（２ｍ＋１）がそれぞれ交差し、各交差部分にはメモリセルが配置される。

図９に示すように、ステップＥＳ１において、各メモリセル内のマイナス電荷を抜く（メモリセルの閾値電圧Ｖｔｈを消去閾値まで低くする）ために、消去対象のブロックＢＬＫに対してイレースパルスを印加する。

ステップＥＳ２において、制御回路２３は、偶数ＷＬのグループに対して、消去ベリファイ動作を実施する。より具体的には、偶数ＷＬのグループのメモリセル内のマイナス電荷が抜けたか否かを閾値電圧Ｖｔｈの変化によって確認する。偶数ＷＬのグループのすべてのワード線ＷＬのメモリセルの閾値電圧Ｖｔｈが所望の消去閾値まで下がると、ワード線ＷＬに交差したビット線ＢＬはＯＮ状態になる。一方、複数のワード線ＷＬのうち、いずれかのワード線ＷＬの閾値電圧Ｖｔｈが消去閾値よりも高い場合、そのワード線ＷＬに交差したビット線は、ＯＦＦ状態となる。

ステップＥＳ３において、ＯＦＦ状態になったビット線の数が設定値を超える場合、偶数ＷＬのグループについてイレースフェイルとし、ステップＥＳ１に戻り、再度イレースパルスをメモリセルに印加し、ステップＥＳ２～ＥＳ３の消去ベリファイ動作を行う（イレースループ）。

それに対して、ステップＥＳ３において、すべてのビット線がＯＦＦ状態となったか、又はＯＦＦ状態になったビット線の数が設定値以下である場合、偶数ＷＬについてイレースパスとし、次に奇数ＷＬのグループに対する消去ベリファイ動作に進む。

ステップＥＳ４において、制御回路２３は、奇数ＷＬのグループに対して、消去ベリファイ動作を実施して、メモリセル内のマイナス電荷が抜けたか否かを閾値電圧Ｖｔｈの変化によって確認する。奇数ＷＬのグループのすべてのワード線ＷＬのメモリセルの閾値電圧Ｖｔｈが所望の消去閾値まで下がると、ワード線ＷＬに交差したビット線ＢＬはＯＮ状態になる。一方、複数のワード線ＷＬのうち、いずれかのワード線ＷＬの閾値電圧Ｖｔｈが消去閾値よりも高い場合、そのワード線ＷＬに交差したビット線は、ＯＦＦ状態となる。

ステップＥＳ５において、ＯＦＦ状態になったビット線の数が設定値を超える場合、奇数ＷＬのグループについてイレースフェイルとし、ステップＥＳ１に戻り、再度イレースパルスをメモリセルに印加し、ステップＥＳ４～ＥＳ５の消去ベリファイ動作を行う（イレースループ）。

それに対して、ステップＥＳ５において、すべてのビット線がＯＦＦ状態となったか、又はＯＦＦ状態になったビット線の数が設定値以下である場合、奇数ＷＬについてイレースパスとし、ステップＥＳ６において、消去対象のブロックＢＬＫの消去動作を完了（イレースパス）する。

（メモリ状態検知方法）
本実施形態に係る半導体記憶装置において、ワード線の偶数／奇数選択方式によりイレースベリファイを実施する場合のメモリ状態検知方法は、図１０に示すように表される。

ステップＳ１０、Ｓ１１、Ｓ１２、Ｓ１４、Ｓ１５の処理動作は、図９に示したステップＥＳ１、ＥＳ２、ＥＳ３、ＥＳ４、ＥＳ５の処理動作と同様であるため、詳細な説明を省略する。

ステップＳ１０において、消去対象のブロックＢＬＫに対してイレースパルスを印加する。続いて、ステップＳ１１～Ｓ１２において、偶数ＷＬのグループ（図１１の例では、ワード線ＷＬ０、…、ＷＬ（２ｊ－２）、ＷＬ２ｊ、…、ＷＬ２ｉ）に対して、消去ベリファイ動作を行う。

ここで、消去ベリファイを実施した偶数ワード線ＷＬに交差したビット線の状態を示す消去ベリファイフェイルフラグＶＦＦを、データレジスタ１３２内に、例えば１ページ分展開しておく。ステップＳ１１の消去ベリファイ動作において、例えば、ＯＮ状態になったビット線ＢＬの消去ベリファイフェイルフラグＶＦＦには「０」（フラグオフ）を設定し、ＯＦＦ状態になったビット線ＢＬの消去ベリファイフェイルフラグＶＦＦには「１」（フラグオン）を設定する。

ステップＳ１１～Ｓ１２の偶数ＷＬのグループに対する消去ベリファイ動作の終了後、ステップＳ１３において、データレジスタ１３２内の消去ベリファイフェイルフラグＶＦＦを読み出して、偶数ＷＬのグループの中でＯＦＦ状態になったビット線ＢＬの数をカウントし、カウントした値（ビットカウントａ）を、制御回路２３の複数のカウンタレジスタ（２３４、２３５）のうちの一方のカウンタレジスタ２３４内に保存する。制御回路２３のカウンタ２３１は、データレジスタ１３２から消去ベリファイフェイルフラグＶＦＦを受信し、受信した消去ベリファイフェイルフラグＶＦＦのうち、値が「１」（フラグオン）である消去ベリファイフェイルフラグＶＦＦの個数を数え、その結果をカウント値ＣＮＴ１として、カウンタレジスタ２３４に保存する。つまり、値が「１」（フラグオン）である消去ベリファイフェイルフラグＶＦＦの個数を数えることにより、ステップＳ１１～Ｓ１２の偶数ＷＬのグループに対する消去ベリファイ動作においてＯＦＦ状態になったビット線ＢＬの個数が算出されて、カウンタレジスタ２３４に保存される。

同様にして、ステップＳ１４～Ｓ１５において、奇数ＷＬのグループ（図１２の例では、ＷＬ１、…、ＷＬ（２ｊ－３）、ＷＬ（２ｊ－１）、ＷＬ（２ｊ＋１）、…、ＷＬ（２ｉ－１）、ＷＬ（２ｉ＋１））に対して、消去ベリファイ動作を行う。

ここで、消去ベリファイを実施した奇数ワード線ＷＬに交差したビット線の状態を示す消去ベリファイフェイルフラグＶＦＦを、データレジスタ１３２内に、例えば１ページ分展開しておく。ステップＳ１４の消去ベリファイ動作において、例えば、ＯＮ状態になったビット線ＢＬの消去ベリファイフェイルフラグＶＦＦには「０」（フラグオフ）を設定し、ＯＦＦ状態になったビット線ＢＬの消去ベリファイフェイルフラグＶＦＦには「１」（フラグオン）を設定する。

ステップＳ１４～Ｓ１５の奇数ＷＬのグループに対する消去ベリファイ動作の終了後、ステップＳ１６において、データレジスタ１３２内の消去ベリファイフェイルフラグＶＦＦを読み出して、奇数ＷＬのグループの中でＯＦＦ状態になったビット線ＢＬの数をカウントし、カウントした値（ビットカウントｂ）を制御回路２３の複数のカウンタレジスタ（２３４、２３５）のうちの他方のカウンタレジスタ２３５内に保存する。制御回路２３のカウンタ２３１は、データレジスタ１３２から消去ベリファイフェイルフラグＶＦＦを受信し、受信した消去ベリファイフェイルフラグＶＦＦのうち、値が「１」（フラグオン）である消去ベリファイフェイルフラグＶＦＦの個数を数え、その結果をカウント値ＣＮＴ２として、カウンタレジスタ２３５に保存する。つまり、値が「１」（フラグオン）である消去ベリファイフェイルフラグＶＦＦの個数を数えることにより、ステップＳ１４～Ｓ１５の奇数ＷＬのグループに対する消去ベリファイ動作においてＯＦＦ状態になったビット線ＢＬの個数が算出されて、カウンタレジスタ２３５に保存される。

次に、ステップＳ１７において、制御回路２３の演算回路２３６は、複数のカウンタレジスタ（２３４、２３５）にそれぞれ格納された複数のカウント値ＣＮＴ１とＣＮＴ２との差分（｜ビットカウントａ－ｂ｜）をとり、差分結果を第２フェイルフラグ個数ＦＣ２として出力する。

次に、ステップＳ１８において、制御回路２３のコンパレータ２３７は、制御回路２３内のクライテリアレジスタ２３２に格納された第１フェイルフラグ個数ＦＣ１と演算回路２３６から出力される第２フェイルフラグ個数ＦＣ２とを比較し、比較の結果に基づいてメモリ状態を検知して検知結果として出力する（ステータスレジスタ２４Ｓに返す）。クライテリアレジスタ２３２には、予め設定したフェイルフラグのクライテリア（基準個数）を第１フェイルフラグ個数ＦＣ１として格納されている。

第１フェイルフラグ個数ＦＣ１と第２フェイルフラグ個数ＦＣ２とを比較した結果、第２フェイルフラグ個数ＦＣ２が第１フェイルフラグ個数ＦＣ１以下である場合、ステップＳ２０において、コンパレータ２３７は、消去動作を完了（イレースパス）し、例えばイレース成功を示すフラグをステータスレジスタ２４Ｓに返す。

一方、第１フェイルフラグ個数ＦＣ１と第２フェイルフラグ個数ＦＣ２とを比較した結果、第２フェイルフラグ個数ＦＣ２が第１フェイルフラグ個数ＦＣ１よりも大きい場合、コンパレータ２３７は、消去対象のブロックＢＬＫ内のどこかに異常セルの集中が発生している箇所が存在する可能性があると判断し、ステップＳ１９において、異常を検知した旨（例えば、イレース失敗を示すフラグ）をステータスレジスタ２４Ｓに返す。つまり、第２フェイルフラグ個数ＦＣ２が第１フェイルフラグ個数ＦＣ１よりも大きい場合とは、カウント値ＣＮＴ１とＣＮＴ２との差分（｜ビットカウントａ－ｂ｜）が大きい場合に相当し、それにより、消去対象のブロックＢＬＫ内のどこかに異常セルの集中が発生している箇所が存在する可能性があると判断することができる。

その後、入出力回路２２は、ステータスレジスタ２４Ｓに格納されたイレース成功を示すフラグ又はイレース失敗を示すフラグをホスト機器に返す。イレース失敗を示すフラグを受けたホスト機器は、例えば、それ以降、そのブロックＢＬＫに対するアクセス（書き込み、読出し、消去など）を禁止する。

本実施形態によれば、ある特定の範囲（エリア）に異常セルが集中した場合に、その異常セルの集中を短時間で検知することができる。特に、ある特定のワード線ＷＬに集中した異常セルは、電流漏れなどストレス劣化や欠陥性のメモリ状態の可能性が高いと考えるため、そのブロックＢＬＫを以後アクセス禁止にすることでリードエラーを低減することができる。

また、本実施形態によれば、ある特定のワード線ＷＬでの異常セルの集中を検知できるため、図５に示したような単ワード線ＷＬ－メモリホールＭＨでのリークによる故障モードを検出することができる。

また、メモリセルへの書き込み（プログラム）や読み出し（リード）中にメモリ状態を検知することはデータ損失に繋がるが、本実施形態では消去（イレース）中にメモリ状態を検知するため、データ損失のリスクがない。

また、本実施形態によれば、ワード線の偶数／奇数選択方式によるイレースベリファイを可能としているため、偶数ワード／奇数ワードの間で消去ベリファイの品質を比較・判別することができる。

従来のイレースベリファイでは、イレースされたか否かを１ワード線ＷＬ毎に確認していた。そのため、例えば、９６層積層プロセスを用いた３次元フラッシュメモリの場合は、９６回の確認が必要であった。それに対して、本実施形態では、１グループ当たり１回確認するだけでよいので、例えばワード線の偶数／奇数選択方式の場合には、偶数ＷＬのグループで１回と奇数ＷＬのグループで１回の合計２回の確認だけで済む。したがって、本実施形態によれば、メモリセルにおいて発生する欠陥や劣化による電流漏れを、従来のメモリ状態検知方法に比べて短い時間で 検知する半導体記憶装置及びメモリ状態検知方法を提供することができる。

（第２の実施形態）
（ワード線のアッパーワード線／ロウワーワード線選択方式）
第２の実施形態では、消去対象ブロックＢＬＫ内のワード線ＷＬをアッパーワード線（ＵＷＬ）のグループとロウワーワード線（ＬＷＬ）のグループとに分割して、グループ毎に消去ベリファイ動作を実施して、ある特定のワード線ＷＬでの異常セルの集中を検知する。

本実施形態に係る半導体記憶装置の一ブロックの回路構成において、ワード線のアッパーワード線／ロウワーワード線に接続されるメモリセル群は、図１５に示すように表される。図１５に示す例では、ロウワーワード線（ＬＷＬ）のグループには、ワード線ＷＬ０、ＷＬ１、…、ＷＬ（２ｊ－３）、ＷＬ（２ｊ－２）、ＷＬ（２ｊ－１）が含まれ、アッパーワード線（ＵＷＬ）のグループには、ワード線ＷＬ２ｊ、ＷＬ（２ｊ＋１）、…、ＷＬ（２ｉ－１）、ＷＬ２ｉ、ＷＬ（２ｉ＋１）が含まれる。図１５に示す各ワード線ＷＬには、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、…、ＢＬ（２ｍ－２）、ＢＬ（２ｍ－１）、ＢＬ２ｍ、ＢＬ（２ｍ＋１）がそれぞれ交差し、各交差部分にはメモリセルが配置される。ここで、「ロウワーワード線（ＬＷＬ）」「アッパーワード線（ＵＷＬ）」としては、例えば、図４に示したセレクトゲート線ＳＧＳ側に近い方のワード線ＷＬのグループを「ロウワーワード線（ＬＷＬ）」とし、セレクトゲート線ＳＧＤ０側に近い方のワード線ＷＬのグループを「アッパーワード線（ＵＷＬ）」としている。但し、「ロウワーワード線（ＬＷＬ）」「アッパーワード線（ＵＷＬ）」の定義づけは、これに限定されない。例えば、セレクトゲート線ＳＧＳ側に近い方のワード線ＷＬのグループを「アッパーワード線（ＵＷＬ）」とし、選択トランジスタＳＴ１のセレクトゲート線ＳＧＤ０側に近い方のワード線ＷＬのグループを「ロウワーワード線（ＬＷＬ）」としてもよい。

また、本実施形態に係る半導体記憶装置において、アッパーワード線／ロウワーワード線選択方式によるイレースベリファイの動作例は、図１３に示すように表され、アッパーワード線／ロウワーワード線選択方式によりイレースベリファイを実施する場合のメモリ状態検知方法は、図１４に示すように表される。

図１３に示すステップＥＳ１２、ＥＳ２２、ＥＳ３２、ＥＳ４２、ＥＳ５２、ＥＳ６２の処理動作は、図９に示したステップＥＳ１、ＥＳ２、ＥＳ３、ＥＳ４、ＥＳ５、ＥＳ６の処理動作にそれぞれ対応している。図１３において、ステップＥＳ２２、ＥＳ３２の消去ベリファイ動作がアッパーワード線（ＵＷＬ）のグループに対する消去ベリファイ動作であり、ステップＥＳ４２、ＥＳ５２の消去ベリファイ動作がロウワーワード線（ＬＷＬ）のグループに対する消去ベリファイ動作であること以外は、図９に示した各ステップと同様の処理動作を実行する。

同様に、図１４に示すステップＳ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５、Ｓ２６、Ｓ２７、Ｓ２８、Ｓ２９、Ｓ３０、Ｓ３１の処理動作は、図１０に示したステップＳ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８、Ｓ１９、Ｓ２０の処理動作にそれぞれ対応している。図１４において、ステップＳ２２～Ｓ２３の消去ベリファイ動作がアッパーワード線（ＵＷＬ）のグループに対する消去ベリファイ動作であり、ステップＳ２５～Ｓ２６の消去ベリファイ動作がロウワーワード線（ＬＷＬ）のグループに対する消去ベリファイ動作であること以外は、図１０に示した各ステップと同様の処理動作を実行する。

本実施形態によれば、第１の実施形態と同様の効果を得ることができる。

また、本実施形態によれば、ワード線のアッパーワード線／ロウワーワード線選択方式によるイレースベリファイを可能としているため、アッパーワード線／ロウワーワード線の間で消去ベリファイの品質を比較・判別することができる。

（第３の実施形態）
（メモリストリングの偶数ストリング／奇数ストリング選択方式）
第３の実施形態では、消去対象ブロックＢＬＫ内のＮＡＮＤストリングＮＳを偶数ストリング（ＥＶＥＮ ＳＴ）のグループと奇数ストリング（ＯＤＤＳＴ）のグループとに分割して、グループ毎に消去ベリファイ動作を実施して、ある特定のＮＡＮＤストリングＮＳでの異常セルの集中を検知する。

本実施形態に係る半導体記憶装置の一ブロックＢＬＫの回路構成において、偶数ストリング（ＥＶＥＮＳＴ）のグループは図１８に示すように表され、奇数ストリング（ＯＤＤ ＳＴ）のグループは図１９に示すように表される。図１８に示す例では偶数ストリング（ＥＶＥＮ ＳＴ）のグループには、ＮＡＮＤストリングＮＳ０、ＮＳ２、…、ＮＳ（２ｍ－２）、ＮＳ２ｍが含まれ、図１９に示す例では奇数ストリング（ＯＤＤ ＳＴ）のグループには、ＮＡＮＤストリングＮＳ１、ＮＳ３、…、ＮＳ（２ｍ－１）、ＮＳ（２ｍ＋１）が含まれる。図１８～図１９に示す各ＮＡＮＤストリングＮＳには、ワード線ＷＬ０、ＷＬ１、…、ＷＬ（２ｊ－３）、ＷＬ（２ｊ－２）、ＷＬ（２ｊ－１）、ＷＬ２ｊ、ＷＬ（２ｊ＋１）、…、ＷＬ（２ｉ－１）、ＷＬ２ｉ、ＷＬ（２ｉ＋１）がそれぞれ交差し、各交差部分にはメモリセルが配置される。

また、本実施形態に係る半導体記憶装置において、メモリストリングの偶数ストリング／奇数ストリング選択方式によるイレースベリファイの動作例は、図１６に示すように表され、メモリストリングの偶数ストリング／奇数ストリング選択方式によりイレースベリファイを実施する場合のメモリ状態検知方法は、図１７に示すように表される。

図１６に示すステップＥＳ１３、ＥＳ２３、ＥＳ３３、ＥＳ４３、ＥＳ５３、ＥＳ６３の処理動作は、図９に示したステップＥＳ１、ＥＳ２、ＥＳ３、ＥＳ４、ＥＳ５、ＥＳ６の処理動作にそれぞれ対応している。図１６において、ステップＥＳ２３、ＥＳ３３の消去ベリファイ動作が偶数ストリング（ＥＶＥＮＳＴ）のグループに対する消去ベリファイ動作であり、ステップＥＳ４３、ＥＳ５３の消去ベリファイ動作が奇数ストリング（ＯＤＤＳＴ）のグループに対する消去ベリファイ動作であること以外は、図９に示した各ステップと同様の処理動作を実行する。

同様に、図１７に示すステップＳ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ３５、Ｓ３６、Ｓ３７、Ｓ３８、Ｓ３９、Ｓ４０、Ｓ４１の処理動作は、図１０に示したステップＳ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８、Ｓ１９、Ｓ２０の処理動作にそれぞれ対応している。図１７において、ステップＳ３２～Ｓ３３の消去ベリファイ動作が偶数ストリング（ＥＶＥＮＳＴ）のグループに対する消去ベリファイ動作であり、ステップＳ３５～Ｓ３６の消去ベリファイ動作が奇数ストリング（ＯＤＤＳＴ）のグループに対する消去ベリファイ動作であること以外は、図１０に示した各ステップと同様の処理動作を実行する。

本実施形態によれば、ある特定の範囲（エリア）に異常セルが集中した場合に、その異常セルの集中を短時間で検知することができる。特に、消去対象ブロックＢＬＫ内のＮＡＮＤストリングＮＳを偶数ストリングのグループと奇数ストリングのグループとに分割して、グループ毎に消去ベリファイ動作を実施するため、メモリセルアレイ２９の列（Tier）間に起因する故障を検知することが可能になる。ここでいう故障とは、例えば、ワード線ＷＬとビット線ＢＬとの間の電流リークにより、所定時間内に所望の消去閾値まで閾値電圧Ｖｔｈが下がらない場合に生じる故障である。あるワード線ＷＬ－ビット線ＢＬ間で電流リークパスが存在すると、そのワード線ＷＬのメモリセルはイレース状態に必要な電圧を印加できないため消し残りが発生する。そこで、本実施形態のように、メモリセルアレイ２９の列（Tier）間毎に差分をとることで、イレースできなかった箇所を検知することができる。

また、メモリセルへの書き込み（プログラム）や読み出し（リード）中にメモリ状態を検知することはデータ損失に繋がるが、本実施形態では消去（イレース）中にメモリ状態を検知するため、データ損失のリスクがない。

また、本実施形態によれば、偶数ストリング／奇数ストリング選択方式によるイレースベリファイを可能としているため、偶数ストリング／奇数ストリング間で消去ベリファイの品質を比較・判別することができる。

以上説明したように、本実施形態によれば、メモリセルにおいて発生する欠陥や劣化による電流漏れを短い時間で検知する半導体記憶装置及びメモリ状態検知方法を提供することができる。

（第４の実施形態）
（メモリストリングのアッパーストリング／ロウワーストリング選択方式）
第４の実施形態では、消去対象ブロックＢＬＫ内のＮＡＮＤストリングＮＳをアッパーストリング（ＵＳＴ）のグループとロウワーストリング（ＬＳＴ）のグループとに分割して、グループ毎に消去ベリファイ動作を実施して、ある特定のＮＡＮＤストリングＮＳでの異常セルの集中を検知する。

本実施形態に係る半導体記憶装置の一ブロックの回路構成において、アッパーストリング（ＵＳＴ）／ロウワーストリング（ＬＳＴ）は、図２２に示すように表される。図２２に示す例では、ロウワーストリング（ＬＳＴ）のグループには、ＮＡＮＤストリングＮＳ０、ＮＳ１、ＮＳ２、ＮＳ３、…が含まれ、アッパーストリング（ＵＳＴ）のグループには、ＮＡＮＤストリングＮＳ（２ｍ－２）、ＮＳ（２ｍ－１）、ＮＳ２ｍ、ＮＳ（２ｍ＋１）が含まれる。図２２に示す各ＮＡＮＤストリングＮＳには、ワード線ＷＬ０、ＷＬ１、…、ＷＬ（２ｊ－３）、ＷＬ（２ｊ－２）、ＷＬ（２ｊ－１）、ＷＬ２ｊ、ＷＬ（２ｊ＋１）、…、ＷＬ（２ｉ－１）、ＷＬ２ｉ、ＷＬ（２ｉ＋１）がそれぞれ交差し、各交差部分にはメモリセルが配置される。

また、本実施形態に係る半導体記憶装置において、メモリストリングのアッパーストリング／ロウワーストリング選択方式によるイレースベリファイの動作例は、図２０に示すように表され、メモリストリングのアッパーストリング／ロウワーストリングによりイレースベリファイを実施する場合のメモリ状態検知方法は、図２１に示すように表される。

図２０に示すステップＥＳ１４、ＥＳ２４、ＥＳ３４、ＥＳ４４、ＥＳ５４、ＥＳ６４の処理動作は、図１６に示したステップＥＳ１３、ＥＳ２３、ＥＳ３３、ＥＳ４３、ＥＳ５３、ＥＳ６３の処理動作にそれぞれ対応している。図２０において、ステップＥＳ２４、ＥＳ３４の消去ベリファイ動作がロウワーストリング（ＬＳＴ）のグループに対する消去ベリファイ動作であり、ステップＥＳ４４、ＥＳ５４の消去ベリファイ動作がアッパーストリング（ＵＳＴ）のグループに対する消去ベリファイ動作であること以外は、図１６に示した各ステップと同様の処理動作を実行する。

同様に、図２１に示すステップＳ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ４５、Ｓ４６、Ｓ４７、Ｓ４８、Ｓ４９、Ｓ５０、Ｓ５１の処理動作は、図１７に示したステップＳ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ３５、Ｓ３６、Ｓ３７、Ｓ３８、Ｓ３９、Ｓ４０、Ｓ４１の処理動作にそれぞれ対応している。図２１において、ステップＳ４２～Ｓ４３の消去ベリファイ動作がロウワーストリング（ＬＳＴ）のグループに対する消去ベリファイ動作であり、ステップＳ４５～Ｓ４６の消去ベリファイ動作がアッパーストリング（ＵＳＴ）のグループに対する消去ベリファイ動作であること以外は、図１７に示した各ステップと同様の処理動作を実行する。

本実施形態によれば、ある特定の範囲（エリア）に異常セルが集中した場合に、その異常セルの集中を短時間で検知することができる。特に、消去対象ブロックＢＬＫ内のＮＡＮＤストリングＮＳをアッパーストリングのグループとロウワーストリングのグループとに分割して、グループ毎に消去ベリファイ動作を実施するため、メモリセルアレイ２９の列（Tier）間に起因する故障を検知することが可能になる。

また、メモリセルへの書き込み（プログラム）や読み出し（リード）中にメモリ状態を検知することはデータ損失に繋がるが、本実施形態では消去（イレース）中にメモリ状態を検知するため、データ損失のリスクがない。

また、本実施形態によれば、アッパーストリング／ロウワーストリング選択方式によるイレースベリファイを可能としているため、アッパーストリング／ロウワーストリング間で消去ベリファイの品質を比較・判別することができる。

以上説明したように、本実施形態によれば、メモリセルにおいて発生する欠陥や劣化による電流漏れを短い時間で検知する半導体記憶装置及びメモリ状態検知方法を提供することができる。

（第５の実施形態）
（メモリセルアレイの偶数プレーン／奇数プレーン選択方式）
第５の実施形態では、複数のブロックＢＬＫを備えるプレーンＰＬを偶数プレーン（ＥＶＥＮ ＰＬ）のグループと奇数プレーン（ＯＤＤ ＰＬ）のグループとに分割して、グループ毎に消去ベリファイ動作を実施して、ある特定のプレーンＰＬでの異常セルの集中を検知する。

本実施形態に係る半導体記憶装置において、メモリセルアレイ２９の偶数プレーン（ＥＶＥＮ ＰＬ）のグループと奇数プレーン（ＯＤＤ ＰＬ）のグループは、図２５に示すように表される。図２５に示す例では、偶数プレーン（ＥＶＥＮ ＰＬ）のグループには、プレーンＰＬ０、…、ＰＬ２ｈが含まれ、奇数プレーン（ＯＤＤ ＰＬ）のグループには、ＰＬ１、…、ＰＬ（２ｈ＋１）が含まれる。各プレーンＰＬは、それぞれ、複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３、…、ＢＬＫ（２ｋ－１）、ＢＬＫ２ｋ、ＢＬＫ（２ｋ＋１）を備える。

本実施形態に係る半導体記憶装置において、メモリセルアレイ２９の偶数プレーン／奇数プレーン選択方式によるイレースベリファイの動作例は、図２３に示すように表され、メモリセルアレイ２９の偶数プレーン／奇数プレーン選択方式によりイレースベリファイを実施する場合のメモリ状態検知方法は、図２４に示すように表される。

図２３に示すステップＥＳ１５、ＥＳ２５、ＥＳ３５、ＥＳ４５、ＥＳ５５、ＥＳ６５の処理動作は、図９に示したステップＥＳ１、ＥＳ２、ＥＳ３、ＥＳ４、ＥＳ５、ＥＳ６の処理動作にそれぞれ対応している。図２３において、ステップＥＳ２５、ＥＳ３５の消去ベリファイ動作が偶数プレーン（ＥＶＥＮＰＬ）のグループに対する消去ベリファイ動作であり、ステップＥＳ４５、ＥＳ５５の消去ベリファイ動作が奇数プレーン（ＯＤＤＰＬ）のグループに対する消去ベリファイ動作であること以外は、図９に示した各ステップと同様の処理動作を実行する。

同様に、図２４に示すステップＳ５１、Ｓ５２、Ｓ５３、Ｓ５４、Ｓ５５、Ｓ５６、Ｓ５７、Ｓ５８、Ｓ５９、Ｓ６０、Ｓ６１の処理動作は、図１０に示したステップＳ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１７、Ｓ１８、Ｓ１９、Ｓ２０の処理動作にそれぞれ対応している。図２４において、ステップＳ５２～Ｓ５３の消去ベリファイ動作が偶数プレーン（ＥＶＥＮＰＬ）のグループに対する消去ベリファイ動作であり、ステップＳ５５～Ｓ５６の消去ベリファイ動作が奇数プレーン（ＯＤＤＰＬ）のグループに対する消去ベリファイ動作であること以外は、図１０に示した各ステップと同様の処理動作を実行する。

本実施形態によれば、ある特定の範囲（エリア）に異常セルが集中した場合に、その異常セルの集中を短時間で検知することができる。特に、偶数プレーン／奇数プレーン選択方式によるイレースベリファイを可能としているため、複数プレーンＰＬを備えた半導体記憶装置において偶数プレーン／奇数プレーン間で消去ベリファイの品質を比較・判別することができる。

以上説明したように、本実施形態によれば、メモリセルにおいて発生する欠陥や劣化による電流漏れを短い時間で検知する半導体記憶装置及びメモリ状態検知方法を提供することができる。

（第６の実施形態）
（メモリセルアレイのアッパープレーン／ロウワープレーン選択方式）
第６の実施形態では、複数のブロックＢＬＫを備えるプレーンＰＬをアッパープレーン（ＵＰＬ）のグループとロウワープレーン（ＬＰＬ）のグループとに分割して、グループ毎に消去ベリファイ動作を実施して、ある特定のプレーンＰＬでの異常セルの集中を検知する。

第６の実施形態に係る半導体記憶装置において、メモリセルアレイ２９のアッパープレーン（ＵＰＬ）のグループとロウワープレーン（ＬＰＬ）のグループは、図２８に示すように表される。図２８に示す例では、ロウワープレーン（ＬＰＬ）のグループには、プレーンＰＬ０、ＰＬ１が含まれ、アッパープレーン（ＵＰＬ）のグループには、ＰＬ２ｈ、ＰＬ（２ｈ＋１）が含まれる。各プレーンＰＬは、それぞれ、複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３、…、ＢＬＫ（２ｋ－１）、ＢＬＫ２ｋ、ＢＬＫ（２ｋ＋１）を備える。

本実施形態に係る半導体記憶装置において、メモリセルアレイ２９のアッパープレーン／ロウワープレーン選択方式によるイレースベリファイの動作例は、図２６に示すように表され、メモリセルアレイ２９のアッパープレーン／ロウワープレーン選択方式によりイレースベリファイを実施する場合のメモリ状態検知方法は、図２７に示すように表される。

図２６に示すステップＥＳ１６、ＥＳ２６、ＥＳ３６、ＥＳ４６、ＥＳ５６、ＥＳ６６の処理動作は、図２３に示したステップＥＳ１５、ＥＳ２５、ＥＳ３５、ＥＳ４５、ＥＳ５５、ＥＳ６５の処理動作にそれぞれ対応している。図２６において、ステップＥＳ２６、ＥＳ３６の消去ベリファイ動作がロウワープレーン（ＬＰＬ）のグループに対する消去ベリファイ動作であり、ステップＥＳ４６、ＥＳ５６の消去ベリファイ動作がアッパープレーン（ＵＰＬ）のグループに対する消去ベリファイ動作であること以外は、図２３に示した各ステップと同様の処理動作を実行する。

同様に、図２７に示すステップＳ６１、Ｓ６２、Ｓ６３、Ｓ６４、Ｓ６５、Ｓ６６、Ｓ６７、Ｓ６８、Ｓ６９、Ｓ７０、Ｓ７１の処理動作は、図２４に示したステップＳ５１、Ｓ５２、Ｓ５３、Ｓ５４、Ｓ５５、Ｓ５６、Ｓ５７、Ｓ５８、Ｓ５９、Ｓ６０、Ｓ６１の処理動作にそれぞれ対応している。図２７において、ステップＳ６２～Ｓ６３の消去ベリファイ動作がロウワープレーン（ＬＰＬ）のグループに対する消去ベリファイ動作であり、ステップＳ６５～Ｓ６６の消去ベリファイ動作がアッパープレーン（ＵＰＬ）のグループに対する消去ベリファイ動作であること以外は、図２４に示した各ステップと同様の処理動作を実行する。

本実施形態によれば、ある特定の範囲（エリア）に異常セルが集中した場合に、その異常セルの集中を短時間で検知することができる。特に、アッパープレーン／ロウワープレーン選択方式によるイレースベリファイを可能としているため、複数プレーンＰＬを備えた半導体記憶装置においてアッパープレーン／ロウワープレーン間で消去ベリファイの品質を比較・判別することができる。

以上説明したように、本実施形態によれば、メモリセルにおいて発生する欠陥や劣化による電流漏れを短い時間で検知する半導体記憶装置及びメモリ状態検知方法を提供することができる。

以上説明したように、実施形態に係る半導体記憶装置、及びメモリ状態検知方法によれば、メモリセルにおいて発生する欠陥や劣化による電流漏れを短い時間で検知することができる。このため、高信頼性で品質の高い半導体記憶装置、及びメモリ状態検知方法を提供することができる。

なお、第１～第６の実施形態では、消去ベリファイ動作の対象を２つのグループに分割する例を示したが、分割されるグループの数はこれらに限定されず、３つ以上のグループに分割してもよい。例えば、３つのグループに分割した場合、図３に示した複数のカウンタレジスタ（２３４、２３５）の個数も３となる（例えば、カウンタレジスタ（２３４、２３５、２３５－１））。そして、例えば、カウンタレジスタ２３４にはカウント値ＣＮＴ１、カウンタレジスタ２３５にはカウント値ＣＮＴ２、カウンタレジスタ２３５にはカウント値ＣＮＴ３が格納される。演算回路２３６は、３つのカウンタレジスタ（２３４、２３５、２３５－１）から３つのカウント値（ＣＮＴ１、ＣＮＴ２、ＣＮＴ３）を読み出し、３つのカウント値（ＣＮＴ１、ＣＮＴ２、ＣＮＴ３）の差分をとり、第２フェイルフラグ個数ＦＣ２として出力する。３つのカウント値（ＣＮＴ１、ＣＮＴ２、ＣＮＴ３）の差分は、３つのカウント値（ＣＮＴ１、ＣＮＴ２、ＣＮＴ３）のうちの最大値と最小値との差分から求まる。

また、消去ベリファイフェイルフラグＶＦＦの値としては、ＯＮ状態になったビット線ＢＬの消去ベリファイフェイルフラグＶＦＦに「１」（フラグオン）を設定し、ＯＦＦ状態になったビット線ＢＬの消去ベリファイフェイルフラグＶＦＦに「０」（フラグオフ）を設定するようにしてもよい。その場合、カウンタ２３１は、消去ベリファイフェイルフラグＶＦＦのうち、値が「０」（フラグオフ）である消去ベリファイフェイルフラグＶＦＦの個数を数えて、カウント値（ＣＮＴ１、ＣＮＴ２、…）として出力する。

また、グループ分けの仕方も、上記の選択方式の例に限定されず、必要に応じて適宜選択することができる。また、上記のワード線の偶数／奇数選択方式、ワード線のアッパーワード線／ロウワーワード線選択方式、メモリストリングの偶数ストリング／奇数ストリング選択方式、メモリストリングの偶数ストリング／奇数ストリング選択方式、
メモリストリングのアッパーストリング／ロウワーストリング選択方式等を組み合わせることもでき、例えば、ワード線の偶数／奇数選択方式とワード線のアッパーワード線／ロウワーワード線選択方式とを組み合わせて、ワード線の偶数番目のアッパーワード線／奇数番目のアッパーワード線／偶数番目のロウワーワード線／奇数番目のロウワーワード線の４つのグループに分割してもよい。同様に、メモリセルアレイの偶数プレーン／奇数プレーン選択方式とメモリセルアレイのアッパープレーン／ロウワープレーン選択方式とを組み合わせて、メモリセルアレイの偶数番目のアッパープレーン／奇数番目のアッパープレーン／偶数番目のロウワープレーン／奇数番目のロウワープレーンの４つのグループに分割してもよい。

また、第１の実施形態では、イレースパルスの印加動作を最初のステップ（図１０の例ではステップＳ１０）でまとめて実施しているが、これに限らず、消去ベリファイ動作を行うグループ単位で実施してもよい。その場合、図１０の例では、ステップＳ１０において、偶数ＷＬのグループに対してイレースパルスを印加し、偶数ＷＬ消去ベリファイが終わった後、例えば、ステップＳ１３とステップＳ１４との間で、奇数ＷＬのグループに対してイレースパルスを印加してもよい。第２～第６の実施形態でも同様である。

消去ベリファイ動作を実施する順番について、第１～第６の実施形態にて説明した順番とは逆の順番で実施してもよい。例えば、第１の実施形態においては、偶数ＷＬのグループに対する消去ベリファイ動作後に奇数ＷＬのグループに対する消去ベリファイ動作を実施する例について説明したが、奇数ＷＬのグループに対する消去ベリファイ動作後に偶数ＷＬのグループに対する消去ベリファイを実施してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム、１０…コントローラ、１１…プロセッサ、１２…内蔵メモリ、１３…ＥＣＣ回路、１４…ＮＡＮＤインタフェース回路、１５…バッファメモリ、１６…ホストインタフェース回路、２０…半導体記憶装置（ＮＡＮＤフラッシュメモリ）、２１…ロジック回路、２２…入出力回路、２３…制御回路、２４Ｓ…ステータスレジスタ、２４Ａ…アドレスレジスタ、２５…コマンドレジスタ、２６…高電圧生成回路、２７…レディ／ビジー回路、２８Ａ…ロウデコーダ、２８Ｂ…ロウアドレスバッファ、２９…メモリセルアレイ、３０…半導体基板、３０ｐ…ｐ型ウェル領域、３１、３２、３３、３８、４２、４４…配線層、３４…ブロック絶縁膜、３５…電荷蓄積層（絶縁膜）、３６…トンネル酸化膜、３７…半導体ピラー、３９…ｎ⁺型不純物拡散領域、４０…ｐ⁺型不純物拡散領域、４１、４３…コンタクトプラグ、１３０…カラムバッファ、１３１…カラムデコーダ、１３２…データレジスタ、１３３…センスアンプ、２３１…カウンタ、２３２…クライテリアレジスタ、２３４、２３５…カウンタレジスタ、２３６…演算回路、２３７…コンパレータ

Claims (12)

1. 複数のメモリセルとワード線とビット線とを備えるメモリセルアレイと、
   前記メモリセルアレイに接続された制御回路と、
   前記メモリセルアレイに接続されるとともに、メモリセル毎の消去ベリファイの結果としてフェイルを示す消去ベリファイフェイルフラグを格納するデータレジスタと、
   を備える半導体記憶装置であって、
   前記半導体記憶装置の消去対象のブロックをワード線のグループにグループ分けし、
   前記制御回路は、
   前記データレジスタから前記消去ベリファイフェイルフラグを受信し、受信した前記消去ベリファイフェイルフラグの個数を数えて、前記消去ベリファイを実行したメモリセルの前記グループ毎にカウント値として出力するカウンタと、
   前記カウンタから出力されるカウント値を、前記グループ毎にそれぞれ格納する複数のカウンタレジスタと、
   前記複数のカウンタレジスタにそれぞれ格納された前記複数のカウント値の差分をとり、前記差分の結果を第２フェイルフラグ個数として出力する演算回路と、
   予め設定された前記消去ベリファイフェイルフラグの基準個数を第１フェイルフラグ個数として格納するクライテリアレジスタと、
   前記クライテリアレジスタに格納された前記第１フェイルフラグ個数と前記演算回路から出力される前記第２フェイルフラグ個数とを比較し、前記比較の結果に基づいてメモリ状態を検知して検知結果として出力するコンパレータと
   を備える、半導体記憶装置。
2. 複数のメモリセルとワード線とビット線とを備えるメモリセルアレイと、
   前記メモリセルアレイに接続された制御回路と、
   前記メモリセルアレイに接続されるとともに、メモリセル毎の消去ベリファイの結果としてフェイルを示す消去ベリファイフェイルフラグを格納するデータレジスタと、
   を備える半導体記憶装置であって、
   前記半導体記憶装置の消去対象のブロックをメモリストリングのグループにグループ分けし、
   前記制御回路は、
   前記データレジスタから前記消去ベリファイフェイルフラグを受信し、受信した前記消去ベリファイフェイルフラグの個数を数えて、前記消去ベリファイを実行したメモリセルの前記グループ毎にカウント値として出力するカウンタと、
   前記カウンタから出力されるカウント値を、前記グループ毎にそれぞれ格納する複数のカウンタレジスタと、
   前記複数のカウンタレジスタにそれぞれ格納された前記複数のカウント値の差分をとり、前記差分の結果を第２フェイルフラグ個数として出力する演算回路と、
   予め設定された前記消去ベリファイフェイルフラグの基準個数を第１フェイルフラグ個数として格納するクライテリアレジスタと、
   前記クライテリアレジスタに格納された前記第１フェイルフラグ個数と前記演算回路から出力される前記第２フェイルフラグ個数とを比較し、前記比較の結果に基づいてメモリ状態を検知して検知結果として出力するコンパレータと
   を備える、半導体記憶装置。
3. 複数のメモリセルとワード線とビット線とを備えるメモリセルアレイと、
   前記メモリセルアレイに接続された制御回路と、
   前記メモリセルアレイに接続されるとともに、メモリセル毎の消去ベリファイの結果としてフェイルを示す消去ベリファイフェイルフラグを格納するデータレジスタと、
   を備える半導体記憶装置であって、
   前記半導体記憶装置をプレーンのグループにグループ分けし、
   前記制御回路は、
   前記データレジスタから前記消去ベリファイフェイルフラグを受信し、受信した前記消去ベリファイフェイルフラグの個数を数えて、前記消去ベリファイを実行したメモリセルの前記グループ毎にカウント値として出力するカウンタと、
   前記カウンタから出力されるカウント値を、前記グループ毎にそれぞれ格納する複数のカウンタレジスタと、
   前記複数のカウンタレジスタにそれぞれ格納された前記複数のカウント値の差分をとり、前記差分の結果を第２フェイルフラグ個数として出力する演算回路と、
   予め設定された前記消去ベリファイフェイルフラグの基準個数を第１フェイルフラグ個数として格納するクライテリアレジスタと、
   前記クライテリアレジスタに格納された前記第１フェイルフラグ個数と前記演算回路から出力される前記第２フェイルフラグ個数とを比較し、前記比較の結果に基づいてメモリ状態を検知して検知結果として出力するコンパレータと
   を備える、半導体記憶装置。
4. 前記消去ベリファイフェイルフラグは、前記メモリセルアレイに対してイレースパルスを印加した結果、前記ビット線がオフ状態になった場合にフラグオンされ、
   前記カウンタは、フラグオンとなった前記消去ベリファイフェイルフラグの数を数えて、前記カウント値として出力する、請求項１～３のいずれか１項に記載の半導体記憶装置。
5. 前記コンパレータは、前記第２フェイルフラグ個数が前記第１フェイルフラグ個数より大きい場合、前記メモリ状態が、データ消し残りのメモリセルが所定の基準値以上存在している状態であることを検知したと判定する、請求項１～４のいずれか１項に記載の半導体記憶装置。
6. 前記ブロックを偶数番目のワード線のグループと奇数番目のワード線のグループとにグループ分けし、
   前記消去ベリファイフェイルフラグは、前記グループ毎に前記データレジスタ内に格納され、
   前記カウンタは、前記グループ毎に前記消去ベリファイフェイルフラグの個数を数え、前記グループ毎に前記カウント値として出力する、請求項１に記載の半導体記憶装置。
7. 前記ブロックをアッパーワード線のグループとロウワーワード線のグループとにグループ分けし、
   前記消去ベリファイフェイルフラグは、前記グループ毎に前記データレジスタ内に格納され、
   前記カウンタは、前記グループ毎に前記消去ベリファイフェイルフラグの個数を数え、前記グループ毎に前記カウント値として出力する、請求項１に記載の半導体記憶装置。
8. 前記ブロックを偶数番目のアッパーワード線のグループと奇数番目のアッパーワード線のグループと偶数番目のロウワーワード線のグループと奇数番目のロウワーワード線のグループとにグループ分けし、
   前記消去ベリファイフェイルフラグは、前記グループ毎に前記データレジスタ内に格納され、
   前記カウンタは、前記グループ毎に前記消去ベリファイフェイルフラグの個数を数え、前記グループ毎に前記カウント値として出力する、請求項１に記載の半導体記憶装置。
9. 前記ブロックを偶数番目のメモリストリングと奇数番目のメモリストリングとにグループ分けし、
   前記消去ベリファイフェイルフラグは、前記グループ毎に前記データレジスタ内に格納され、
   前記カウンタは、前記グループ毎に前記消去ベリファイフェイルフラグの個数を数え、前記グループ毎に前記カウント値として出力する、請求項２に記載の半導体記憶装置。
10. 前記ブロックをアッパーメモリストリングのグループとロウワーメモリストリングのグループとにグループ分けし、
    前記消去ベリファイフェイルフラグは、前記グループ毎に前記データレジスタ内に格納され、
    前記カウンタは、前記グループ毎に前記消去ベリファイフェイルフラグの個数を数え、前記グループ毎に前記カウント値として出力する、請求項２に記載の半導体記憶装置。
11. 前記半導体記憶装置を偶数プレーンのグループと奇数プレーンのグループとにグループ分けし、
    前記消去ベリファイフェイルフラグは、前記グループ毎に前記データレジスタ内に格納され、
    前記カウンタは、前記グループ毎に前記消去ベリファイフェイルフラグの個数を数え、前記グループ毎に前記カウント値として出力する、請求項３に記載の半導体記憶装置。
12. 前記半導体記憶装置をアッパープレーンのグループとロウワープレーンのグループとにグループ分けし、
    前記消去ベリファイフェイルフラグは、前記グループ毎に前記データレジスタ内に格納され、
    前記カウンタは、前記グループ毎に前記消去ベリファイフェイルフラグの個数を数え、前記グループ毎に前記カウント値として出力する、請求項３に記載の半導体記憶装置。

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