TWI846029B - 記憶體系統及半導體記憶裝置 - Google Patents

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Abstract

本發明提供一種能夠更好地控制半導體記憶裝置之記憶體系統及半導體記憶裝置。 實施方式之記憶體系統包含記憶體控制器及半導體記憶裝置。上述半導體記憶裝置包含第1複數個記憶胞、及與上述第1複數個記憶胞連接之第1字元線。上述記憶體控制器係：在對上述第1複數個記憶胞寫入資料之情形時，將第1寫入指令發送至上述半導體記憶裝置。針對上述第1寫入指令，上述半導體記憶裝置執行程式動作，，並根據上述程式動作中之程式循環之重複次數而產生第1指標，上述程式動作係：重複執行包含對上述第1字元線施加寫入電壓之上述程式循環直至滿足第1條件為止。上述記憶體控制器自上述半導體記憶裝置讀出上述第1指標，並基於上述讀出之第1指標，來判定是否執行自上述第1複數個記憶胞讀出資料之第1讀取驗證。

Description

記憶體系統及半導體記憶裝置
本發明之實施方式係關於一種記憶體系統及半導體記憶裝置。
已知一種記憶體系統，其具有：記憶體控制器、及針對從記憶體控制器接收之寫入指令執行程式動作之半導體記憶裝置。
本發明所欲解決之課題在於提供一種能夠更好地控制半導體記憶裝置之記憶體系統及半導體記憶裝置。
實施方式之記憶體系統包含記憶體控制器及半導體記憶裝置。上述半導體記憶裝置包含第1複數個記憶胞、及與上述第1複數個記憶胞連接之第1字元線。上述記憶體控制器係：在對上述第1複數個記憶胞寫入資料之情形時，將第1寫入指令發送至上述半導體記憶裝置。針對上述第1寫入指令，上述半導體記憶裝置執行程式動作，並根據上述程式動作中之程式循環之重複次數而產生第1指標，上述程式動作係：重複執行包含對上述第1字元線施加寫入電壓之上述程式循環直至滿足第1條件為止。上述記憶體控制器自上述半導體記憶裝置讀出上述第1指標，並基於上述讀出之第1指標，來判定是否執行自上述第1複數個記憶胞讀出資料之第1讀取驗證。
以下，參照圖式對實施方式之記憶體系統及半導體記憶裝置進行說明。在以下之說明中，對具有相同或類似功能之構成標註相同符號。並且，該等構成之重複說明有時被省略。所謂「基於XX」，意指「至少基於XX」，除了基於XX以外，亦可包括基於另一要素之情況。進而，所謂「基於XX」，並不限定於直接使用XX之情況，亦可包括基於對XX進行運算或加工而成者之情況。「XX」係任意之要素(例如任意之資訊)。所謂「連接」，並不限定於機械連接，亦可包括電性連接。即，所謂「連接」，並不限定於與對象物直接連接之情況，亦可包括使另一要素介置於其間而連接之情況。
(第1實施方式)  (1.記憶體系統之整體構成)  圖1係表示第1實施方式之記憶體系統1之構成之方塊圖。記憶體系統1例如為SSD(Solid State Drive，固態硬碟)之類的儲存裝置。記憶體系統1與外部之主機裝置2進行通信，並根據來自主機裝置2之請求來執行各種動作。
記憶體系統1例如具有記憶體控制器10、1個以上之半導體記憶裝置20、及1個以上之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)30。
(記憶體控制器)  記憶體控制器10係控制記憶體系統1之控制器。例如，記憶體控制器10根據來自主機裝置2之請求，而控制對半導體記憶裝置20之資料寫入、讀出、及抹除之相關動作。
記憶體控制器10例如具有主機介面電路(以下稱為「主機I/F」)11、RAM(Random Access Memory，隨機存取記憶體)12、ROM(Read Only Memory，唯讀記憶體)13、CPU(Central Processing Unit，中央處理單元)14、ECC(Error Check and Correct，錯誤檢查與校正)電路15、NAND(Not AND，反及)介面電路(以下稱為「NANDI/F」)16、及DRAM介面電路(以下稱為「DRAMI/F」)17。該等構成利用匯流排18互相連接。記憶體控制器10例如為該等構成被集成到1個晶片而成之SoC(System on a Chip，系統單晶片)。其中，該等構成之一部分可設置於記憶體控制器10之外部。
主機I/F11與主機裝置2連接。主機I/F11在CPU14之控制下執行主機裝置2與記憶體控制器10之間之資料傳輸。RAM12係揮發性之記憶部。RAM12向CPU14提供工作區。當記憶體系統1動作時，韌體(程式)從ROM13載入至RAM12。CPU14係硬體處理器之一例。CPU14藉由執行載入至RAM12之韌體，來控制記憶體控制器10之動作。
ECC電路15對要寫入至半導體記憶裝置20之資料(以下稱為「寫入資料」)進行編碼以用於錯誤校正。ECC電路15在從半導體記憶裝置20讀出之資料(以下稱為「讀取資料」)中包含錯誤之情形時，基於寫入動作時所賦予之錯誤校正碼，對讀取資料執行錯誤校正。
NANDI/F16與半導體記憶裝置20連接。NANDI/F16在CPU14之控制下，執行記憶體控制器10與半導體記憶裝置20之間之資料傳輸。DRAMI/F17與DRAM30連接。DRAMI/F17在CPU14之控制下，執行記憶體控制器10與DRAM30之間之資料傳輸。
(半導體記憶裝置)  半導體記憶裝置20係非揮發性之半導體記憶裝置。半導體記憶裝置20例如為NAND型快閃記憶體。關於半導體記憶裝置20，在下文中進行詳細敍述。
(DRAM)  DRAM30係揮發性之半導體記憶裝置。DRAM30作為用於在主機裝置2與半導體記憶裝置20之間進行資料傳輸之資料緩衝器發揮功能。例如，DRAM30暫時地保持從主機裝置2接收之寫入資料。DRAM30可內置於記憶體控制器10中。
(2.半導體記憶裝置之構成)  (2.1 半導體記憶裝置之整體構成)  其次，對半導體記憶裝置20進行說明。
圖2係表示半導體記憶裝置20之構成之方塊圖。半導體記憶裝置20例如包含輸入輸出電路101、邏輯控制電路102、狀態暫存器103、位址暫存器104、指令暫存器105、控制電路(定序儀)106、閾值保持部107、電壓產生電路108、記憶胞陣列109、列位址緩衝器110、列解碼器111、行位址緩衝器112、行解碼器113、資料暫存器114、及感測放大器115。
輸入輸出電路101在記憶體控制器10與半導體記憶裝置20之間控制資料信號DQ之輸入輸出。輸入輸出電路101例如包含輸入電路及輸出電路。輸入電路以資料信號DQ之形式從記憶體控制器10接收資料DAT(例如寫入資料WD)、位址ADD、及指令CMD。輸入電路將接收到之資料DAT輸出至資料暫存器114，將接收到之位址ADD輸出至位址暫存器104，將接收到之指令CMD輸出至指令暫存器105。輸出電路將從狀態暫存器103接收到之狀態資訊STS、及從資料暫存器114接收到之資料DAT(例如讀取資料RD)以資料信號DQ之形式輸出至記憶體控制器10。
邏輯控制電路102從記憶體控制器10接收各種控制信號CS。邏輯控制電路102根據接收到之控制信號CS，來控制輸入輸出電路101及控制電路106。
狀態暫存器103保持由控制電路106設定之狀態資訊STS。狀態資訊STS係表示半導體記憶裝置20之狀態之資訊。狀態資訊STS例如為表示半導體記憶裝置20中資料DAT之寫入動作、讀出動作、或抹除動作是否已正常結束之資訊。保持在狀態暫存器103中之狀態資訊STS在從記憶體控制器10接收狀態取得指令之情形時，藉由輸入輸出電路101被發送至記憶體控制器10。
在本實施方式中，狀態暫存器103具有保持表示寫入動作可靠性之指標(以下稱為「寫入可靠性指標」)之暫存器103a。以下，為了進行區分，而將暫存器103a稱為「FDI(Fine Data Information，精確資料資訊)暫存器103a」。保持在FDI暫存器103a中之寫入可靠性指標在從記憶體控制器10接收與寫入可靠性指標對應之狀態取得指令之情形時，藉由輸入輸出電路101被發送至記憶體控制器10。關於寫入可靠性指標，在下文中進行詳細敍述。
位址暫存器104暫時地保持經由輸入輸出電路101從記憶體控制器10接收之位址ADD。位址暫存器104將所保持之位址ADD中所包含之列位址RA傳輸至列位址緩衝器110，將所保持之位址ADD中所包含之行位址CA傳輸至行位址緩衝器112。
指令暫存器105暫時地保持經由輸入輸出電路101從記憶體控制器10接收之指令CMD。指令暫存器105將所保持之指令CMD傳輸至控制電路106。
控制電路106控制半導體記憶裝置20之整體動作。例如，控制電路106根據保持在指令暫存器105中之指令CMD，來控制狀態暫存器103、電壓產生電路108、列解碼器111、行解碼器113、資料暫存器114、及感測放大器115。藉此，控制電路106執行半導體記憶裝置20中之寫入動作、讀出動作、或抹除動作。當指令CMD之處理完成時，控制電路106控制待命/忙碌信號R/Bn並通知記憶體控制器10處理完成。又，當指令CMD之處理完成時，控制電路106在狀態暫存器103中設定表示處理結果之狀態資訊STS。在本實施方式中，控制電路106具有產生寫入可靠性指標之指標產生部106a。關於指標產生部106a，在下文中進行詳細敍述。
閾值保持部107保持用於產生寫入可靠性指標之閾值資訊(例如閾值之集合)。閾值保持部107可與記憶胞陣列109分開設置，亦可作為記憶胞陣列109之一部分來設置。關於閾值保持部107，在下文中進行詳細敍述。
電壓產生電路108根據控制電路106之控制而產生寫入動作、讀出動作、或抹除動作所需之電壓。電壓產生電路108將所產生之電壓供給至記憶胞陣列109、列解碼器111、及感測放大器115。
記憶胞陣列109具有複數個區塊BLK(BLK0、BLK1、…、BLK(L－1)(L為1以上之整數))。各區塊BLK包含與列及行建立對應關係之複數個非揮發性之記憶胞MT。各區塊BLK藉由列解碼器111所施加之電壓而非揮發性地記憶資料DAT。
列位址緩衝器110暫時地保持從位址暫存器104接收之列位址RA。列解碼器111基於列位址RA之解碼結果，來選擇記憶胞陣列109中所包含之記憶胞MT。列解碼器111對所選擇之記憶胞MT施加所需之電壓。
行位址緩衝器112暫時地保持從位址暫存器104接收之行位址CA。行解碼器113基於行位址CA之解碼結果，來選擇資料暫存器114內之鎖存電路。
資料暫存器114包含複數個鎖存電路。各鎖存電路暫時地保持寫入資料WD或讀取資料RD。資料暫存器114在寫入動作中暫時地保持從輸入輸出電路101接收之寫入資料WD，將所保持之寫入資料WD輸出至感測放大器115。資料暫存器114在讀出動作中暫時地保持從感測放大器115接收之讀取資料RD，將所保持之讀取資料RD輸出至輸入輸出電路101。
感測放大器115在寫入動作中將從資料暫存器114接收之寫入資料WD記憶在記憶胞陣列109中。感測放大器115在讀出動作中感測記憶胞陣列109中所包含之複數個記憶胞MT之狀態，並基於所感測到之狀態而產生讀取資料RD。感測放大器115將所產生之讀取資料RD儲存在資料暫存器114中。
(2.2 記憶胞陣列之構成)  其次，對記憶胞陣列109之構成進行說明。
圖3係表示記憶胞陣列109中所包含之電路構成之圖，抽選表示記憶胞陣列109中所包含之複數個區塊BLK中之1個區塊BLK。區塊BLK例如包含4個串單元SU0～SU3。
各串單元SU包含與位元線BL0～BL(M－1)(M為1以上之整數)分別建立關聯之複數個NAND串NS。以下，在不互相區分位元線BL0～BL(M－1)之情形時，簡稱為「位元線BL」。各NAND串NS例如包含記憶胞MT0～MT(N－1)(N為1以上之整數)、第1選擇電晶體ST1、及第2選擇電晶體ST2。各記憶胞MT係包含控制閘極及電荷儲存層，且非揮發性地保持資料之記憶胞電晶體。第1選擇電晶體ST1及第2選擇電晶體ST2用於選擇各種動作時之NAND串NS。
在各NAND串NS中，記憶胞MT0～MT(N－1)串聯連接。第1選擇電晶體ST1之汲極連接於與該NAND串NS對應之位元線BL。選擇電晶體ST1之源極連接於串聯連接之記憶胞MT0～MT(N－1)之一端。第2選擇電晶體ST2之汲極連接於串聯連接之記憶胞MT0～MT(N－1)之另一端。選擇電晶體ST2之源極連接於源極線SL。
在同一區塊BLK中，記憶胞MT0～MT(N－1)之控制閘極分別共同連接於字元線WL0～WL(N－1)。串單元SU0～SU3內之第1選擇電晶體ST1之閘極分別共同連接於選擇閘極線SGD0～SGD3。串單元SU0～SU3內之第2選擇電晶體ST2之閘極分別共同連接於選擇閘極線SGS0～SGS3。
1個串單元SU內連接於共通之字元線WL之複數個記憶胞MT之集合被稱為胞單元CU。例如，包含分別記憶1位元資料之複數個記憶胞MT的胞單元CU之記憶容量被定義為「1頁資料」。胞單元CU可與記憶胞MT所記憶之資料之位元數相應地具有2頁資料以上之記憶容量。
(3.半導體記憶裝置之基本動作)  (3.1 記憶胞之閾值電壓之分佈)  圖4係用於說明記憶胞MT之閾值電壓之分佈之圖。在圖4中，橫軸表示記憶胞MT之閾值電壓，縱軸表示呈現某一位元值(資料值)之記憶胞MT之數量。此處，為了使說明清楚易懂，以各記憶胞MT為可記憶2位元資料值之多層單元(MLC)之情況為例進行說明。但是，本實施方式之內容亦可應用於記憶胞MT為可記憶3位元資料值之三層單元(TLC)之情況、或記憶胞MT為可記憶4位元資料值之四層單元(QLC)之情況。
在各記憶胞MT為多層單元(MLC)之情形時，記憶胞MT之閾值電壓之分佈如圖4所示包含4個大物件(Lob)。各記憶胞MT之閾值電壓被控制為屬於分佈Er、分佈A、分佈B、及分佈C這4個大物件中任一者。各記憶胞MT能夠記憶由屬於上頁之資料“x”及屬於下頁之資料“y”定義之四值資料“xy”。資料“x”及資料“y”之值為代碼“0”或代碼“1”。上述4個分佈與四值資料“xy”之資料值之對應關係被預先設定。以下，在不區別分佈Er、分佈A、分佈B、及分佈C之情形時，稱為「閾值分佈」。又，以下，將與分佈A對應之閾值電壓之位準稱為「位準A」，將與分佈B對應之閾值電壓之位準稱為「位準B」，將與分佈C對應之閾值電壓之位準稱為「位準C」。
再者，寫入資料係以屬於分佈Er、分佈A、分佈B、及分佈C之記憶胞MT之數量變得大致均等之方式被隨機化並寫入。所謂隨機化，意指藉由將隨機數值添加到原始之資料行中而產生隨機化資料，並將隨機化資料寫入至半導體記憶裝置20中。隨機化之處理可採用公知之各種方法。
(3.2 資料之寫入動作)  其次，對資料之寫入動作(程式動作)進行說明。
圖5係用於說明資料之寫入動作之圖。資料之寫入動作係藉由重複進行程式循環直至滿足特定條件為止來執行，該程式循環包括寫入電壓Vpgm之施加動作、程式驗證、及增加寫入電壓Vpgm的設定值之電壓變更動作。
寫入電壓Vpgm之施加動作係對與待寫入之1個以上之記憶胞MT(以下稱為「選擇記憶胞MT」)連接之字元線WL(以下稱為「選擇字元線WL」)施加寫入電壓Vpgm，使選擇記憶胞MT之閾值電壓朝著與所期望之資料值對應之閾值電壓上升之動作。寫入電壓Vpgm之施加動作例如在與選擇記憶胞MT連接之位元線BL之電位被感測放大器115設定為0伏特之狀態下進行。
程式驗證係驗證選擇記憶胞MT之閾值電壓是否達到了與所期望之資料值對應之閾值電壓，即，所期望之資料值是否已被寫入至選擇記憶胞MT之動作。在程式驗證中，使用程式驗證電壓VA、VB、或VC來判定寫入完成。程式驗證電壓VA、VB、及VC之電壓值彼此不同(參照圖4)。
程式驗證電壓VA係與位準A對應之驗證電壓。若寫入至位準A之選擇記憶胞MT具有程式驗證電壓VA以上之大小之閾值電壓，則判定對該選擇記憶胞MT之寫入已完成。程式驗證電壓VB係與位準B對應之驗證電壓。程式驗證電壓VB之電壓值較程式驗證電壓VA大。若寫入至位準B之選擇記憶胞MT具有程式驗證電壓VB以上之大小之閾值電壓，則判定對該選擇記憶胞MT之寫入已完成。程式驗證電壓VC係與位準C對應之驗證電壓。程式驗證電壓VC之電壓值較程式驗證電壓VB大。若寫入至位準C之選擇記憶胞MT具有程式驗證電壓VC以上之大小之閾值電壓，則判定對該選擇記憶胞MT之寫入已完成。程式驗證電壓VA係「第1驗證電壓」之一例。程式驗證電壓VB係「第2驗證電壓」之一例。
在程式驗證中，對選擇字元線WL以外之字元線WL(以下稱為「非選擇字元線WL」)施加電壓Vread，對選擇字元線WL施加程式驗證電壓VA、VB、或VC。電壓Vread係設定得較任一記憶胞MT之閾值電壓都高之電壓。並且，在特定之胞電流未流動之情形時，判定對選擇記憶胞MT之寫入已完成。
電壓變更動作係在程式驗證中判定選擇記憶胞MT之閾值電壓未達到與所期望之資料值對應之閾值電壓之情形時(在程式驗證未通過之情形時)，使寫入電壓Vpgm之設定值增加特定量之動作。例如，作為電壓變更動作，列位址解碼器3每重複1次程式循環，使對選擇字元線WL施加之寫入電壓Vpgm上升(升高)ΔVpgm。藉此，每執行一次程式循環，與選擇字元線WL連接之選擇記憶胞MT之閾值電壓大致上升ΔVpgm。
當選擇記憶胞MT之閾值電壓逐漸上升時，在程式驗證中，選擇記憶胞MT之閾值電壓逐漸接近與所期望之資料值對應之閾值電壓，最終達到與所期望之資料值對應之閾值電壓。當選擇記憶胞MT之閾值電壓達到與所期望之資料值對應之閾值電壓時，通過程式驗證。當通過程式驗證時，對該選擇記憶胞MT之寫入結束，與該選擇記憶胞MT對應之位元線BL被設為非選擇狀態(禁止寫入)。例如，藉由使對位元線BL施加之電壓上升並固定，該位元線BL成為非選擇狀態。
如圖5所示，上述程式驗證與程式循環之循環編號相應地包含針對位準A、位準B、及位準C中之1個或複數個的程式驗證。即，可對1個寫入電壓Vpgm之施加動作進行程式驗證電壓不同之複數個程式驗證。例如，在程式循環之循環編號較小之情形時，不存在閾值電壓上升至位準C之記憶胞MT，因此，進行針對位準A及位準B之程式驗證。另一方面，在程式循環之循環編號較大之情形時，寫入至位準A之所有記憶胞MT已經通過程式驗證，因此，不進行針對位準A之程式驗證。
以上所說明之資料之寫入動作係藉由控制電路106、列解碼器111、及感測放大器115來進行。資料之寫入動作例如按照字元線WL0、WL1、WL2、…、WL(N－1)之順序來進行。
在對各字元線WL之寫入動作中，對與該字元線WL連接之所有選擇記憶胞MT之程式驗證通過之情形時，控制電路106判定寫入動作成功。控制電路106在判定寫入動作成功之情形時，將與寫入動作成功對應之狀態資訊STS設定於狀態暫存器103。
另一方面，在即使達到預先設定之程式循環之最大值，程式驗證亦未通過之情形時，控制電路106判定寫入動作失敗。控制電路106在判定寫入動作失敗之情形時，將與寫入動作失敗(Program Status Fail：PSF，程式狀態失敗)對應之狀態資訊STS儲存在狀態暫存器103中。
(3.3 資料之讀出動作)  在資料之讀出動作中，感測放大器115以電源電位Vcc對位元線BL進行預充電。列解碼器111對非選擇字元線WL施加傳輸電位，將屬於非選擇字元線WL之記憶胞MT設為導通狀態。然後，列解碼器111對與待讀出之1個以上之記憶胞MT連接之字元線WL(選擇字元線WL)施加讀出電壓。作為讀出電壓，依序施加與每個資料值之閾值分佈(分佈Er、分佈A、分佈B、或分佈C)對應之複數種讀出電位AR、BR、或CR(參照圖4)。然後，感測放大器115藉由檢測由預充電儲存之電荷在被施加哪個讀出電位AR、BR、或CR時流出到源極線SL，來判定待讀出之記憶胞MT中記憶之資料值。
例如，在讀出電壓AR設定在分佈Er與分佈A之間之情形時，判定具有未達讀出電壓AR之閾值電壓之記憶胞MT處於分佈Er中。在讀出電壓BR設定在分佈A與分佈B之間之情形時，判定具有未達讀出電壓BR之閾值電壓之記憶胞MT處於分佈A中。同樣地，在相鄰之2個分佈間設定讀出電壓時，判定具有未達該讀出電壓之閾值電壓之記憶胞MT處於2個分佈中之閾值電壓較低之分佈中。
(4.讀取驗證)  在本實施方式中，控制電路106在通過程式驗證而完成寫入動作之情形時，可執行驗證寫入動作中寫入之寫入資料能否正常地讀出之動作。在本申請案中，將該驗證動作稱為「讀取驗證」。
圖6係用於說明讀取驗證之圖。如圖6所示，即使在判定寫入動作成功而未發生寫入動作失敗(PSF)之情形時，當實際想要進行資料之讀出動作時，亦可能無法正常地讀出資料。例如，圖6中虛線F所示之區域係即使在判定半導體記憶裝置20中寫入動作成功之情形時，在資料之讀出動作中，資料值之判定失敗之記憶胞MT之數量(錯誤位元數)亦會超過容許量，而導致資料之讀出失敗之情況。所謂錯誤位元數超過容許量，係指例如錯誤位元數超過ECC電路15之錯誤校正能力。
圖7係用於說明記憶胞MT之閾值分佈之偏差之圖。圖7中之虛線表示半導體記憶裝置20之理想狀態(正常狀態)下之複數個閾值分佈。另一方面，圖7中之實線表示半導體記憶裝置20之劣化狀態(異常狀態)下之複數個閾值分佈。如圖7中之實線所示，例如，在記憶胞MT之特性發生變動之情形時，各閾值分佈擴展，複數個閾值分佈之端部局部重疊。複數個閾值分佈重疊之區域係即使在判定寫入動作成功之情形時，在資料之讀出動作中，發生錯誤之可能性亦較高之區域。
讀取驗證係為了抑制如上所述之資料之讀出失敗而預先進行之驗證動作。讀取驗證響應於寫入動作完成而對與待寫入字元線WL連接之複數個(例如所有)記憶胞MT進行讀出動作，驗證能否正常地讀出寫入至待寫入字元線WL之資料。
例如，在讀取驗證中，從記憶體控制器10向半導體記憶裝置20發送讀出指令，從與待寫入字元線WL連接之複數個(例如所有)記憶胞MT中讀出資料至記憶體控制器10。然後，在記憶體控制器10中，計數讀出之資料中所包含之錯誤位元數，在計數之錯誤位元數為特定值以下之情形時，視為能夠正常地讀出資料，從而通過讀取驗證。讀取驗證可響應於對1個字元線WL之寫入動作完成而進行，亦可響應於對複數個字元線WL之寫入動作完成而進行。
此處，在一般之讀出動作(根據來自主機裝置2之請求而讀出資料之讀出動作)中，記憶體控制器10根據來自主機裝置2之讀出請求而將讀出指令發送至半導體記憶裝置20。半導體記憶裝置20針對讀出指令執行讀出動作，即，從複數個記憶胞MT讀出資料，將所讀出之資料發送至記憶體控制器10。
在本實施方式中，讀取驗證之動作內容與根據來自主機裝置2之讀出請求而進行之讀出動作之動作內容相同。即，讀取驗證之動作內容包括：與根據來自主機裝置2之讀出請求而進行之讀出動作同樣地，對待讀出資料之字元線WL依序施加複數種讀出電壓AR、BR、或CR，從與待讀出字元線WL連接之複數個記憶胞MT讀出與分佈Er、分佈A、分佈B、或分佈C對應之資料值。
(5.與寫入動作相關之效率化)  (5.1 寫入可靠性指標)  在每次進行資料之寫入動作都進行上述讀取驗證之情形時，可能難以提昇記憶體系統1之處理速度。因此，本實施方式之記憶體控制器10在進行資料之寫入動作之情形時，基於特定之指標來評價該寫入動作之可靠性。然後，記憶體控制器10在判定寫入動作之可靠性較高之情形時，跳過讀取驗證，在判定寫入動作之可靠性較低之情形時，實施讀取驗證。以下，對該內容詳細地進行說明。
如圖2所示，控制電路106具有指標產生部106a。指標產生部106a例如基於根據程式動作中之資料值之寫入進度所獲得之資訊，而產生表示該寫入動作之可靠性之指標(寫入可靠性指標)。在本實施方式中，指標產生部106a基於根據程式動作中與位準A對應之資料值(第1資料值)之寫入進度所獲得之第1資訊、根據程式動作中與位準B對應之資料值(第2資料值)之寫入進度所獲得之第2資訊、及根據程式動作中與位準C對應之資料值(第3資料值)之寫入進度所獲得之第3資訊，而產生寫入可靠性指標。
第1資訊例如包含：表示在滿足第1特定條件之前所執行之程式循環數之資訊、及表示在滿足第1特定條件之前完成寫入之記憶胞MT之數量之資訊中之至少一種。此處，第1特定條件例如表示與1個選擇字元線WL連接之複數個記憶胞MT之中，被寫入第1資料值之所有選擇記憶胞MT通過程式驗證。所謂「在滿足第1特定條件之前完成寫入之記憶胞MT之數量」，亦可包括伴有程式驗證電壓VA之程式循環重複進行期間，第2資料值或第3資料值之寫入完成之記憶胞MT之數量。該定義在下述第2特定條件或第3特定條件中亦相同。
第2資訊例如包含：表示在滿足第2特定條件之前所執行之程式循環數之資訊、及表示在滿足第2特定條件之前完成寫入之記憶胞MT之數量之資訊中之至少一種。此處，第2特定條件例如表示與1個選擇字元線WL連接之複數個記憶胞MT之中，被寫入第2資料值之所有選擇記憶胞MT通過程式驗證。
同樣地，第3資訊例如包含：表示在滿足第3特定條件之前所執行之程式循環數之資訊、及表示在滿足第3特定條件之前完成寫入之記憶胞MT之數量之資訊中之至少一種。此處，第3特定條件例如表示與1個選擇字元線WL連接之複數個記憶胞MT之中，被寫入第3資料值之所有選擇記憶胞MT通過程式驗證。
從一個角度來看，第1資訊及第2資訊係在針對1個選擇字元線WL之程式動作中，在該程式動作之途中所獲得之資訊。例如，第1資訊係與位準A對應之寫入動作完成時所獲得之資訊。第2資訊係與位準B對應之寫入動作完成時所獲得之資訊。
又，從另一個角度來看，第1資訊、第2資訊、及第3資訊係表示資料值之寫入動作之進度與設計理想值之背離之資訊。例如，第1資訊係表示與位準A對應之寫入動作之進度與設計理想值之背離之資訊。第2資訊係表示與位準B對應之寫入動作之進度與設計理想值之背離之資訊。第3資訊係表示與位準C對應之寫入動作之進度與設計理想值之背離之資訊。
本實施方式之指標產生部106a具有範圍比較部201、及計數比較部202(參照圖2)。以下，為了便於說明，將範圍比較部201稱為「VPS(Verify Pass Stage，驗證通過階段)範圍比較部201」。又，將計數比較部202稱為「VPS計數比較部202」。閾值保持部107記憶VPS範圍計數表T1。
圖8係表示VPS範圍計數表T1之一例之圖。圖8中，所謂「VPS範圍」，係表示與位準A、位準B、位準C各位準對應之寫入動作中，各位準之寫入動作完成之前所執行之程式循環數之設計理想值之範圍之閾值。「VPS範圍」之「最小值(Min)」表示程式循環數之設計理想值之下限值。「VPS範圍」之「最大值(Max)」表示程式循環數之設計理想值之上限值。
例如，在與位準A對應之寫入動作完成之前所執行之程式循環數為3次或4次之情形時，判定該寫入動作具有可靠性。同樣地，在與位準B對應之寫入動作完成之前所執行之程式循環數為5次或6次之情形時，判定該寫入動作具有可靠性。在與位準C對應之寫入動作完成之前所執行之程式循環數為7次或8次之情形時，判定該寫入動作具有可靠性。另一方面，在各位準之寫入動作完成之前所執行之程式循環數偏離VPS範圍計數表T1中所包含之設計理想值之範圍之情形時，判定該寫入動作不具可靠性(有風險)。在本實施方式中，該等關於程式循環數之判定係藉由VPS範圍比較部201比較寫入動作中實際檢測到之程式循環數與VPS範圍計數表T1中所包含之程式循環數之閾值來進行。
圖8中，所謂「VPS計數」，係表示與位準A、位準B、位準C各位準對應之寫入動作中，各位準之寫入動作完成之前完成寫入之記憶胞MT之數量之設計理想值之上限值的閾值。
例如，在與位準A對應之寫入動作完成之前完成所期望之資料值(處於位準A、位準B、或位準C中任一者之資料值)之寫入之記憶胞MT之數量為6000個以下之情形時，判定該寫入動作具有可靠性。同樣地，在與位準B對應之寫入動作完成之前完成所期望之資料值(處於位準A、位準B、或位準C中任一者之資料值)之寫入之記憶胞MT之數量為12000個以下之情形時，判定該寫入動作具有可靠性。在與位準C對應之寫入動作完成之前完成所期望之資料值(處於位準A、位準B、或位準C中任一者之資料值)之寫入之記憶胞MT之數量為18000個以下之情形時，判定該寫入動作具有可靠性。另一方面，在各位準之寫入動作完成之前完成寫入之記憶胞MT之數量超過VPS範圍計數表T1中所包含之上限值之情形時，判定該寫入動作不具可靠性(有風險)。在本實施方式中，該等關於記憶胞MT之數量之判定係藉由VPS計數比較部202比較寫入動作中實際檢測到之完成所期望之資料值之寫入之記憶胞MT之數量與VPS範圍計數表T1中所包含之記憶胞MT之數量之閾值來進行。
VPS範圍計數表T1之設定值可在製造半導體記憶裝置20時確定，亦可基於來自主機裝置2之請求，而設定來自主機裝置2之指示值。
在本實施方式中，作為寫入可靠性指標之值，將由指標產生部106a判定寫入動作具有可靠性之情況設定為「1」，將由指標產生部106a判定寫入動作有風險之情況設定為「0」。在本實施方式中，在指標產生部106a藉由VPS範圍比較部201之判定、及VPS計數比較部202之判定兩者來判定寫入動作具有可靠性之情形時，設定「1」作為寫入可靠性指標之值，並將所設定之寫入可靠性指標之值保持在FDI暫存器103a中。另一方面，指標產生部106a在VPS範圍比較部201之判定、及VPS計數比較部202之判定中之至少一種判定中判定寫入動作有風險之情形時，設定「0」作為寫入可靠性指標之值，並將所設定之寫入可靠性指標之值保持在FDI暫存器103a中。
如上所述，保持在FDI暫存器103a中之寫入可靠性指標之值可藉由來自記憶體控制器10之專用指令來讀出。當從記憶體控制器10發行專用指令時，寫入可靠性指標之值從FDI暫存器103a發送至輸入輸出電路101，並傳輸至記憶體控制器10。保持在FDI暫存器103a中之寫入可靠性指標之值在每次於控制電路106中設定新的寫入可靠性指標時進行更新。
(5.2 處理流程)  其次，對與資料之寫入動作相關之處理流程進行說明。
圖9係表示半導體記憶裝置20之處理流程之流程圖。圖9所示之一系列處理係響應於從記憶體控制器10向半導體記憶裝置20發送寫入指令(程式指令)而進行之處理，表示針對寫入指令進行之1個選擇字元線WL之相關處理。以下，將控制主體設為控制電路106來進行說明，控制電路106與其他構成(列解碼器111或感測放大器115等)適當聯合而進行處理。此外，圖9中之「State」意指上述記憶胞MT之閾值分佈。
首先，控制電路106在半導體記憶裝置20接收從記憶體控制器10發送之寫入指令之情形時，使儲存在FDI暫存器103a中之寫入可靠性指標初始化(S101)。例如，控制電路106將儲存在FDI暫存器103a中之寫入可靠性指標之值初始化為對應於寫入動作具有可靠性之「1」。其次，控制電路106在與位準A、位準B、位準C分別對應之寫入動作中重複進行以下所說明之S102至S108之處理。
例如，控制電路106首先對選擇字元線WL施加寫入電壓Vpgm(S102)作為與位準A對應之寫入動作，並進行與位準A對應之程式驗證(S103)。然後，控制電路106判定與位準A對應之程式驗證是否通過(S104)。
控制電路106在程式驗證未通過之情形時(S104：否)，判定所執行之程式循環數是否達到最大值(S105)。控制電路106在判定程式循環數未達到最大值之情形時(S105：否)，進行電壓變更動作，即，使程式循環數之計數增加1個，並且使寫入電壓Vpgm之設定值增加特定量(ΔVpgm)，並返回S102之處理。藉此，控制電路106每重複1次程式循環，使對選擇字元線WL施加之寫入電壓Vpgm上升ΔVpgm。
指標產生部106a在重複進行程式循環期間與位準A對應之程式驗證通過之情形時(S104：是)，判定在位準A之寫入動作完成之前所執行之程式循環數之計數是否處於VPS範圍計數表T1中所包含之第1特定範圍內(例如3～4次)(S106)。
指標產生部106a在所執行之程式循環數之計數處於第1特定範圍內之情形時(S106：是)，繼而判定在位準A之寫入動作完成之前完成資料值寫入之記憶胞MT之數量是否為VPS範圍計數表T1中所包含之第1特定量以下(例如，6000個以下)(S107)。
指標產生部106a在位準A之寫入動作完成之前所執行之程式循環數之計數不處於第1特定範圍內之情形時(S106：否)，或在位準A之寫入動作完成之前完成資料值寫入之記憶胞MT之數量並非第1特定量以下之情形時(S107：否)，設定對應於寫入動作不具可靠性(有風險)之「0」作為寫入可靠性指標之值，並將所設定之寫入可靠性指標之值儲存在FDI暫存器103a中(S108)。
另一方面，指標產生部106a在所執行之程式循環數之計數處於第1特定範圍內(S106：是)，且完成資料值寫入之記憶胞MT之數量為第1特定量以下之情形時(S107：是)，將寫入可靠性指標之值維持為初始值。然後，控制電路106亦針對與位準B對應之寫入動作，重複進行上述S102至S108之處理。關於此情形時之處理之詳情，只要將位準A之寫入之相關說明中之「位準A」改作「位準B」，將「第1特定範圍內(例如3～4次)」改作「第2特定範圍內(例如5～6次)」，將「第1特定量以下(6000個以下)」改作「第2特定量以下(12000個以下)」即可。
然後，指標產生部106a在位準B之寫入動作完成之前所執行之程式循環數之計數處於第2特定範圍內(S106：是)，且在位準B之寫入動作完成之前完成資料值寫入之記憶胞MT之數量為第2特定量以下之情形時(S107：是)，將寫入可靠性指標之值維持為初始值。然後，控制電路106亦針對與位準C對應之寫入動作，重複進行上述S102至S108之處理。關於此情形時之處理之詳情，只要將位準A之寫入之相關說明中之「位準A」改作「位準C」，將「第1特定範圍內(例如3～4次)」改作「第3特定範圍內(例如7～8次)」，將「第1特定量以下(6000個以下)」改作「第3特定量以下(18000個以下)」即可。
然後，控制電路106在重複進行程式循環期間完成至與位準C對應之寫入動作為止之情形時，判定寫入動作成功(S111)。控制電路106在判定寫入動作成功之情形時，將與寫入動作成功對應之狀態資訊STS儲存在狀態暫存器103中(S112)，並輸出表示與寫入指令對應之寫入動作已結束之待命/忙碌信號R/Bn。
另一方面，控制電路106在重複進行程式循環期間判定程式循環數之計數達到最大值之情形時(S105：是)，判定寫入動作失敗(S113)。控制電路106在判定寫入動作失敗之情形時，將與寫入動作失敗(Program Status Fail：PSF)對應之狀態資訊STS儲存在狀態暫存器103中(S114)，並輸出表示與寫入指令對應之寫入動作已結束之待命/忙碌信號R/Bn。
圖10係表示記憶體控制器10之處理之一例之流程之流程圖。以下所說明之處理之流程係對半導體記憶裝置20中之1個區塊BLK之寫入順序之例。在以下所說明之處理中，其係判定是否針對每個對1個字元線WL之寫入動作執行讀取驗證之例。
記憶體控制器10針對複數個字元線WL中之每1個依序執行以下所說明之S201至S208之處理。
首先，記憶體控制器10針對待寫入之1個選擇字元線WL產生寫入指令，並將所產生之寫入指令發送至半導體記憶裝置20(S201)。藉此，在半導體記憶裝置20中，進行圖9所示之S101～S114之處理。
首先，記憶體控制器10在從半導體記憶裝置20輸出之待命/忙碌信號R/Bn表示寫入動作結束之情形時，從半導體記憶裝置20取得表示寫入動作成功與否之狀態資訊STS(S202)。例如，記憶體控制器10藉由對半導體記憶裝置20發送用於讀出儲存在狀態暫存器103中之狀態資訊STS之狀態取得指令，而取得狀態資訊STS。
其次，記憶體控制器10判定所取得之狀態資訊STS是否表示寫入動作成功(S203)。記憶體控制器10在狀態資訊STS表示寫入動作失敗之情形時(S203：否)，確保另一區塊BLK並重新進行寫入動作(S204)。於此情形時，返回S201再次進行處理。
記憶體控制器10在狀態資訊STS表示寫入動作成功之情形時(S203：是)，從半導體記憶裝置20取得寫入可靠性指標(S205)。例如，記憶體控制器10藉由對半導體記憶裝置20發送用於讀出儲存在FDI暫存器103a中之寫入可靠性指標之狀態取得指令，而取得寫入可靠性指標。
其次，記憶體控制器10判定寫入可靠性指標之值是否為對應於寫入動作具有可靠性之「1」(S206)。在本實施方式中，記憶體控制器10在寫入可靠性指標之值為「1」之情形時(S206：是)，視為程式動作之可靠性夠高，而跳過讀取驗證。在此情形時，記憶體控制器10結束進行過讀取驗證之字元線WL之相關處理，對待寫入之下一個字元線WL從S201起執行處理。
另一方面，記憶體控制器10在寫入可靠性指標之值並非「1」之情形時(S206：否)，不跳過讀取驗證，執行讀取驗證(S207)。即，判定能否從與選擇字元線WL連接之複數個記憶胞MT正常地讀出資料(S208)。例如，記憶體控制器10判定讀出之讀取資料中所包含之錯誤位元數是否為特定值以下。
記憶體控制器10在根據讀取驗證而能夠正常地讀出資料之情形時(S208：是)，結束進行過讀取驗證之字元線WL之相關處理，對待寫入之下一個字元線WL從S201起執行處理。
另一方面，記憶體控制器10在根據讀取驗證而無法正常地讀出資料之情形時(S208：否)，判定寫入動作失敗，確保另一區塊BLK並重新進行寫入動作(S204)。在此情形時，返回S201再次進行處理。
在已經對待寫入之所有字元線WL進行以上所說明之S201～S208之處理之情形時，記憶體控制器10判定寫入動作成功(S209)，完成一系列處理。
(6.優點)  在半導體記憶裝置20中，當程式循環數達到最大值之前完成所有資料值之寫入時，視作寫入動作成功。然而，半導體記憶裝置20中之寫入動作成功與否僅表示寫入動作是否已正常結束，並不判斷讀出寫入資料時能否正確地讀出。因此，較理想為藉由記憶體控制器10進行讀取驗證，驗證能否正常地讀出寫入資料。然而，若對所有寫入動作進行讀取驗證，則每個寫入動作之處理時間會變長，資料寫入之吞吐量可能會降低。
因此，在本實施方式中，記憶體系統1具備記憶體控制器10、及半導體記憶裝置20。半導體記憶裝置20包含與複數個記憶胞MT連接之字元線WL。記憶體控制器10在將資料寫入至複數個記憶胞MT之情形時，將寫入指令發送至半導體記憶裝置20。針對上述寫入指令，半導體記憶裝置20執行程式動作，即，執行程式循環直至滿足第1特定條件為止，該程式循環包括進行程式驗證，即藉由對字元線WL施加寫入電壓，對字元線WL施加第1驗證電壓而進行資料中所包含之第1資料值之寫入判定，在判定第1資料值之寫入未完成之情形時增加寫入電壓之設定值，並基於根據程式動作中之第1資料值之寫入進度所獲得之第1資訊而產生寫入可靠性指標，記憶體控制器10基於寫入可靠性指標，來判定是否執行從複數個記憶胞MT讀出資料之讀取驗證。
根據此種構成，在寫入動作之可靠性不足之情形時執行讀取驗證而檢測能否正常地讀出寫入資料，並且與對所有寫入動作進行讀取驗證之情況相比，能夠削減讀取驗證之次數。藉此，能夠實現資料寫入之吞吐量之提昇。藉此，能夠更好地控制半導體記憶裝置20。
又，從另一個方面來說，在讀取驗證完成之前無法判斷寫入動作成功與否之情形時，需要在讀取驗證完成之前將寫入資料繼續保存在DRAM30中以備在發生錯誤時進行恢復。在此情形時，DRAM30之釋放會延遲。結果有保持寫入資料之資料緩衝器實質上變少，資料之寫入時間變長之情況。另一方面，在基於寫入可靠性指標而判定是否執行讀取驗證之情形時，取得寫入可靠性指標之狀態取得指令之執行僅為半導體記憶裝置20內之暫存器值之讀出及傳輸，執行時間極短。因此，能夠藉由削減讀取驗證來實現寫入時間之削減。
在寫入動作中，在寫入各閾值分佈時之程式循環之數量多於VPS範圍之上限值之情形時，存在一定數量之寫入進展較設計理想值困難之記憶胞MT。相反，在寫入動作時，在寫入各閾值分佈時之程式循環之數量少於VPS範圍之下限值之情形時，存在一定數量之寫入進展較設計理想值容易之記憶胞MT。其等會成為閾值電壓偏差之主要原因。因此，在本實施方式中，第1資訊包含表示在滿足第1特定條件之前所執行之程式循環之數量之資訊。根據此種構成，能夠使寫入可靠性指標反映出寫入進展困難、或寫入進展容易之記憶胞MT之存在。
在寫入動作中，在寫入各閾值分佈時之寫入完成之記憶胞MT之數量多於VPS計數之情形時，存在一定數量之寫入進展超過設計理想值之記憶胞MT。其等會在記憶胞MT之閾值電壓偏向高電位側之情形時發生，會成為閾值電壓偏差之主要原因。因此，在本實施方式中，第1資訊包含表示在滿足第1特定條件之前完成寫入之記憶胞MT之數量之資訊。根據此種構成，能夠使寫入可靠性指標反映出寫入進展超過設計理想值之記憶胞MT之存在。
(第2實施方式)  其次，對第2實施方式進行說明。第2實施方式與第1實施方式之不同之處在於，使用與半導體記憶裝置20之耗盡度相應之複數個VPS範圍計數表T2A、T2B、T2C。以下所說明構成以外之構成與第1實施方式相同。
圖11(a)～(c)係表示第2實施方式之VPS範圍計數表T2A、T2B、T2C之一例之圖。在本實施方式中，使用與半導體記憶裝置20之耗盡度相應之複數個VPS範圍計數表T2A、T2B、T2C。例如，VPS範圍計數表T2A係半導體記憶裝置20處於第1耗盡度時所對應之表。第1耗盡度係較小之耗盡度，例如，寫入抹除次數(W/E)對應於0～300次。VPS範圍計數表T2B係半導體記憶裝置20處於第2耗盡度時所對應之表。第2耗盡度係中等程度之耗盡度，例如，寫入抹除次數(W/E)對應於301～1500次。VPS範圍計數表T2C係半導體記憶裝置20處於第3耗盡度時所對應之表。第3耗盡度係較高之耗盡度，例如，寫入抹除次數(W/E)對應於1501次以上。寫入抹除次數(W/E)例如為對半導體記憶裝置20之各區塊BLK進行之寫入/抹除之次數之平均值(或代表值)。以下，在不區分VPS範圍計數表T2A、T2B、T2C之情形時，稱為VPS範圍計數表T2。
如圖11所示，對應於第2耗盡度所設定之「VPS範圍」及「VPS計數」之值較對應於第1耗盡度所設定之「VPS範圍」及「VPS計數」之值高。對應於第3耗盡度所設定之「VPS範圍」及「VPS計數」之值較對應於第2耗盡度所設定之「VPS範圍」及「VPS計數」之值高。「VPS範圍」及「VPS計數」之值係「第1閾值」之一例。
在本實施方式中，半導體記憶裝置20之耗盡度(例如寫入抹除次數)由記憶體控制器10進行管理。記憶體控制器10通知半導體記憶裝置20表示半導體記憶裝置20之耗盡度之資訊。半導體記憶裝置20之控制電路106基於由記憶體控制器10通知之上述資訊，來判定半導體記憶裝置20之耗盡度。
然後，控制電路106基於所判定之半導體記憶裝置20之耗盡度，來決定所使用之「VPS範圍」及「VPS計數」之值。例如，控制電路106從VPS範圍計數表T2A、T2B、T2C之中選擇與所判定之半導體記憶裝置20之耗盡度所對應之VPS範圍計數表T2。然後，控制電路106使用所選擇之VPS範圍計數表T2中所包含之「VPS範圍」及「VPS計數」之值而產生寫入可靠性指標。
如上所述，在本實施方式中，半導體記憶裝置20基於根據半導體記憶裝置20之耗盡度而不同之閾值而產生寫入可靠性指標。此處，若半導體記憶裝置20之耗盡度進展，則寫入時之程式循環數或完成寫入之記憶胞MT之數量有可能偏向上方。因此，若閾值集合(「VPS範圍」及「VPS計數」之值)為單一，則半導體記憶裝置20之耗盡度進展時讀取驗證被削減之情況變少，讀取驗證之削減效果可能會降低。因此，藉由針對半導體記憶裝置20之每個耗盡度準備閾值集合，並根據耗盡度來改變要參考之閾值集合，能夠提昇讀取驗證之削減效果。
(第3實施方式)  其次，對第3實施方式進行說明。第3實施方式與第1實施方式之不同之處在於，使用與待寫入字元線WL之位置相應之複數個VPS範圍計數表T3A、T3B。以下所說明構成以外之構成與第1實施方式相同。
圖12(a)～(b)係表示第3實施方式之VPS範圍計數表T3A、T3B之一例之圖。在本實施方式中，使用與待寫入字元線WL相對於記憶胞陣列109中所包含之複數個字元線WL之位置相應之複數個VPS範圍計數表T3A、T3B。例如，VPS範圍計數表T3A係對記憶胞MT之寫入難易度(閾值電壓之上升難易度)為第1基準之字元線WL所對應之表。與第1基準對應之字元線WL例如為記憶胞陣列109中所包含之複數個字元線WL之中除兩端之字元線WL以外之字元線WL(WL(1～94))。VPS範圍計數表T3B係對記憶胞MT之寫入難易度(閾值電壓之上升難易度)為第2基準之字元線WL所對應之表。與第2基準對應之字元線WL例如為記憶胞陣列109中所包含之複數個字元線WL之中之兩端之字元線WL(WL(0、95))。第2基準與第1基準相比，容易對記憶胞MT進行寫入(閾值電壓容易上升)。以下，在不區分VPS範圍計數表T3A、T3B之情形時，稱為VPS範圍計數表T3。
如圖12所示，對應於第2基準所設定之「VPS範圍」及「VPS計數」之值較對應於第1基準所設定之「VPS範圍」及「VPS計數」之值高。「VPS範圍」及「VPS計數」之值係「第2閾值」之一例。
在本實施方式中，半導體記憶裝置20之控制電路106基於待寫入字元線WL相對於記憶胞陣列109中所包含之複數個字元線WL之位置，來決定所使用之「VPS範圍」及「VPS計數」之值。例如，控制電路106基於表示待寫入字元線WL之寫入目的地位址資訊，來選擇與待寫入字元線WL之位置所對應之VPS範圍計數表T3。然後，控制電路106使用所選擇之VPS範圍計數表T3中所包含之「VPS範圍」及「VPS計數」之值而產生寫入可靠性指標。
如上所述，在本實施方式中，半導體記憶裝置20根據選擇字元線WL相對於複數個字元線WL之位置，基於閾值而產生寫入可靠性指標。此處，半導體記憶裝置20存在特性根據字元線WL而不同之情況，存在每個字元線WL之寫入動作時之程式循環數或完成寫入之記憶胞MT之數量不同之情況。因此，在閾值集合為單一之情形時，在特性不同之字元線WL中讀取驗證被削減之情況變少，讀取驗證之削減效果可能會降低。因此，藉由準備與字元線WL之位置對應之複數個閾值集合，根據字元線WL之位置來改變要參考之閾值集合，能夠提昇讀取驗證之削減效果。
(第4實施方式)  其次，對第4實施方式進行說明。第4實施方式與第1實施方式之不同之處在於，在半導體記憶裝置20中判定是否執行讀取驗證。以下所說明構成以外之構成與第1實施方式相同。
圖13係表示第4實施方式之半導體記憶裝置20A之構成之方塊圖。在本實施方式中，控制電路106具有讀取驗證管理部121。指標產生部106a將所產生之可靠性指標輸出至讀取驗證管理部121。讀取驗證管理部121進行第1實施方式中參照圖11所說明之S201至S208之處理。即，讀取驗證管理部121在寫入可靠性指標為「1」之情形時，跳過讀取驗證。另一方面，讀取驗證管理部121在寫入可靠性指標為「0」之情形時，進行讀取驗證，驗證能否正常地讀出寫入資料。讀取驗證管理部121在判定寫入動作成功之情形時，將表示寫入動作成功之狀態資訊STS設定於狀態暫存器103。
根據此種構成，無需藉由記憶體控制器10來判定是否執行讀取驗證，能夠減少記憶體控制器10與半導體記憶裝置20之間之信號收發。
以上，已對若干個實施方式進行了說明。但是，實施方式並不限定於上述例。例如，上述2個以上之實施方式可彼此組合。例如，寫入可靠性指標並不限定於二值「0」與「1」，亦可為多值。例如，程式循環可僅進行1次就結束。
根據以上所說明之至少1個實施方式，針對來自記憶體控制器之寫入指令，半導體記憶裝置執行程式動作，即執行程式循環，該程式循環包括：進行程式驗證，即對字元線施加寫入電壓，進行第1資料值之寫入判定，在判定第1資料值之寫入未完成之情形時增加上述寫入電壓之設定值，並基於根據程式動作中之第1資料值之寫入進度所獲得之第1資訊而產生指標，記憶體控制器基於上述指標，判定是否執行從複數個記憶胞讀出資料之讀取驗證。根據此種構成，能夠更好地控制半導體記憶裝置。
已對本發明之若干個實施方式進行了說明，但該等實施方式係作為例子提出者，並不意在限定發明之範圍。該等實施方式可以其他各種方式實施，可在不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包括在發明之範圍或主旨中，同樣地包括在申請專利範圍中記載之發明及其均等之範圍中。  [相關申請案]
本申請案享有以日本專利申請案2021-204259號(申請日：2021年12月16日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包括基礎申請案之全部內容。
1:記憶體系統 2:主機裝置 10:記憶體控制器 11:主機I/F 12:RAM 13:ROM 14:CPU 15:ECC電路 16:NANDI/F 17:DRAMI/F 18:匯流排 20:半導體記憶裝置 20A:半導體記憶裝置 30:DRAM 101:輸入輸出電路 102:邏輯控制電路 103:狀態暫存器 103a:FDI暫存器 104:位址暫存器 105:指令暫存器 106:控制電路 106a:指標產生部 107:閾值保持部 108:電壓產生電路 109:記憶胞陣列 110:列位址緩衝器 111:列解碼器 112:行位址緩衝器 113:行解碼器 114:資料暫存器 115:感測放大器 121:讀取驗證管理部 201:VPS範圍比較部 202:VPS計數比較部 ADD:位址 BL(BL0～BL(M－1)):位元線 BLK(BLK0、BLK1、…、BLK(L－1)):區塊 CA:行位址 CMD:指令 CS:控制信號 CU:胞單元 DAT:資料 DQ:資料信號 MT(MT0～MT(N－1)):記憶胞 NS:NAND串 R/Bn:待命/忙碌信號 RA:列位址 RD:讀取資料 SGD0～SGD3:選擇閘極線 SL:源極線 ST1:第1選擇電晶體 ST2:第2選擇電晶體 STS:狀態資訊 SU0～SU3:串單元 T1:VPS範圍計數表 T2(T2A、T2B、T2C):VPS範圍計數表 T3(T3A、T3B):VPS範圍計數表 WL(WL0～WL(N－1)):字元線 WD:寫入資料
圖1係表示第1實施方式之記憶體系統之構成之方塊圖。  圖2係表示第1實施方式之半導體記憶裝置之構成之方塊圖。  圖3係表示第1實施方式之記憶胞陣列中所包含之電路構成之圖。  圖4係用於說明第1實施方式之記憶胞之閾值電壓之分佈的圖。  圖5係用於說明第1實施方式之資料之寫入動作之圖。  圖6係用於說明第1實施方式之讀取驗證之圖。  圖7係用於說明第1實施方式之記憶胞之閾值分佈之偏差的圖。  圖8係表示第1實施方式之VPS範圍計數表之一例之圖。  圖9係表示第1實施方式之半導體記憶裝置之處理流程之流程圖。  圖10係表示第1實施方式之記憶體控制器之處理之一例之流程的流程圖。  圖11(a)～(c)係表示第2實施方式之VPS範圍計數表之一例之圖。  圖12(a)～(b)係表示第3實施方式之VPS範圍計數表之一例之圖。  圖13係表示第4實施方式之半導體記憶裝置之構成之方塊圖。
20:半導體記憶裝置
101:輸入輸出電路
102:邏輯控制電路
103:狀態暫存器
103a:FDI暫存器
104:位址暫存器
105:指令暫存器
106:控制電路
106a:指標產生部
107:閾值保持部
108:電壓產生電路
109:記憶胞陣列
110:列位址緩衝器
111:列解碼器
112:行位址緩衝器
113:行解碼器
114:資料暫存器
115:感測放大器
201:VPS範圍比較部
202:VPS計數比較部
ADD:位址
BLK(BLK0、BLK1、…、BLK(L-1)):區塊
CA:行位址
CS:控制信號
CMD:指令
DAT:資料
DQ:資料信號
MT:記憶胞
R/Bn:待命/忙碌信號
RA:列位址
RD:讀取資料
STS:狀態資訊
T1:VPS範圍計數表
WD:寫入資料

Claims (11)

  1. 一種記憶體系統，其包含： 記憶體控制器；及 半導體記憶裝置，其包含：第1複數個記憶胞、及與上述第1複數個記憶胞連接之第1字元線； 上述記憶體控制器係：在對上述第1複數個記憶胞寫入資料之情形時，將第1寫入指令發送至上述半導體記憶裝置， 針對上述第1寫入指令， 上述半導體記憶裝置執行程式動作，並根據上述程式動作中之程式循環之重複次數而產生第1指標，上述程式動作係：重複執行包含對上述第1字元線施加寫入電壓之上述程式循環直至滿足第1條件為止， 上述記憶體控制器自上述半導體記憶裝置讀出上述第1指標，並基於上述讀出之第1指標，來判定是否執行自上述第1複數個記憶胞讀出資料之第1讀取驗證。
  2. 如請求項1之記憶體系統，其中 上述記憶體控制器於判定為執行上述第1讀取驗證之情形時， 將用於讀出上述第1複數個記憶胞之資料之讀出指令發送至上述半導體記憶裝置， 上述半導體記憶裝置針對上述讀出指令，執行：自上述第1複數個記憶胞讀出資料，且將上述讀出之資料發送至上述記憶體控制器之讀出動作。
  3. 如請求項2之記憶體系統，其中 上述記憶體控制器根據來自外部主機裝置之以上述第1複數個記憶胞之資料為讀出對象之讀出請求，將上述讀出指令發送至上述半導體記憶裝置， 上述半導體記憶裝置執行上述讀出動作。
  4. 如請求項1至3中任一項之記憶體系統，其中 上述半導體記憶裝置除了根據上述重複次數，還根據滿足上述第1條件而完成上述程式動作之記憶胞之數量來產生上述第1指標。
  5. 如請求項4之記憶體系統，其中 上述程式動作進而包含重複執行上述程式循環至滿足第2條件為止之動作。
  6. 如請求項5之記憶體系統，其中 上述重複次數包含： 滿足上述第1條件為止重複進行上述程式循環之第1次數、 及滿足上述第2條件為止重複進行上述程式循環之第2次數。
  7. 如請求項6之記憶體系統，其中 上述第1條件係基於第1驗證電壓來結束上述程式循環之條件， 上述第2條件係基於與上述第1驗證電壓不同之第2驗證電壓來結束上述程式循環之條件。
  8. 如請求項6之記憶體系統，其中 上述半導體記憶裝置除了根據上述重複次數，還根據滿足上述第2條件而完成上述程式動作之記憶胞之數量來產生上述第1指標。
  9. 如請求項1之記憶體系統，其中 上述半導體記憶裝置基於上述程式循環之重複次數及第1閾值而產生上述第1指標， 上述第1閾值係基於上述半導體記憶裝置之耗盡度來決定。
  10. 如請求項1之記憶體系統，其中 上述半導體記憶裝置基於上述第1程式循環之重複次數及第1閾值而產生上述第1指標， 上述半導體記憶裝置進而包含：第2複數個記憶胞、及與上述第2複數個記憶胞連接之第2字元線； 上述記憶體控制器在對上述第2複數個記憶胞寫入資料之情形時，將第2寫入指令發送至上述半導體記憶裝置， 針對上述第2寫入指令， 上述半導體記憶裝置執行第2程式動作，並根據上述第2程式動作中之第2程式循環之重複次數及與上述第1閾值不同之第2閾值而產生第2指標，上述第2程式動作係：重複執行包含對上述第2字元線施加寫入電壓之上述第2程式循環直至滿足上述第1條件為止； 上述記憶體控制器從上述半導體記憶裝置讀出上述第2指標， 基於上述讀出之第2指標，來判定是否執行自上述第2複數個記憶胞讀出資料之第2讀取驗證。
  11. 一種半導體記憶裝置，其可與記憶體控制器連接，且包含： 複數個記憶胞；及 與上述複數個記憶胞連接之字元線； 於自上述記憶體控制器接收到用於對上述複數個記憶胞寫入資料之寫入指令之情形時， 執行程式動作，並根據上述程式動作中之程式循環之重複次數而產生指標，上述程式動作係：重複執行包含對上述字元線施加寫入電壓之上述程式循環直至滿足條件為止， 於自上述記憶體控制器接收到用於讀出上述指標之讀出指令之情形時，將上述產生之指標發送至上述記憶體控制器。
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