CN116266465A - 存储器系统及半导体存储装置 - Google Patents

Abstract

本发明提供一种能够更好地控制半导体存储装置的存储器系统及半导体存储装置。存储器系统包括存储器控制器以及半导体存储装置。所述存储装置包括第1多个存储单元、及与所述第1多个存储单元连接的第1字线。所述控制器是：在对所述第1多个存储单元写入数据的情况下，将第1写入指令发送至所述存储装置。针对所述第1写入指令，所述存储装置执行程序动作，并根据所述程序动作中的程序循环的重复次数来产生第1指标，所述程序动作是：重复执行包括对所述第1字线施加写入电压的所述程序循环直至满足第1条件为止。所述控制器从所述存储装置读出所述第1指标，并基于所述读出的第1指标，来判定是否执行从所述第1多个存储单元读出数据的第1读取验证。

Description

存储器系统及半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2021-204259号(申请日：2021年12月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包括基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种存储器系统及半导体存储装置。

背景技术

已知一种存储器系统，其具有：存储器控制器、及针对从存储器控制器接收的写入指令执行程序动作的半导体存储装置。

发明内容

本发明要解决的课题在于提供一种能够更好地控制半导体存储装置的存储器系统及半导体存储装置。

实施方式的存储器系统包括存储器控制器以及半导体存储装置。所述半导体存储装置包括第1多个存储单元、及与所述第1多个存储单元连接的第1字线。所述存储器控制器是：在对所述第1多个存储单元写入数据的情况下，将第1写入指令发送至所述半导体存储装置。针对所述第1写入指令，所述半导体存储装置执行程序动作，并根据所述程序动作中的程序循环的重复次数来产生第1指标，所述程序动作是：重复执行包括对所述第1字线施加写入电压的所述程序循环直至满足第1条件为止。所述存储器控制器从所述半导体存储装置读出所述第1指标，并基于所述读出的第1指标，来判定是否执行从所述第1多个存储单元读出数据的第1读取验证。

附图说明

图1是表示第1实施方式的存储器系统的构成的框图。

图2是表示第1实施方式的半导体存储装置的构成的框图。

图3是表示第1实施方式的存储单元阵列中所包含的电路构成的图。

图4是用于说明第1实施方式的存储单元的阈值电压的分布的图。

图5是用于说明第1实施方式的数据的写入动作的图。

图6是用于说明第1实施方式的读取验证的图。

图7是用于说明第1实施方式的存储单元的阈值分布的偏差的图。

图8是表示第1实施方式的VPS范围计数表的一例的图。

图9是表示第1实施方式的半导体存储装置的处理流程的流程图。

图10是表示第1实施方式的存储器控制器的处理的一例的流程的流程图。

图11(a)～(c)是表示第2实施方式的VPS范围计数表的一例的图。

图12(a)～(b)是表示第3实施方式的VPS范围计数表的一例的图。

图13是表示第4实施方式的半导体存储装置的构成的框图。

具体实施方式

以下，参照附图对实施方式的存储器系统及半导体存储装置进行说明。在以下的说明中，对具有相同或类似功能的构成标注相同符号。并且，这些构成的重复说明有时被省略。所谓“基于XX”，意指“至少基于XX”，除了基于XX以外，也可包括基于另一要素的情况。进而，所谓“基于XX”，并不限定于直接使用XX的情况，也可包括基于对XX进行运算或加工而成者的情况。“XX”是任意的要素(例如任意的信息)。所谓“连接”，并不限定于机械连接，也可包括电连接。即，所谓“连接”，并不限定于与对象物直接连接的情况，也可包括使另一要素介置于其间而连接的情况。

(第1实施方式)

(1.存储器系统的整体构成)

图1是表示第1实施方式的存储器系统1的构成的框图。存储器系统1例如为SSD(Solid State Drive，固态驱动器)之类的存储装置。存储器系统1与外部的主机装置2进行通信，并根据来自主机装置2的请求来执行各种动作。

存储器系统1例如具有存储器控制器10、1个以上的半导体存储装置20、及1个以上的DRAM(Dynamic Random Access Memory，动态随机存取存储器)30。

(存储器控制器)

存储器控制器10是控制存储器系统1的控制器。例如，存储器控制器10根据来自主机装置2的请求，而控制对半导体存储装置20的数据写入、读出、及抹除的相关动作。

存储器控制器10例如具有主机接口电路(以下称为“主机I/F”)11、RAM(RandomAccess Memory，随机存取存储器)12、ROM(Read Only Memory，只读存储器)13、CPU(Central Processing Unit，中央处理器)14、ECC(Error Check and Correct，错误检查与校正)电路15、NAND(Not AND，与非)接口电路(以下称为“NANDI/F”)16、及DRAM接口电路(以下称为“DRAMI/F”)17。这些构成利用总线18互相连接。存储器控制器10例如是这些构成被集成到1个芯片而成的SoC(System on a Chip，系统芯片)。其中，这些构成的一部分可设置于存储器控制器10的外部。

主机I/F11与主机装置2连接。主机I/F11在CPU14的控制下执行主机装置2与存储器控制器10之间的数据传输。RAM12是易失性的存储部。RAM12向CPU14提供工作区。当存储器系统1动作时，固件(程序)从ROM13载入至RAM12。CPU14是硬件处理器的一例。CPU14通过执行载入至RAM12的固件，来控制存储器控制器10的动作。

ECC电路15对要写入至半导体存储装置20的数据(以下称为“写入数据”)进行编码以用于错误校正。ECC电路15在从半导体存储装置20读出的数据(以下称为“读取数据”)中包含错误的情况下，基于写入动作时所赋予的错误校正码，对读取数据执行错误校正。

NANDI/F16与半导体存储装置20连接。NANDI/F16在CPU14的控制下，执行存储器控制器10与半导体存储装置20之间的数据传输。DRAMI/F17与DRAM30连接。DRAMI/F17在CPU14的控制下，执行存储器控制器10与DRAM30之间的数据传输。

(半导体存储装置)

半导体存储装置20是非易失性的半导体存储装置。半导体存储装置20例如为NAND型闪存。关于半导体存储装置20，在下文中进行详细叙述。

(DRAM)

DRAM30是易失性的半导体存储装置。DRAM30作为用于在主机装置2与半导体存储装置20之间进行数据传输的数据缓冲器发挥功能。例如，DRAM30暂时地保存从主机装置2接收的写入数据。DRAM30可内置于存储器控制器10中。

(2.半导体存储装置的构成)

(2.1半导体存储装置的整体构成)

接下来，对半导体存储装置20进行说明。

图2是表示半导体存储装置20的构成的框图。半导体存储装置20例如包含输入输出电路101、逻辑控制电路102、状态寄存器103、地址寄存器104、指令寄存器105、控制电路(定序仪)106、阈值保存部107、电压产生电路108、存储单元阵列109、行地址缓冲器110、行解码器111、列地址缓冲器112、列解码器113、数据寄存器114、及感测放大器115。

输入输出电路101在存储器控制器10与半导体存储装置20之间控制数据信号DQ的输入输出。输入输出电路101例如包含输入电路及输出电路。输入电路以数据信号DQ的形式从存储器控制器10接收数据DAT(例如写入数据WD)、地址ADD、及指令CMD。输入电路将接收到的数据DAT输出至数据寄存器114，将接收到的地址ADD输出至地址寄存器104，将接收到的指令CMD输出至指令寄存器105。输出电路将从状态寄存器103接收到的状态信息STS、及从数据寄存器114接收到的数据DAT(例如读取数据RD)以数据信号DQ的形式输出至存储器控制器10。

逻辑控制电路102从存储器控制器10接收各种控制信号CS。逻辑控制电路102根据接收到的控制信号CS，来控制输入输出电路101及控制电路106。

状态寄存器103保存由控制电路106设定的状态信息STS。状态信息STS是表示半导体存储装置20的状态的信息。状态信息STS例如为表示半导体存储装置20中数据DAT的写入动作、读出动作、或抹除动作是否已正常结束的信息。保存在状态寄存器103中的状态信息STS在从存储器控制器10接收状态取得指令的情况下，通过输入输出电路101被发送至存储器控制器10。

在本实施方式中，状态寄存器103具有保存表示写入动作可靠性的指标(以下称为“写入可靠性指标”)的寄存器103a。以下，为了进行区分，而将寄存器103a称为“FDI(FineData Information，精确数据信息)寄存器103a”。保存在FDI寄存器103a中的写入可靠性指标在从存储器控制器10接收与写入可靠性指标对应的状态取得指令的情况下，通过输入输出电路101被发送至存储器控制器10。关于写入可靠性指标，在下文中进行详细叙述。

地址寄存器104暂时地保存经由输入输出电路101从存储器控制器10接收的地址ADD。地址寄存器104将所保存的地址ADD中所包含的行地址RA传输至行地址缓冲器110，将所保存的地址ADD中所包含的列地址CA传输至列地址缓冲器112。

指令寄存器105暂时地保存经由输入输出电路101从存储器控制器10接收的指令CMD。指令寄存器105将所保存的指令CMD传输至控制电路106。

控制电路106控制半导体存储装置20的整体动作。例如，控制电路106根据保存在指令寄存器105中的指令CMD，来控制状态寄存器103、电压产生电路108、行解码器111、列解码器113、数据寄存器114、及感测放大器115。由此，控制电路106执行半导体存储装置20中的写入动作、读出动作、或抹除动作。当指令CMD的处理完成时，控制电路106控制待命/忙碌信号R/Bn并通知存储器控制器10处理完成。另外，当指令CMD的处理完成时，控制电路106在状态寄存器103中设定表示处理结果的状态信息STS。在本实施方式中，控制电路106具有产生写入可靠性指标的指标产生部106a。关于指标产生部106a，在下文中进行详细叙述。

阈值保存部107保存用于产生写入可靠性指标的阈值信息(例如阈值的集合)。阈值保存部107可与存储单元阵列109分开设置，也可作为存储单元阵列109的一部分来设置。关于阈值保存部107，在下文中进行详细叙述。

电压产生电路108根据控制电路106的控制而产生写入动作、读出动作、或抹除动作所需的电压。电压产生电路108将所产生的电压供给至存储单元阵列109、行解码器111、及感测放大器115。

存储单元阵列109具有多个区块BLK(BLK0、BLK1、…、BLK(L－1)(L为1以上的整数))。各区块BLK包含与行及列建立对应关系的多个非易失性的存储单元MT。各区块BLK通过由行解码器111施加的电压而非易失性地存储数据DAT。

行地址缓冲器110暂时地保存从地址寄存器104接收的行地址RA。行解码器111基于行地址RA的解码结果，来选择存储单元阵列109中所包含的存储单元MT。行解码器111对所选择的存储单元MT施加所需的电压。

列地址缓冲器112暂时地保存从地址寄存器104接收的列地址CA。列解码器113基于列地址CA的解码结果，来选择数据寄存器114内的锁存电路。

数据寄存器114包含多个锁存电路。各锁存电路暂时地保存写入数据WD或读取数据RD。数据寄存器114在写入动作中暂时地保存从输入输出电路101接收的写入数据WD，将所保存的写入数据WD输出至感测放大器115。数据寄存器114在读出动作中暂时地保存从感测放大器115接收的读取数据RD，将所保存的读取数据RD输出至输入输出电路101。

感测放大器115在写入动作中将从数据寄存器114接收的写入数据WD存储在存储单元阵列109中。感测放大器115在读出动作中感测存储单元阵列109中所包含的多个存储单元MT的状态，并基于所感测到的状态来产生读取数据RD。感测放大器115将所产生的读取数据RD存储在数据寄存器114中。

(2.2存储单元阵列的构成)

接下来，对存储单元阵列109的构成进行说明。

图3是表示存储单元阵列109中所包含的电路构成的图，抽选表示存储单元阵列109中所包含的多个区块BLK中的1个区块BLK。区块BLK例如包含4个串单元SU0～SU3。

各串单元SU包含与位线BL0～BL(M－1)(M为1以上的整数)分别建立关联的多个NAND串NS。以下，在不互相区分位线BL0～BL(M－1)的情况下，简称为“位线BL”。各NAND串NS例如包含存储单元MT0～MT(N－1)(N为1以上的整数)、第1选择晶体管ST1、及第2选择晶体管ST2。各存储单元MT是包含控制栅极及电荷累积层，且非易失性地保存数据的存储单元晶体管。第1选择晶体管ST1及第2选择晶体管ST2用于选择各种动作时的NAND串NS。

在各NAND串NS中，存储单元MT0～MT(N－1)串联连接。第1选择晶体管ST1的漏极连接于与该NAND串NS对应的位线BL。选择晶体管ST1的源极连接于串联连接的存储单元MT0～MT(N－1)的一端。第2选择晶体管ST2的漏极连接于串联连接的存储单元MT0～MT(N－1)的另一端。选择晶体管ST2的源极连接于源极线SL。

在同一区块BLK中，存储单元MT0～MT(N－1)的控制栅极分别共同连接于字线WL0～WL(N－1)。串单元SU0～SU3内的第1选择晶体管ST1的栅极分别共同连接于选择栅极线SGD0～SGD3。串单元SU0～SU3内的第2选择晶体管ST2的栅极分别共同连接于选择栅极线SGS0～SGS3。

1个串单元SU内连接于共通的字线WL的多个存储单元MT的集合被称为单元组件CU。例如，包含分别存储1比特数据的多个存储单元MT的单元组件CU的存储容量被定义为“1页数据”。单元组件CU可与存储单元MT所存储的数据的比特数相应地具有2页数据以上的存储容量。

(3.半导体存储装置的基本动作)

(3.1存储单元的阈值电压的分布)

图4是用于说明存储单元MT的阈值电压的分布的图。在图4中，横轴表示存储单元MT的阈值电压，纵轴表示呈现某一比特值(数据值)的存储单元MT的数量。此处，为了使说明清楚易懂，以各存储单元MT为可存储2比特数据值的多层单元(MLC)的情况为例进行说明。但是，本实施方式的内容也可应用于存储单元MT为可存储3比特数据值的三层单元(TLC)的情况、或存储单元MT为可存储4比特数据值的四层单元(QLC)的情况。

在各存储单元MT为多层单元(MLC)的情况下，存储单元MT的阈值电压的分布如图4所示包含4个大对象(Lob)。各存储单元MT的阈值电压被控制为属于分布Er、分布A、分布B、及分布C这4个大对象中任一者。各存储单元MT能够存储由属于上页的数据“x”及属于下页的数据“y”定义的四值数据“xy”。数据“x”及数据“y”的值为代码“0”或代码“1”。上述4个分布与四值数据“xy”的数据值的对应关系被预先设定。以下，在不区别分布Er、分布A、分布B、及分布C的情况下，称为“阈值分布”。另外，以下，将与分布A对应的阈值电压的电平称为“电平A”，将与分布B对应的阈值电压的电平称为“电平B”，将与分布C对应的阈值电压的电平称为“电平C”。

此外，写入数据以属于分布Er、分布A、分布B、及分布C的存储单元MT的数量变得大致均等的方式被随机化并写入。所谓随机化，意指通过将随机数值添加到原始的数据列中来产生随机化数据，并将随机化数据写入至半导体存储装置20中。随机化的处理可采用公知的各种方法。

(3.2数据的写入动作)

接下来，对数据的写入动作(程序动作)进行说明。

图5是用于说明数据的写入动作的图。数据的写入动作是通过重复进行程序循环直至满足特定条件为止来执行的，该程序循环包括写入电压Vpgm的施加动作、程序验证、及增加写入电压Vpgm的设定值的电压变更动作。

写入电压Vpgm的施加动作是对与待写入的1个以上的存储单元MT(以下称为“选择存储单元MT”)连接的字线WL(以下称为“选择字线WL”)施加写入电压Vpgm，使选择存储单元MT的阈值电压朝着与所期望的数据值对应的阈值电压上升的动作。写入电压Vpgm的施加动作例如在与选择存储单元MT连接的位线BL的电位被感测放大器115设定为0伏特的状态下进行。

程序验证是验证选择存储单元MT的阈值电压是否达到了与所期望的数据值对应的阈值电压，即，所期望的数据值是否已被写入至选择存储单元MT的动作。在程序验证中，使用程序验证电压VA、VB、或VC来判定写入完成。程序验证电压VA、VB、及VC的电压值彼此不同(参照图4)。

程序验证电压VA是与电平A对应的验证电压。如果写入至电平A的选择存储单元MT具有程序验证电压VA以上的大小的阈值电压，那么判定对该选择存储单元MT的写入已完成。程序验证电压VB是与电平B对应的验证电压。程序验证电压VB的电压值比程序验证电压VA大。如果写入至电平B的选择存储单元MT具有程序验证电压VB以上的大小的阈值电压，那么判定对该选择存储单元MT的写入已完成。程序验证电压VC是与电平C对应的验证电压。程序验证电压VC的电压值比程序验证电压VB大。如果写入至电平C的选择存储单元MT具有程序验证电压VC以上的大小的阈值电压，那么判定对该选择存储单元MT的写入已完成。程序验证电压VA是“第1验证电压”的一例。程序验证电压VB是“第2验证电压”的一例。

在程序验证中，对选择字线WL以外的字线WL(以下称为“非选择字线WL”)施加电压Vread，对选择字线WL施加程序验证电压VA、VB、或VC。电压Vread是设定得比任一存储单元MT的阈值电压都高的电压。并且，在特定的单元电流未流动的情况下，判定对选择存储单元MT的写入已完成。

电压变更动作是在程序验证中判定选择存储单元MT的阈值电压未达到与所期望的数据值对应的阈值电压的情况下(在程序验证未通过的情况下)，使写入电压Vpgm的设定值增加特定量的动作。例如，作为电压变更动作，行地址解码器3每重复1次程序循环，使对选择字线WL施加的写入电压Vpgm上升(升高)ΔVpgm。由此，每执行一次程序循环，与选择字线WL连接的选择存储单元MT的阈值电压大致上升ΔVpgm。

当选择存储单元MT的阈值电压逐渐上升时，在程序验证中，选择存储单元MT的阈值电压逐渐接近与所期望的数据值对应的阈值电压，最终达到与所期望的数据值对应的阈值电压。当选择存储单元MT的阈值电压达到与所期望的数据值对应的阈值电压时，通过程序验证。当通过程序验证时，对该选择存储单元MT的写入结束，与该选择存储单元MT对应的位线BL被设为非选择状态(禁止写入)。例如，通过使对位线BL施加的电压上升并固定，该位线BL成为非选择状态。

如图5所示，上述程序验证与程序循环的循环编号相应地包含针对电平A、电平B、及电平C中的1个或多个的程序验证。即，可对1个写入电压Vpgm的施加动作进行程序验证电压不同的多个程序验证。例如，在程序循环的循环编号较小的情况下，不存在阈值电压上升至电平C的存储单元MT，因此，进行针对电平A及电平B的程序验证。另一方面，在程序循环的循环编号较大的情况下，写入至电平A的所有存储单元MT已经通过程序验证，因此，不进行针对电平A的程序验证。

以上所说明的数据的写入动作是通过控制电路106、行解码器111、及感测放大器115来进行的。数据的写入动作例如按照字线WL0、WL1、WL2、…、WL(N－1)的顺序来进行。

在对各字线WL的写入动作中，对与该字线WL连接的所有选择存储单元MT的程序验证通过的情况下，控制电路106判定写入动作成功。控制电路106在判定写入动作成功的情况下，将与写入动作成功对应的状态信息STS设定于状态寄存器103。

另一方面，在即使达到预先设定的程序循环的最大值，程序验证也未通过的情况下，控制电路106判定写入动作失败。控制电路106在判定写入动作失败的情况下，将与写入动作失败(Program Status Fail：PSF，程序状态失败)对应的状态信息STS存储在状态寄存器103中。

(3.3数据的读出动作)

在数据的读出动作中，感测放大器115以电源电位Vcc对位线BL进行预充电。行解码器111对非选择字线WL施加传输电位，将属于非选择字线WL的存储单元MT设为导通状态。然后，行解码器111对与待读出的1个以上的存储单元MT连接的字线WL(选择字线WL)施加读出电压。作为读出电压，依序施加与每个数据值的阈值分布(分布Er、分布A、分布B、或分布C)对应的多种读出电位AR、BR、或CR(参照图4)。然后，感测放大器115通过检测由预充电累积的电荷在被施加哪个读出电位AR、BR、或CR时流出到源极线SL，来判定待读出的存储单元MT中存储的数据值。

例如，在读出电压AR设定在分布Er与分布A之间的情况下，判定具有未达读出电压AR的阈值电压的存储单元MT处于分布Er中。在读出电压BR设定在分布A与分布B之间的情况下，判定具有未达读出电压BR的阈值电压的存储单元MT处于分布A中。同样地，在相邻的2个分布间设定读出电压时，判定具有未达该读出电压的阈值电压的存储单元MT处于2个分布中的阈值电压较低的分布中。

(4.读取验证)

在本实施方式中，控制电路106在通过程序验证而完成写入动作的情况下，可执行验证写入动作中写入的写入数据能否正常地读出的动作。在本申请案中，将该验证动作称为“读取验证”。

图6是用于说明读取验证的图。如图6所示，即使在判定写入动作成功而未发生写入动作失败(PSF)的情况下，当实际想要进行数据的读出动作时，也可能无法正常地读出数据。例如，图6中虚线F所示的区域是即使在判定半导体存储装置20中写入动作成功的情况下，在数据的读出动作中，数据值的判定失败的存储单元MT的数量(错误比特数)也会超过容许量，而导致数据的读出失败的情况。所谓错误比特数超过容许量，是指例如错误比特数超过ECC电路15的错误校正能力。

图7是用于说明存储单元MT的阈值分布的偏差的图。图7中的虚线表示半导体存储装置20的理想状态(正常状态)下的多个阈值分布。另一方面，图7中的实线表示半导体存储装置20的劣化状态(异常状态)下的多个阈值分布。如图7中的实线所示，例如，在存储单元MT的特性发生变动的情况下，各阈值分布扩展，多个阈值分布的端部局部重叠。多个阈值分布重叠的区域是即使在判定写入动作成功的情况下，在数据的读出动作中，发生错误的可能性也较高的区域。

读取验证是为了抑制如上所述的数据的读出失败而预先进行的验证动作。读取验证响应于写入动作完成而对与待写入字线WL连接的多个(例如所有)存储单元MT进行读出动作，验证能否正常地读出写入至待写入字线WL的数据。

例如，在读取验证中，从存储器控制器10向半导体存储装置20发送读出指令，从与待写入字线WL连接的多个(例如所有)存储单元MT中读出数据至存储器控制器10。然后，在存储器控制器10中，计数读出的数据中所包含的错误比特数，在计数的错误比特数为特定值以下的情况下，视为能够正常地读出数据，从而通过读取验证。读取验证可响应于对1个字线WL的写入动作完成而进行，也可响应于对多个字线WL的写入动作完成而进行。

此处，在一般的读出动作(根据来自主机装置2的请求而读出数据的读出动作)中，存储器控制器10根据来自主机装置2的读出请求而将读出指令发送至半导体存储装置20。半导体存储装置20针对读出指令执行读出动作，即，从多个存储单元MT读出数据，将所读出的数据发送至存储器控制器10。

在本实施方式中，读取验证的动作内容与根据来自主机装置2的读出请求而进行的读出动作的动作内容相同。即，读取验证的动作内容包括：与根据来自主机装置2的读出请求而进行的读出动作同样地，对待读出数据的字线WL依序施加多种读出电压AR、BR、或CR，从与待读出字线WL连接的多个存储单元MT读出与分布Er、分布A、分布B、或分布C对应的数据值。

(5.与写入动作相关的效率化)

(5.1写入可靠性指标)

在每次进行数据的写入动作都进行上述读取验证的情况下，可能难以提升存储器系统1的处理速度。因此，本实施方式的存储器控制器10在进行数据的写入动作的情况下，基于特定的指标来评价该写入动作的可靠性。然后，存储器控制器10在判定写入动作的可靠性较高的情况下，跳过读取验证，在判定写入动作的可靠性较低的情况下，实施读取验证。以下，对该内容详细地进行说明。

如图2所示，控制电路106具有指标产生部106a。指标产生部106a例如基于根据程序动作中的数据值的写入进度所获得的信息，来产生表示该写入动作的可靠性的指标(写入可靠性指标)。在本实施方式中，指标产生部106a基于根据程序动作中与电平A对应的数据值(第1数据值)的写入进度所获得的第1信息、根据程序动作中与电平B对应的数据值(第2数据值)的写入进度所获得的第2信息、及根据程序动作中与电平C对应的数据值(第3数据值)的写入进度所获得的第3信息，来产生写入可靠性指标。

第1信息例如包含：表示在满足第1特定条件之前所执行的程序循环数的信息、及表示在满足第1特定条件之前完成写入的存储单元MT的数量的信息中的至少一种。此处，第1特定条件例如表示与1个选择字线WL连接的多个存储单元MT之中，被写入第1数据值的所有选择存储单元MT通过程序验证。所谓“在满足第1特定条件之前完成写入的存储单元MT的数量”，也可包括伴有程序验证电压VA的程序循环重复进行期间，完成第2数据值或第3数据值的写入的存储单元MT的数量。该定义在下述第2特定条件或第3特定条件中也相同。

第2信息例如包含：表示在满足第2特定条件之前所执行的程序循环数的信息、及表示在满足第2特定条件之前完成写入的存储单元MT的数量的信息中的至少一种。此处，第2特定条件例如表示与1个选择字线WL连接的多个存储单元MT之中，被写入第2数据值的所有选择存储单元MT通过程序验证。

同样地，第3信息例如包含：表示在满足第3特定条件之前所执行的程序循环数的信息、及表示在满足第3特定条件之前完成写入的存储单元MT的数量的信息中的至少一种。此处，第3特定条件例如表示与1个选择字线WL连接的多个存储单元MT之中，被写入第3数据值的所有选择存储单元MT通过程序验证。

从一个角度来看，第1信息及第2信息是在针对1个选择字线WL的程序动作中，在该程序动作的途中所获得的信息。例如，第1信息是与电平A对应的写入动作完成时所获得的信息。第2信息是与电平B对应的写入动作完成时所获得的信息。

另外，从另一个角度来看，第1信息、第2信息、及第3信息是表示数据值的写入动作的进度与设计理想值的背离的信息。例如，第1信息是表示与电平A对应的写入动作的进度与设计理想值的背离的信息。第2信息是表示与电平B对应的写入动作的进度与设计理想值的背离的信息。第3信息是表示与电平C对应的写入动作的进度与设计理想值的背离的信息。

本实施方式的指标产生部106a具有范围比较部201、及计数比较部202(参照图2)。以下，为了便于说明，将范围比较部201称为“VPS(Verify Pass Stage，验证通过阶段)范围比较部201”。另外，将计数比较部202称为“VPS计数比较部202”。阈值保存部107存储VPS范围计数表T1。

图8是表示VPS范围计数表T1的一例的图。图8中，所谓“VPS范围”，是表示与电平A、电平B、电平C各电平对应的写入动作中，各电平的写入动作完成之前所执行的程序循环数的设计理想值的范围的阈值。“VPS范围”的“最小值(Min)”表示程序循环数的设计理想值的下限值。“VPS范围”的“最大值(Max)”表示程序循环数的设计理想值的上限值。

例如，在与电平A对应的写入动作完成之前所执行的程序循环数为3次或4次的情况下，判定该写入动作具有可靠性。同样地，在与电平B对应的写入动作完成之前所执行的程序循环数为5次或6次的情况下，判定该写入动作具有可靠性。在与电平C对应的写入动作完成之前所执行的程序循环数为7次或8次的情况下，判定该写入动作具有可靠性。另一方面，在各电平的写入动作完成之前所执行的程序循环数偏离VPS范围计数表T1中所包含的设计理想值的范围的情况下，判定该写入动作不具可靠性(有风险)。在本实施方式中，这些关于程序循环数的判定是通过VPS范围比较部201比较写入动作中实际检测到的程序循环数与VPS范围计数表T1中所包含的程序循环数的阈值来进行的。

图8中，所谓“VPS计数”，是表示与电平A、电平B、电平C各电平对应的写入动作中，各电平的写入动作完成之前完成写入的存储单元MT的数量的设计理想值的上限值的阈值。

例如，在与电平A对应的写入动作完成之前完成所期望的数据值(处于电平A、电平B、或电平C中任一者的数据值)的写入的存储单元MT的数量为6000个以下的情况下，判定该写入动作具有可靠性。同样地，在与电平B对应的写入动作完成之前完成所期望的数据值(处于电平A、电平B、或电平C中任一者的数据值)的写入的存储单元MT的数量为12000个以下的情况下，判定该写入动作具有可靠性。在与电平C对应的写入动作完成之前完成所期望的数据值(处于电平A、电平B、或电平C中任一者的数据值)的写入的存储单元MT的数量为18000个以下的情况下，判定该写入动作具有可靠性。另一方面，在各电平的写入动作完成之前完成写入的存储单元MT的数量超过VPS范围计数表T1中所包含的上限值的情况下，判定该写入动作不具可靠性(有风险)。在本实施方式中，这些关于存储单元MT的数量的判定是通过VPS计数比较部202比较写入动作中实际检测到的完成所期望的数据值的写入的存储单元MT的数量与VPS范围计数表T1中所包含的存储单元MT的数量的阈值来进行的。

VPS范围计数表T1的设定值可在制造半导体存储装置20时确定，也可基于来自主机装置2的请求，而设定来自主机装置2的指示值。

在本实施方式中，作为写入可靠性指标的值，将由指标产生部106a判定写入动作具有可靠性的情况设定为“1”，将由指标产生部106a判定写入动作有风险的情况设定为“0”。在本实施方式中，在指标产生部106a通过VPS范围比较部201的判定、及VPS计数比较部202的判定两者来判定写入动作具有可靠性的情况下，设定“1”作为写入可靠性指标的值，并将所设定的写入可靠性指标的值保存在FDI寄存器103a中。另一方面，指标产生部106a在VPS范围比较部201的判定、及VPS计数比较部202的判定中的至少一种判定中判定写入动作有风险的情况下，设定“0”作为写入可靠性指标的值，并将所设定的写入可靠性指标的值保存在FDI寄存器103a中。

如上所述，保存在FDI寄存器103a中的写入可靠性指标的值可通过来自存储器控制器10的专用指令来读出。当从存储器控制器10发行专用指令时，写入可靠性指标的值从FDI寄存器103a发送至输入输出电路101，并传输至存储器控制器10。保存在FDI寄存器103a中的写入可靠性指标的值在每次于控制电路106中设定新的写入可靠性指标时进行更新。

(5.2处理流程)

接下来，对与数据的写入动作相关的处理流程进行说明。

图9是表示半导体存储装置20的处理流程的流程图。图9所示的一系列处理是响应于从存储器控制器10向半导体存储装置20发送写入指令(程序指令)而进行的处理，表示针对写入指令进行的1个选择字线WL的相关处理。以下，将控制主体设为控制电路106来进行说明，控制电路106与其它构成(行解码器111或感测放大器115等)适当联合而进行处理。此外，图9中的“State”意指上述存储单元MT的阈值分布。

首先，控制电路106在半导体存储装置20接收从存储器控制器10发送的写入指令的情况下，使存储在FDI寄存器103a中的写入可靠性指标初始化(S101)。例如，控制电路106将存储在FDI寄存器103a中的写入可靠性指标的值初始化为对应于写入动作具有可靠性的“1”。接下来，控制电路106在与电平A、电平B、电平C分别对应的写入动作中重复进行以下所说明的S102至S108的处理。

例如，控制电路106首先对选择字线WL施加写入电压Vpgm(S102)作为与电平A对应的写入动作，并进行与电平A对应的程序验证(S103)。然后，控制电路106判定与电平A对应的程序验证是否通过(S104)。

控制电路106在程序验证未通过的情况下(S104：否)，判定所执行的程序循环数是否达到最大值(S105)。控制电路106在判定程序循环数未达到最大值的情况下(S105：否)，进行电压变更动作，即，使程序循环数的计数增加1个，并且使写入电压Vpgm的设定值增加特定量(ΔVpgm)，并返回S102的处理。由此，控制电路106每重复1次程序循环，使对选择字线WL施加的写入电压Vpgm上升ΔVpgm。

指标产生部106a在重复进行程序循环期间与电平A对应的程序验证通过的情况下(S104：是)，判定在电平A的写入动作完成之前所执行的程序循环数的计数是否处于VPS范围计数表T1中所包含的第1特定范围内(例如3～4次)(S106)。

指标产生部106a在所执行的程序循环数的计数处于第1特定范围内的情况下(S106：是)，接着判定在电平A的写入动作完成之前完成数据值写入的存储单元MT的数量是否为VPS范围计数表T1中所包含的第1特定量以下(例如，6000个以下)(S107)。

指标产生部106a在电平A的写入动作完成之前所执行的程序循环数的计数不处于第1特定范围内的情况下(S106：否)，或在电平A的写入动作完成之前完成数据值写入的存储单元MT的数量并非第1特定量以下的情况下(S107：否)，设定对应于写入动作不具可靠性(有风险)的“0”作为写入可靠性指标的值，并将所设定的写入可靠性指标的值存储在FDI寄存器103a中(S108)。

另一方面，指标产生部106a在所执行的程序循环数的计数处于第1特定范围内(S106：是)，且完成数据值写入的存储单元MT的数量为第1特定量以下的情况下(S107：是)，将写入可靠性指标的值维持为初始值。然后，控制电路106也针对与电平B对应的写入动作，重复进行上述S102至S108的处理。关于此情况下的处理的详情，只要将电平A的写入的相关说明中的“电平A”改作“电平B”，将“第1特定范围内(例如3～4次)”改作“第2特定范围内(例如5～6次)”，将“第1特定量以下(6000个以下)”改作“第2特定量以下(12000个以下)”即可。

然后，指标产生部106a在电平B的写入动作完成之前所执行的程序循环数的计数处于第2特定范围内(S106：是)，且在电平B的写入动作完成之前完成数据值写入的存储单元MT的数量为第2特定量以下的情况下(S107：是)，将写入可靠性指标的值维持为初始值。然后，控制电路106也针对与电平C对应的写入动作，重复进行上述S102至S108的处理。关于此情况下的处理的详情，只要将电平A的写入的相关说明中的“电平A”改作“电平C”，将“第1特定范围内(例如3～4次)”改作“第3特定范围内(例如7～8次)”，将“第1特定量以下(6000个以下)”改作“第3特定量以下(18000个以下)”即可。

然后，控制电路106在重复进行程序循环期间完成至与电平C对应的写入动作为止的情况下，判定写入动作成功(S111)。控制电路106在判定写入动作成功的情况下，将与写入动作成功对应的状态信息STS存储在状态寄存器103中(S112)，并输出表示与写入指令对应的写入动作已结束的待命/忙碌信号R/Bn。

另一方面，控制电路106在重复进行程序循环期间判定程序循环数的计数达到最大值的情况下(S105：是)，判定写入动作失败(S113)。控制电路106在判定写入动作失败的情况下，将与写入动作失败(Program Status Fail：PSF)对应的状态信息STS存储在状态寄存器103中(S114)，并输出表示与写入指令对应的写入动作已结束的待命/忙碌信号R/Bn。

图10是表示存储器控制器10的处理的一例的流程的流程图。以下所说明的处理的流程是对半导体存储装置20中的1个区块BLK的写入顺序的例。在以下所说明的处理中，它是判定是否针对每个对1个字线WL的写入动作执行读取验证的例。

存储器控制器10针对多个字线WL中的每1个依序执行以下所说明的S201至S208的处理。

首先，存储器控制器10针对待写入的1个选择字线WL产生写入指令，并将所产生的写入指令发送至半导体存储装置20(S201)。由此，在半导体存储装置20中，进行图9所示的S101～S114的处理。

首先，存储器控制器10在从半导体存储装置20输出的待命/忙碌信号R/Bn表示写入动作结束的情况下，从半导体存储装置20取得表示写入动作成功与否的状态信息STS(S202)。例如，存储器控制器10通过对半导体存储装置20发送用于读出存储在状态寄存器103中的状态信息STS的状态取得指令，而取得状态信息STS。

接下来，存储器控制器10判定所取得的状态信息STS是否表示写入动作成功(S203)。存储器控制器10在状态信息STS表示写入动作失败的情况下(S203：否)，确保另一区块BLK并重新进行写入动作(S204)。在此情况下，返回S201再次进行处理。

存储器控制器10在状态信息STS表示写入动作成功的情况下(S203：是)，从半导体存储装置20取得写入可靠性指标(S205)。例如，存储器控制器10通过对半导体存储装置20发送用于读出存储在FDI寄存器103a中的写入可靠性指标的状态取得指令，而取得写入可靠性指标。

接下来，存储器控制器10判定写入可靠性指标的值是否为对应于写入动作具有可靠性的“1”(S206)。在本实施方式中，存储器控制器10在写入可靠性指标的值为“1”的情况下(S206：是)，视为程序动作的可靠性够高，而跳过读取验证。在此情况下，存储器控制器10结束进行过读取验证的字线WL的相关处理，对待写入的下一个字线WL从S201起执行处理。

另一方面，存储器控制器10在写入可靠性指标的值并非“1”的情况下(S206：否)，不跳过读取验证，执行读取验证(S207)。即，判定能否从与选择字线WL连接的多个存储单元MT正常地读出数据(S208)。例如，存储器控制器10判定读出的读取数据中所包含的错误比特数是否为特定值以下。

存储器控制器10在根据读取验证而能够正常地读出数据的情况下(S208：是)，结束进行过读取验证的字线WL的相关处理，对待写入的下一个字线WL从S201起执行处理。

另一方面，存储器控制器10在根据读取验证而无法正常地读出数据的情况下(S208：否)，判定写入动作失败，确保另一区块BLK并重新进行写入动作(S204)。在此情况下，返回S201再次进行处理。

在已经对待写入的所有字线WL进行以上所说明的S201～S208的处理的情况下，存储器控制器10判定写入动作成功(S209)，完成一系列处理。

(6.优点)

在半导体存储装置20中，当程序循环数达到最大值之前完成所有数据值的写入时，视作写入动作成功。然而，半导体存储装置20中的写入动作成功与否仅表示写入动作是否已正常结束，并不判断读出写入数据时能否正确地读出。因此，较理想的是通过存储器控制器10进行读取验证，验证能否正常地读出写入数据。然而，如果对所有写入动作进行读取验证，那么每个写入动作的处理时间会变长，数据写入的吞吐量可能会降低。

因此，在本实施方式中，存储器系统1具备存储器控制器10、及半导体存储装置20。半导体存储装置20包含与多个存储单元MT连接的字线WL。存储器控制器10在将数据写入至多个存储单元MT的情况下，将写入指令发送至半导体存储装置20。针对上述写入指令，半导体存储装置20执行程序动作，即，执行程序循环直至满足第1特定条件为止，该程序循环包括：进行程序验证，即通过对字线WL施加写入电压，对字线WL施加第1验证电压而进行数据中所包含的第1数据值的写入判定，在判定第1数据值的写入未完成的情况下增加写入电压的设定值，并基于根据程序动作中的第1数据值的写入进度所获得的第1信息来产生写入可靠性指标，存储器控制器10基于写入可靠性指标，来判定是否执行从多个存储单元MT读出数据的读取验证。

根据这种构成，在写入动作的可靠性不足的情况下执行读取验证而检测能否正常地读出写入数据，并且与对所有写入动作进行读取验证的情况相比，能够削减读取验证的次数。由此，能够实现数据写入的吞吐量的提升。由此，能够更好地控制半导体存储装置20。

另外，从另一个方面来说，在读取验证完成之前无法判断写入动作成功与否的情况下，需要在读取验证完成之前将写入数据继续保存在DRAM30中以备在发生错误时进行恢复。在此情况下，DRAM30的释放会延迟。结果有保存写入数据的数据缓冲器实质上变少，数据的写入时间变长的情况。另一方面，在基于写入可靠性指标而判定是否执行读取验证的情况下，取得写入可靠性指标的状态取得指令的执行仅为半导体存储装置20内的寄存器值的读出及传输，执行时间极短。因此，能够通过削减读取验证来实现写入时间的削减。

在写入动作中，在写入各阈值分布时的程序循环的数量多于VPS范围的上限值的情况下，存在一定数量的写入进展比设计理想值困难的存储单元MT。相反，在写入动作时，在写入各阈值分布时的程序循环的数量少于VPS范围的下限值的情况下，存在一定数量的写入进展比设计理想值容易的存储单元MT。这些会成为阈值电压偏差的主要原因。因此，在本实施方式中，第1信息包含表示在满足第1特定条件之前所执行的程序循环的数量的信息。根据这种构成，能够使写入可靠性指标反映出写入进展困难、或写入进展容易的存储单元MT的存在。

在写入动作中，在写入各阈值分布时的写入完成的存储单元MT的数量多于VPS计数的情况下，存在一定数量的写入进展超过设计理想值的存储单元MT。它们会在存储单元MT的阈值电压偏向高电位侧的情况下发生，会成为阈值电压偏差的主要原因。因此，在本实施方式中，第1信息包含表示在满足第1特定条件之前完成写入的存储单元MT的数量的信息。根据这种构成，能够使写入可靠性指标反映出写入进展超过设计理想值的存储单元MT的存在。

(第2实施方式)

接下来，对第2实施方式进行说明。第2实施方式与第1实施方式的不同之处在于，使用与半导体存储装置20的耗尽度相应的多个VPS范围计数表T2A、T2B、T2C。以下所说明构成以外的构成与第1实施方式相同。

图11(a)～(c)是表示第2实施方式的VPS范围计数表T2A、T2B、T2C的一例的图。在本实施方式中，使用与半导体存储装置20的耗尽度相应的多个VPS范围计数表T2A、T2B、T2C。例如，VPS范围计数表T2A是半导体存储装置20处于第1耗尽度时所对应的表。第1耗尽度是较小的耗尽度，例如，写入抹除次数(W/E)对应于0～300次。VPS范围计数表T2B是半导体存储装置20处于第2耗尽度时所对应的表。第2耗尽度是中等程度的耗尽度，例如，写入抹除次数(W/E)对应于301～1500次。VPS范围计数表T2C是半导体存储装置20处于第3耗尽度时所对应的表。第3耗尽度是较高的耗尽度，例如，写入抹除次数(W/E)对应于1501次以上。写入抹除次数(W/E)例如为对半导体存储装置20的各区块BLK进行的写入/抹除的次数的平均值(或代表值)。以下，在不区分VPS范围计数表T2A、T2B、T2C的情况下，称为VPS范围计数表T2。

如图11所示，对应于第2耗尽度所设定的“VPS范围”及“VPS计数”的值比对应于第1耗尽度所设定的“VPS范围”及“VPS计数”的值高。对应于第3耗尽度所设定的“VPS范围”及“VPS计数”的值比对应于第2耗尽度所设定的“VPS范围”及“VPS计数”的值高。“VPS范围”及“VPS计数”的值是“第1阈值”的一例。

在本实施方式中，半导体存储装置20的耗尽度(例如写入抹除次数)由存储器控制器10进行管理。存储器控制器10通知半导体存储装置20表示半导体存储装置20的耗尽度的信息。半导体存储装置20的控制电路106基于由存储器控制器10通知的上述信息，来判定半导体存储装置20的耗尽度。

然后，控制电路106基于所判定的半导体存储装置20的耗尽度，来决定所使用的“VPS范围”及“VPS计数”的值。例如，控制电路106从VPS范围计数表T2A、T2B、T2C之中选择与所判定的半导体存储装置20的耗尽度所对应的VPS范围计数表T2。然后，控制电路106使用所选择的VPS范围计数表T2中所包含的“VPS范围”及“VPS计数”的值来产生写入可靠性指标。

如上所述，在本实施方式中，半导体存储装置20基于根据半导体存储装置20的耗尽度而不同的阈值来产生写入可靠性指标。此处，如果半导体存储装置20的耗尽度进展，那么写入时的程序循环数或完成写入的存储单元MT的数量有可能偏向上方。因此，如果阈值集合(“VPS范围”及“VPS计数”的值)是单一的，那么半导体存储装置20的耗尽度进展时读取验证被削减的情况变少，读取验证的削减效果可能会降低。因此，通过针对半导体存储装置20的每个耗尽度准备阈值集合，并根据耗尽度改变要参考的阈值集合，能够提升读取验证的削减效果。

(第3实施方式)

接下来，对第3实施方式进行说明。第3实施方式与第1实施方式的不同之处在于，使用与待写入字线WL的位置相应的多个VPS范围计数表T3A、T3B。以下所说明构成以外的构成与第1实施方式相同。

图12(a)～(b)是表示第3实施方式的VPS范围计数表T3A、T3B的一例的图。在本实施方式中，使用与待写入字线WL相对于存储单元阵列109中所包含的多个字线WL的位置相应的多个VPS范围计数表T3A、T3B。例如，VPS范围计数表T3A是对存储单元MT的写入难易度(阈值电压的上升难易度)为第1基准的字线WL所对应的表。与第1基准对应的字线WL例如为存储单元阵列109中所包含的多个字线WL之中除两端的字线WL以外的字线WL(WL(1～94))。VPS范围计数表T3B是对存储单元MT的写入难易度(阈值电压的上升难易度)为第2基准的字线WL所对应的表。与第2基准对应的字线WL例如为存储单元阵列109中所包含的多个字线WL之中的两端的字线WL(WL(0、95))。第2基准与第1基准相比，容易对存储单元MT进行写入(阈值电压容易上升)。以下，在不区分VPS范围计数表T3A、T3B的情况下，称为VPS范围计数表T3。

如图12所示，对应于第2基准所设定的“VPS范围”及“VPS计数”的值比对应于第1基准所设定的“VPS范围”及“VPS计数”的值高。“VPS范围”及“VPS计数”的值是“第2阈值”的一例。

在本实施方式中，半导体存储装置20的控制电路106基于待写入字线WL相对于存储单元阵列109中所包含的多个字线WL的位置，来决定所使用的“VPS范围”及“VPS计数”的值。例如，控制电路106基于表示待写入字线WL的写入目的地地址信息，来选择与待写入字线WL的位置所对应的VPS范围计数表T3。然后，控制电路106使用所选择的VPS范围计数表T3中所包含的“VPS范围”及“VPS计数”的值来产生写入可靠性指标。

如上所述，在本实施方式中，半导体存储装置20根据选择字线WL相对于多个字线WL的位置，基于阈值来产生写入可靠性指标。此处，半导体存储装置20存在特性根据字线WL而不同的情况，存在每个字线WL的写入动作时的程序循环数或完成写入的存储单元MT的数量不同的情况。因此，在阈值集合为单一的情况下，在特性不同的字线WL中读取验证被削减的情况变少，读取验证的削减效果可能会降低。因此，通过准备与字线WL的位置对应的多个阈值集合，根据字线WL的位置来改变要参考的阈值集合，能够提升读取验证的削减效果。

(第4实施方式)

接下来，对第4实施方式进行说明。第4实施方式与第1实施方式的不同之处在于，在半导体存储装置20中判定是否执行读取验证。以下所说明构成以外的构成与第1实施方式相同。

图13是表示第4实施方式的半导体存储装置20A的构成的框图。在本实施方式中，控制电路106具有读取验证管理部121。指标产生部106a将所产生的可靠性指标输出至读取验证管理部121。读取验证管理部121进行第1实施方式中参照图11所说明的S201至S208的处理。即，读取验证管理部121在写入可靠性指标为“1”的情况下，跳过读取验证。另一方面，读取验证管理部121在写入可靠性指标为“0”的情况下，进行读取验证，验证能否正常地读出写入数据。读取验证管理部121在判定写入动作成功的情况下，将表示写入动作成功的状态信息STS设定于状态寄存器103。

根据这种构成，无需通过存储器控制器10来判定是否执行读取验证，能够减少存储器控制器10与半导体存储装置20之间的信号收发。

以上，已对若干个实施方式进行了说明。但是，实施方式并不限定于上述例。例如，上述2个以上的实施方式可彼此组合。例如，写入可靠性指标并不限定于二值“0”与“1”，也可为多值。例如，程序循环可仅进行1次就结束。

根据以上所说明的至少1个实施方式，针对来自存储器控制器的写入指令，半导体存储装置执行程序动作，即执行程序循环，该程序循环包括：进行程序验证，即对字线施加写入电压，进行第1数据值的写入判定，在判定第1数据值的写入未完成的情况下增加所述写入电压的设定值，并基于根据程序动作中的第1数据值的写入进度所获得的第1信息来产生指标，存储器控制器基于上述指标，判定是否执行从多个存储单元读出数据的读取验证。根据这种构成，能够更好地控制半导体存储装置。

已对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子提出的，并不意在限定发明的范围。这些实施方式可以其它各种方式实施，可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变形包括在发明的范围或主旨中，同样地包括在权利要求书中记载的发明及其均等的范围中。

[符号的说明]

1 存储器系统

10 存储器控制器

20 半导体存储装置

101 输入输出电路

102 逻辑控制电路

103 状态寄存器

103a FDI寄存器

104 地址寄存器

105 指令寄存器

106 控制电路

106a 指标产生部

107 阈值保存部

108 电压产生电路

109 存储单元阵列

110 行地址缓冲器

111 行解码器

112 列地址缓冲器

113 列解码器

114 数据寄存器

115 感测放大器

201 VPS范围比较部

202 VPS计数比较部

MT 存储单元

WL 字线。

Claims (11)

1.一种存储器系统，包括：

存储器控制器；以及

半导体存储装置，包括：第1多个存储单元、及与所述第1多个存储单元连接的第1字线；

所述存储器控制器是：在对所述第1多个存储单元写入数据的情况下，将第1写入指令发送至所述半导体存储装置，

针对所述第1写入指令，

所述半导体存储装置执行程序动作，并根据所述程序动作中的程序循环的重复次数来产生第1指标，所述程序动作是：重复执行包括对所述第1字线施加写入电压的所述程序循环直至满足第1条件为止，

所述存储器控制器从所述半导体存储装置读出所述第1指标，并基于所述读出的第1指标，来判定是否执行从所述第1多个存储单元读出数据的第1读取验证。

2.根据权利要求1所述的存储器系统，其中

所述存储器控制器在判定为执行所述第1读取验证的情况下，

将用于读出所述第1多个存储单元的数据的读出指令发送至所述半导体存储装置，

所述半导体存储装置针对所述读出指令，执行：从所述第1多个存储单元读出数据，并将所述读出的数据发送至所述存储器控制器的读出动作。

3.根据权利要求2所述的存储器系统，其中

所述存储器控制器根据来自外部主机装置的以所述第1多个存储单元的数据为读出对象的读出请求，将所述读出指令发送至所述半导体存储装置，

所述半导体存储装置执行所述读出动作。

4.根据权利要求1至3中任一项所述的存储器系统，其中

所述半导体存储装置除了根据所述重复次数，还根据满足所述第1条件而完成所述程序动作的存储单元的数量来产生所述第1指标。

5.根据权利要求4所述的存储器系统，其中

所述程序动作还包括重复执行所述程序循环至满足第2条件为止的动作。

6.根据权利要求5所述的存储器系统，其中

所述重复次数包括：

满足所述第1条件为止重复进行所述程序循环的第1次数、

及满足所述第2条件为止重复进行所述程序循环的第2次数。

7.根据权利要求6所述的存储器系统，其中

所述第1条件是基于第1验证电压来结束所述程序循环的条件，

所述第2条件是基于与所述第1验证电压不同的第2验证电压来结束所述程序循环的条件。

8.根据权利要求6所述的存储器系统，其中

所述半导体存储装置除了根据所述重复次数，还根据满足所述第2条件而完成所述程序动作的存储单元的数量来产生所述第1指标。

9.根据权利要求1所述的存储器系统，其中

所述半导体存储装置基于所述程序循环的重复次数及第1阈值来产生所述第1指标，

所述第1阈值是基于所述半导体存储装置的耗尽度来决定的。

10.根据权利要求1所述的存储器系统，其中

所述半导体存储装置基于所第1述程序循环的重复次数及第1阈值来产生所述第1指标，

所述半导体存储装置还包括：第2多个存储单元、及与所述第2多个存储单元连接的第2字线；

所述存储器控制器在对所述第2多个存储单元写入数据的情况下，将第2写入指令发送至所述半导体存储装置，

针对所述第2写入指令，

所述半导体存储装置执行第2程序动作，并基于所述第2程序动作中的第2程序循环的重复次数及与所述第1阈值不同的第2阈值来产生第2指标，所述第2程序动作是：重复执行包括对所述第2字线施加写入电压的所述第2程序循环直至满足所述第1条件为止；

所述存储器控制器从所述半导体存储装置读出所述第2指标，并基于所述读出的第2指标，来判定是否执行从所述第2多个存储单元读出数据的第2读取验证。

11.一种半导体存储装置，其特征在于可与存储器控制器连接，且包括：

多个存储单元；及

与所述多个存储单元连接的字线；

在从所述存储器控制器接收到用于对所述多个存储单元写入数据的写入指令的情况下，

执行程序动作，并根据所述程序动作中的程序循环的重复次数来产生指标，所述程序动作是：重复执行包括对所述字线施加写入电压的所述程序循环直至满足条件为止，

在从所述存储器控制器接收到用于读出所述指标的读出指令的情况下，将所述产生的指标发送至所述存储器控制器。

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