KR101044015B1 - 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명은 다수의 메모리 셀 중 제1 메모리 셀에 제1 비트수의 데이터가 저장되고, 제1 메모리 셀 주변의 제2 메모리 셀에 제1 비트수와 다른 제2 비트수의 데이터가 저장되도록 프로그램 동작을 실시하여, 인접 메모리 셀 간에 저장되는 데이터의 비트수를 다르게 함으로써 인접 메모리 셀 간의 간섭 현상을 줄이거나 리드 마진을 증가시킬 수 있는 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
멀티 레벨 메모리 셀, 비트수 차이, 간섭 현상.

Description

불휘발성 메모리 장치의 동작 방법{Operating Method of Nonvolatile Memory Device}
본 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것으로, 특히 인접하는 메모리 셀 간에, 저장되는 데이터의 비트수를 다르게 하는 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
불휘발성 메모리 중 플래시 메모리는 일반적으로 낸드(NAND) 플래시 메모리와 노어(NOR) 플래시 메모리로 구분된다. 노어 플래시 메모리는 메모리 셀들이 각각 독립적으로 워드 라인과 비트 라인에 연결되는 구조를 가지므로 랜덤 액세스 시간 특성이 우수한 반면에, 낸드 플래시 메모리는 복수 개의 메모리 셀들이 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 낸드 구조가 사용되고 있다.
최근에는, 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 2bit 이상의 데이터를 저장할 수 있는 멀티 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi Level Cell; MLC)이라고 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 한다.
멀티 레벨 셀(MLC)은 통상적으로 3개 이상의 문턱 전압 분포를 가지며, 이에 대응되는 3개 이상의 데이터 저장 상태를 가진다.
멀티 레벨 셀(MLC)에서는 집적도를 높이기 위해 메모리 셀의 크기와 메모리 셀 간의 간격이 작아지면서 인접 메모리 셀 간의 간섭 현상이 심화되어 하나의 메모리 셀에 멀티 비트 데이터를 저장하기가 더욱 어렵게 된다.
도 1은 모든 메모리 셀에 동일한 비트수의 데이터를 저장하는 일반적인 멀티 비트 데이터의 저장 방식을 보여준다.
도 1을 참조하면, 모든 메모리 셀에 동일하게 M 비트의 데이터가 저장된 것을 볼 수 있다.
도 2는 2비트 멀티 레벨 셀인 경우의 데이터의 일반적인 프로그램 순서를 보여준다.
도 2를 참조하면, 우선 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀의 제1 프로그램 동작(LSB 프로그램 동작)을 실시한다(ⓞ).
그 후, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀의 제2 프로그램 동작(LSB 프로그램 동작)을 실시한다(①).
그 후, 제2 워드 라인(WL1)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀의 제3 프로그램 동작(LSB 프로그램 동작)을 실시한다(②).
그 후, 제2 워드 라인(WL1)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀의 제4 프로그램 동작(LSB 프로그램 동작)을 실시한다(③).
그 후, 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀의 제5 프로그램 동작(MSB 프로그램 동작)을 실시한다(④).
그 후, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀의 제6 프로그램 동작(MSB 프로그램 동작)을 실시한다(⑤).
이와 같은 프로그램 순서가 모든 워드 라인에 대하여 반복된다.
그러나, 이 경우 모든 메모리 셀에 상위 비트(MSB) 프로그램 동작이 수행되기 때문에, 인접한 메모리 셀들 간의 간섭 현상의 영향으로 메모리 셀의 문턱 전압 분포가 넓어지게 되는 문제점이 있다.
좀 더 구체적으로 설명하면, 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀에 상위 비트(MSB) 프로그램 동작이 실시된 후에, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀에 상위 비트(MSB)프로그램 동작이 실시될 때 인접 메모리 셀의 간섭 영향으로 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀의 문턱 전압이 상승하여 문턱 전압 분포가 넓어지게 된다.
이는 제2 워드 라인(WL1)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀에 상위 비트(MSB) 프로그램 동작이 실시되고, 제2 워드 라인(WL1)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀에 상위 비트(MSB) 프로그램 동작이 실시된 후에도 동일하게 일어나서, 결과적으로 메모리 셀의 문턱 전압 변화에 의해 문턱 전압 분포가 매우 넓어지게 된다.
도 3(a) 내지 도 3(f)는 도 2의 프로그램 순서에 따라 데이터를 저장하는 경 우에 그 문턱 전압의 변화를 나타낸다.
도 3(a) 내지 도 3(f)를 참조하여 위에서 설명한 문턱 전압 분포 변화에 대하여 살펴보기로 한다.
도 3(a) 내지 도 3(f)에 도시된 문턱 전압들은 n번째 워드 라인을 기준으로 도시된 것인데, 설명의 편의를 위해 제1 워드 라인(WL0)을 예로 들어 설명한다. 따라서 앞으로 설명되는 문턱 전압 변화는 제1 워드 라인(WL0)에 연결된 메모리 셀의 문턱 전압 변화임을 밝혀 두는 바이다.
도 3(a)를 참조하면, 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀에 하위 비트(LSB) 프로그램 동작이 실시된다. 메모리 셀의 문턱 전압은 음의 값(소거 상태)에서 양의 값으로 증가한다. 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀은 아직 소거 상태이므로 문턱 전압이 변하지 않는다.
도 3(b)를 참조하면, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀에 하위 비트(LSB) 프로그램 동작이 실시된다. 이에 따라 인접 메모리 셀인 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀의 문턱 전압이 간섭 현상에 의해 상승한다. 즉, 인접 메모리 셀 간의 간섭 현상과 디스터번스(disturbance) 현상으로 인해 문턱 전압 분포가 넓어진다.
도 3(c)를 참조하면, 제2 워드 라인(WL1)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀에 하위 비트(LSB) 프로그램 동작이 실시되고, 제2 워드 라인(WL1)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀에 하위 비트(LSB) 프로그램 동작 이 실시된다.
이 프로그램 동작에 의한 간섭 현상 때문에, 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀 및 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀의 문턱 전압이 상승하여 문턱 전압 분포가 양의 방향으로 약간 넓어진다.
도 3(d)를 참조하면, 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀에 상위 비트(MSB) 프로그램 동작이 실시된다. 이에 따라 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀의 문턱 전압이 간섭 현상에 의해 상승하여 문턱 전압 분포가 양의 방향으로 약간 넓어진다.
도 3(e)를 참조하면, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀에 상위 비트(MSB) 프로그램 동작이 실시되면, 인접 메모리 셀 간의 간섭 현상의 의해 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀의 문턱 전압이 상승하여 문턱 전압 분포가 양의 방향으로 넓어진다.
도 3(f)를 참조하면, 제2 워드 라인(WL1)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀 및 제2 워드 라인(WL1)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀에 상위 비트(MSB) 프로그램 동작이 실시되는데, 이 때에도 인접 메모리 셀 간의 간섭 영향으로 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀 및 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀의 문턱 전압 분포가 양의 방향으로 넓어진다.
결과적으로, 종래와 같이 모든 메모리 셀에 동일한 비트수의 데이터를 저장 하게 되면 인접 메모리 셀 간의 간섭 현상의 영향으로 인해 메모리 셀의 문턱 전압 분포가 넓어지게 되는(즉, 리드 마진이 부족해지는) 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 인접하는 메모리 셀 간에 저장되는 데이터의 비트수를 다르게 함으로써 인접하는 메모리 셀 간의 간섭 현상을 줄이거나 리드 마진을 증가시키는 데 있다.
상기한 기술적 과제를 달성하기 위하여 본 발명에 따른 불휘발성 메모리 장치의 동작 방법은,
다수의 메모리 셀을 포함하는 메모리 셀 어레이가 제공되는 단계; 및
상기 메모리 셀 중 제1 메모리 셀에 제1 비트수의 데이터가 저장되고, 상기 제1 메모리 셀 주변의 제2 메모리 셀에 상기 제1 비트수와 다른 제2 비트수의 데이터가 저장되도록 프로그램 동작을 실시하는 단계를 포함한다.
이 실시예에 있어서, 상기 제1 메모리 셀과 상기 제2 메모리 셀에 저장되는 데이터의 비트수는 1비트 차이가 난다.
이 실시예에 있어서, 상기 제1 메모리 셀에는 2비트의 데이터가 저장되고, 상기 제2 메모리 셀에는 1비트의 데이터가 저장된다.
이 실시예에 있어서, 상기 제1 메모리 셀에는 3비트의 데이터가 저장되고, 상기 제2 메모리 셀에는 2비트의 데이터가 저장된다.
이 실시예에 있어서, 상기 제1 메모리 셀과 상기 제2 메모리 셀에 저장되는 데이터의 비트수는 2비트 차이가 난다.
이 실시예에 있어서, 상기 제1 메모리 셀에는 3비트의 데이터가 저장되고, 상기 제2 메모리 셀에는 1비트의 데이터가 저장된다.
또한, 본 발명에 따른 불휘발성 메모리 장치의 동작 방법은,
홀수 번째 워드 라인에 짝수 번째로 연결된 제1 메모리 셀, 상기 홀수 번째 워드 라인에 홀수 번째로 연결된 제2 메모리 셀, 짝수 번째 워드 라인에 짝수 번째로 연결된 제3 메모리 셀 및 상기 짝수 번째 워드 라인에 홀수 번째로 연결된 제4 메모리 셀을 포함하는 메모리 셀 어레이가 제공되는 단계; 및
상기 제1 및 제4 메모리 셀에 저장되는 데이터의 비트수가 상기 제2 및 제3 메모리 셀에 저장되는 데이터의 비트수와 다르도록 프로그램 동작을 실시하되, 상기 제1 메모리 셀과 상기 제2 메모리 셀 중 더 많은 비트 수의 데이터가 저장되는 메모리 셀의 최하위 비트를 먼저 프로그램하고, 상기 제3 메모리 셀과 상기 제4 메모리 셀 중 더 적은 비트 수의 데이터가 저장되는 메모리 셀의 최하위 비트를 먼저 프로그램하도록 프로그램 동작을 실시하는 단계를 포함한다.
이 실시예에 있어서, 상기 제1 및 제4 메모리 셀과 상기 제2 및 제3 메모리 셀에 저장되는 데이터의 비트수는 1비트 차이가 난다.
이 실시예에 있어서, 상기 제1 및 제4 메모리 셀에는 2비트의 데이터가 저장되고, 상기 제2 및 제3 메모리 셀에는 1비트의 데이터가 저장된다.
이 실시예에 있어서, 상기 프로그램 동작을 실시하는 단계는,
제1 워드 라인에 연결된 상기 제1 메모리 셀의 제1 프로그램 동작을 실시하는 단계;
상기 제1 워드 라인에 연결된 상기 제2 메모리 셀의 제2 프로그램 동작을 실시하는 단계;
제2 워드 라인에 연결된 상기 제3 메모리 셀의 제3 프로그램 동작을 실시하는 단계;
상기 제2 워드 라인에 연결된 상기 제4 메모리 셀의 제4 프로그램 동작을 실시하는 단계; 및
상기 제1 워드 라인에 연결된 상기 제1 메모리 셀에 대한 제5 프로그램 동작을 실시하는 단계를 포함하며,
상기 제1, 제2 및 제5 프로그램 동작에 의해 상기 제1 메모리 셀에 상기 제2 메모리 셀보다 더 많은 비트수를 갖는 데이터의 저장이 완료된다.
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다른 실시예에 있어서, 상기 제1 및 제4 메모리 셀에는 3비트의 데이터가 저장되고, 상기 제2 및 제3 메모리 셀에는 2비트의 데이터가 저장된다.
이 실시예에 있어서, 상기 프로그램 동작을 실시하는 단계는,
제1 워드 라인에 연결된 상기 제1 메모리 셀의 제1 프로그램 동작을 실시하는 단계;
상기 제1 워드 라인에 연결된 상기 제2 메모리 셀의 제2 프로그램 동작을 실시하는 단계;
제2 워드 라인에 연결된 상기 제3 메모리 셀의 제3 프로그램 동작을 실시하는 단계;
상기 제2 워드 라인에 연결된 상기 제4 메모리 셀의 제4 프로그램 동작을 실시하는 단계;
제1 워드 라인에 연결된 상기 제1 메모리 셀의 제5 프로그램 동작을 실시하는 단계;
상기 제1 워드 라인에 연결된 상기 제2 메모리 셀의 제6 프로그램 동작을 실시하는 단계;
제2 워드 라인에 연결된 상기 제3 메모리 셀의 제7 프로그램 동작을 실시하는 단계;
상기 제2 워드 라인에 연결된 상기 제4 메모리 셀의 제8 프로그램 동작을 실시하는 단계;
상기 제1 워드 라인에 연결된 상기 제1 메모리 셀에 대한 제9 프로그램 동작을 실시하는 단계를 포함하며,
상기 제1, 제2, 제5, 제6, 및 제9 프로그램 동작에 의해 상기 제1 메모리 셀에 상기 제2 메모리 셀보다 더 많은 비트수를 갖는 데이터의 저장이 완료된다.
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다른 실시예에 있어서, 상기 제1 및 제4 메모리 셀과 상기 제2 및 제3 메모리 셀에 저장되는 데이터의 비트수는 2비트 차이가 난다.
이 실시예에 있어서, 상기 제1 및 제4 메모리 셀에는 3비트의 데이터가 저장되고, 상기 제2 및 제3 메모리 셀에는 1비트의 데이터가 저장된다.
이 실시예에 있어서, 상기 프로그램 동작을 실시하는 단계는,
제1 워드 라인에 연결된 상기 제1 메모리 셀의 제1 프로그램 동작을 실시하는 단계;
상기 제1 워드 라인에 연결된 상기 제2 메모리 셀의 제2 프로그램 동작을 실시하는 단계;
제2 워드 라인에 연결된 상기 제3 메모리 셀의 제3 프로그램 동작을 실시하는 단계;
상기 제2 워드 라인에 연결된 상기 제4 메모리 셀의 제4 프로그램 동작을 실시하는 단계; 및
상기 제1 워드 라인에 연결된 상기 제1 메모리 셀에 대한 제5 프로그램 동작 및 제6 프로그램 동작을 실시하는 단계를 포함하며,
상기 제1, 제2, 제5 및 제6 프로그램 동작에 의해 상기 제1 메모리 셀에 상기 제2 메모리 셀보다 더 많은 비트수를 갖는 데이터의 저장이 완료된다.
실시예에 있어서, 상기 제1 및 제4 메모리 셀에는 1비트의 데이터가 저장되고, 상기 제2 및 제3 메모리 셀에는 2비트의 데이터가 저장되는 경우에 상기 프로그램 동작을 실시하는 단계는,
제1 워드 라인에 연결된 상기 제2 메모리 셀의 제1 프로그램 동작을 실시하는 단계;
상기 제1 워드 라인에 연결된 상기 제1 메모리 셀의 제2 프로그램 동작을 실시하는 단계;
제2 워드 라인에 연결된 상기 제4 메모리 셀의 제3 프로그램 동작을 실시하는 단계;
상기 제2 워드 라인에 연결된 상기 제3 메모리 셀의 제4 프로그램 동작을 실시하는 단계; 및
상기 제1 워드 라인에 연결된 상기 제2 메모리 셀 에 대한 제5 프로그램 동작을 실시하는 단계를 포함하며,
상기 제1, 제2 및 제5 프로그램 동작에 의해 상기 제2 메모리 셀에 상기 제1 메모리 셀보다 더 많은 비트수를 갖는 데이터의 저장이 완료된다.
실시예에 있어서, 상기 제1 및 제4 메모리 셀에는 2비트의 데이터가 저장되고, 상기 제2 및 제3 메모리 셀에는 3비트의 데이터가 저장되는 경우에 상기 프로그램 동작을 실시하는 단계는,
제1 워드 라인에 연결된 상기 제2 메모리 셀의 제1 프로그램 동작을 실시하는 단계;
상기 제1 워드 라인에 연결된 상기 제1 메모리 셀의 제2 프로그램 동작을 실시하는 단계;
제2 워드 라인에 연결된 상기 제4 메모리 셀의 제3 프로그램 동작을 실시하는 단계;
상기 제2 워드 라인에 연결된 상기 제3 메모리 셀의 제4 프로그램 동작을 실시하는 단계;
제1 워드 라인에 연결된 상기 제2 메모리 셀의 제5 프로그램 동작을 실시하는 단계;
상기 제1 워드 라인에 연결된 상기 제1 메모리 셀의 제6 프로그램 동작을 실시하는 단계;
제2 워드 라인에 연결된 상기 제4 메모리 셀의 제7 프로그램 동작을 실시하는 단계;
상기 제2 워드 라인에 연결된 상기 제3 메모리 셀의 제8 프로그램 동작을 실시하는 단계;
상기 제1 워드 라인에 연결된 상기 제2 메모리 셀 에 대한 제9 프로그램 동작을 실시하는 단계를 포함하며,
상기 제1, 제2, 제5, 제6, 및 제9 프로그램 동작에 의해 상기 제2 메모리 셀에 상기 제1 메모리 셀보다 더 많은 비트수를 갖는 데이터의 저장이 완료된다.
실시예에 있어서, 상기 제1 및 제4 메모리 셀에는 1비트의 데이터가 저장되고, 상기 제2 및 제3 메모리 셀에는 3비트의 데이터가 저장되는 경우에 상기 프로그램 동작을 실시하는 단계는,
제1 워드 라인에 연결된 상기 제2 메모리 셀의 제1 프로그램 동작을 실시하는 단계;
상기 제1 워드 라인에 연결된 상기 제1 메모리 셀의 제2 프로그램 동작을 실시하는 단계;
제2 워드 라인에 연결된 상기 제4 메모리 셀의 제3 프로그램 동작을 실시하는 단계;
상기 제2 워드 라인에 연결된 상기 제3 메모리 셀의 제4 프로그램 동작을 실시하는 단계; 및
상기 제1 워드 라인에 연결된 상기 제2 메모리 셀 에 대한 제5 프로그램 동작 및 제6 프로그램 동작을 실시하는 단계를 포함하며,
상기 제1, 제2, 제5 및 제6 프로그램 동작에 의해 상기 제2 메모리 셀에 상기 제1 메모리 셀보다 더 많은 비트수를 갖는 데이터의 저장이 완료된다.
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본 발명에 따른 불휘발성 메모리 장치의 동작 방법은 하나의 메모리 셀에 프로그램된 데이터의 비트수와, 그 인접 메모리 셀에 프로그램된 데이터의 비트수를 다르게 함으로써 인접한 메모리 셀간의 간섭 현상에 의해 메모리 셀의 문턱 전압 분포가 넓어지는 현상을 막을 수 있다.
또한, 인접 메모리 셀에 데이터가 프로그램될 때 받게 되는 디스터번스(disturbance) 현상도 방지할 수 있게 된다. 따라서 멀티 비트 데이터를 저장하는 메모리 셀의 개발이 용이해질 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 더욱 분명해질 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 멀티 비트 데이터의 저장 방식을 보여준다.
하나의 메모리 셀에 M 비트의 데이터가 저장된 경우, 그 메모리 셀의 워드 라인 방향과 비트 라인 방향으로 인접한 메모리 셀들에는 이와 다른 N 비트의 데이터가 저장될 수 있다.
구체적으로는, 도 4를 참조하면, 하나의 메모리 셀에 M 비트의 데이터가 저장된 경우, 그 메모리 셀의 워드 라인 방향과 비트 라인 방향으로 인접한 메모리 셀들에는 이보다 1비트 적은 M-1 비트의 데이터가 저장될 수 있다.
더 구체적으로는, 홀수 번째 워드 라인(WL0, WL2,...)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)들에 M 비트의 데이터가 저장되었으면, 홀수 번째 워드 라인(WL0, WL2,...)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀)들 및 짝수 번째 워드 라인(WL1, WL3,...)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제3 메모리 셀)들에는 M-1 비트의 데이터가 저장될 수 있다. 또한, 짝수 번째 워드 라인(WL1, WL3,...)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제4 메모리 셀)들에는 M 비트의 데이터가 저장될 수 있다.
즉, 하나의 메모리 셀에 최상위 비트 데이터(MSB data)가 프로그램된 후, 그 인접 메모리 셀에는 최상위 비트 데이터(MSB data)를 프로그램하지 않도록 함으로 써 인접한 메모리 셀간의 간섭 현상에 의해 문턱 전압 분포가 넓어지는 현상을 막을 수 있다. 또한, 인접 메모리 셀에 데이터가 프로그램될 때 받는 디스터번스(disturbance) 현상도 방지할 수 있게 된다.
이와 같은 프로그램 순서가 모든 워드 라인에 대하여 반복된다.
상기 실시예에서는 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀에 먼저 데이터를 프로그램하고 그 후에 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀에 프로그램하였으나, 그 반대의 순서도 물론 가능하며, 이 경우에는 전체적인 프로그램 순서에 있어서 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀에 먼저 프로그램 동작이 실시된다. 이 원리는 상기 실시예 뿐만 아니라 이하에서 설명되는 다른 실시예에도 적용되며 나아가 본 발명에 따른 모든 실시예에 동일하게 적용된다.
도 5는 2비트 멀티 레벨 셀(M=2)에서 도 4의 저장 방식에 따른 데이터의 프로그램 순서를 보여준다.
도 6(a) 내지 도 6(d)는 도 5의 프로그램 순서에 따라 데이터를 저장하는 경우에 그 문턱 전압의 변화를 나타낸다.
도 6(a) 내지 도 6(d)에 도시된 문턱 전압들은 n번째 워드 라인을 기준으로 도시된 것인데, 도 3(a) 내지 도 3(f)에서와 마찬가지로, 설명의 편의를 위해 제1 워드 라인(WL0)을 예로 들어 설명한다. 따라서 앞으로 설명되는 문턱 전압 변화는 제1 워드 라인(WL0)에 연결된 메모리 셀의 문턱 전압 변화임을 밝혀 두는 바이다.
도 5 및 도 6(a)를 참조하면, 우선 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)의 제1 프로그램 동작(LSB 프로그램 동작)을 실시한다(ⓞ). 문턱 전압은 음의 값(소거 상태)에서 양의 값으로 증가한다. 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀)은 아직 소거 상태이므로 문턱 전압이 변하지 않는다.
도 5를 참조하면, 그 후, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀)의 제2 프로그램 동작(LSB 프로그램 동작)을 실시한다(①). 도 6(b)를 참조하면, 인접 메모리 셀인 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)의 문턱 전압이 간섭 현상에 의해 상승하여 문턱 전압 분포가 양의 방향으로 약간 넓어진다. 인접 메모리 셀 간의 간섭 현상과 디스터번스(disturbance) 현상으로 인해 문턱 전압 분포가 넓어진 것임은 도 3(b)에서 설명한 바와 같다.
그 후, 제2 워드 라인(WL1)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제3 메모리 셀)의 제3 프로그램 동작(LSB 프로그램 동작)을 실시한다(②).
그 후, 제2 워드 라인(WL1)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제4 메모리 셀)의 제4 프로그램 동작(LSB 프로그램 동작)을 실시한다(③).
따라서 제3 및 제4 프로그램 동작에 의한 간섭 현상 때문에, 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀) 및 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀)의 문턱 전압이 상승하여 문턱 전압 분포가 양의 방향으로 약간 넓어지게 되겠지만, 이는 도 6에서는 도시하지 않았다.
그 후, 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)의 제5 프로그램 동작(MSB 프로그램 동작)을 실시한다(④). 이 때 이미 프로그램된 하위 비트(LSB)를 다시 프로그램함으로써 인접한 메모리 셀의 하위 비트(LSB)가 프로그램되는 동안 받았던 간섭 영향을 제거하게 된다. 도 6(c)를 참조하면, 또한 간섭 현상 때문에 인접한 메모리 셀, 즉, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀)의 문턱 전압이 상승하여 문턱 전압 분포가 양의 방향으로 넓어진다.
여기서, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀) 및 제2 워드 라인(WL1)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제3 메모리 셀)에는 더 이상 프로그램 동작을 실시하지 않고, 제2 워드 라인(WL1)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제4 메모리 셀)의 제8 프로그램 동작(MSB 프로그램 동작)을 실시한다(⑦).
도 6(d)를 참조하면, 이 때문에, 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)의 문턱 전압 분포가 변하지 않는다. 왜냐하면, 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)은 상위 비트(MSB) 프로그램 동작이 실시된 후에는 인접 메모리 셀에 의한 간섭 영향을 받지 않기 때문이다.
더 자세하게 설명하면, 이 프로그램 동작(⑦) 전에 제3 워드 라인(WL2)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)의 제6 프로그램 동작(LSB 프로그램 동작)을 실시하고(⑤), 제3 워드 라인(WL2)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀)의 제7 프로그램 동작(LSB 프로그램 동 작)을 실시한다(⑥).
도 7은 3비트 멀티 레벨 셀(M=3)에서 도 4의 저장 방식에 따른 데이터의 프로그램 순서를 보여준다.
도 7을 참조하면, 도 5에서와 마찬가지로, 우선 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)의 제1 프로그램 동작(LSB 프로그램 동작)을 실시한다(ⓞ).
그 후, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀)의 제2 프로그램 동작(LSB 프로그램 동작)을 실시한다(①).
그 후, 제2 워드 라인(WL1)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제3 메모리 셀)의 제3 프로그램 동작(LSB 프로그램 동작)을 실시한다(②).
그 후, 제2 워드 라인(WL1)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제4 메모리 셀)의 제4 프로그램 동작(LSB 프로그램 동작)을 실시한다(③).
그 후, 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)의 제5 프로그램 동작(CSB 프로그램 동작)을 실시한다(④).
그 후, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀)의 제6 프로그램 동작(CSB 프로그램 동작)을 실시한다(⑤).
그 후, 제3 워드 라인(WL2)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)의 하위 비트(LSB) 프로그램 동작을 실시한다(⑥).
그 후, 제3 워드 라인(WL2)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀)의 하위 비트(LSB) 프로그램 동작을 실시한다(⑦).
그 후, 제2 워드 라인(WL1)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제3 메모리 셀)의 제7 프로그램 동작(CSB 프로그램 동작)을 실시한다(⑧).
그 후, 제2 워드 라인(WL1)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제4 메모리 셀)의 제8 프로그램 동작(CSB 프로그램 동작)을 실시한다(⑨).
그 후, 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)의 제9 프로그램 동작(MSB 프로그램 동작)을 실시한다(⑩).
여기서, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀) 및 제2 워드 라인(WL1)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제3 메모리 셀)에는 더 이상 프로그램 동작을 실시하지 않고, 제2 워드 라인(WL1)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제4 메모리 셀)에 상위 비트(MSB) 프로그램 동작을 실시한다(⑮).
따라서 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)은 상위 비트(MSB) 프로그램 동작이 실시된 후에는 인접 메모리 셀에 의한 간섭 영향을 받지 않게 된다.
이와 같은 프로그램 순서가 모든 워드 라인에 대하여 반복된다.
도 8은 본 발명의 다른 실시예에 따른 멀티 비트 데이터의 저장 방식을 보여준다.
도 8을 참조하면, 하나의 메모리 셀에 M+1 비트의 데이터가 저장된 경우, 그 메모리 셀의 상하 좌우에 인접한 메모리 셀들에는 이보다 2비트 적은 M-1 비트의 데이터가 저장될 수 있다.
더 구체적으로는, 홀수 번째 워드 라인(WL0, WL2,...)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)들에 M+1 비트의 데이터가 저장되었으면, 홀수 번째 워드 라인(WL0, WL2,...)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀)들 및 짝수 번째 워드 라인(WL1, WL3,...)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제3 메모리 셀)들에는 M-1 비트의 데이터가 저장될 수 있다. 또한, 짝수 번째 워드 라인(WL1, WL3,...)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제4 메모리 셀)들에는 M+1 비트의 데이터가 저장될 수 있다.
즉, 하나의 메모리 셀에 최상위 비트(MSB) 및 그 바로 아래 비트가 프로그램된 후, 그 인접 메모리 셀에는 최상위 비트(MSB) 및 그 바로 아래 비트를 프로그램하지 않도록 함으로써 인접한 메모리 셀간의 간섭 현상에 의해 문턱 전압 분포가 넓어지는 현상을 막을 수 있다. 또한, 인접 메모리 셀에 데이터가 프로그램될 때 받는 디스터번스(disturbance) 현상도 방지할 수 있게 된다.
도 9는 3비트 멀티 레벨 셀(M=2)에서 도 8의 저장 방식에 따른 데이터의 프로그램 순서를 보여준다.
도 9를 참조하면, 우선 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)의 제1 프로그램 동작(LSB 프로그램 동작)을 실시한다(ⓞ).
그 후, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀)의 제2 프로그램 동작(LSB 프로그램 동작)을 실시한다(①).
그 후, 제2 워드 라인(WL1)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제3 메모리 셀)의 제3 프로그램 동작(LSB 프로그램 동작)을 실시한다(②).
그 후, 제2 워드 라인(WL1)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제4 메모리 셀)의 제4 프로그램 동작(LSB 프로그램 동작)을 실시한다(③).
그 후, 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)의 제5 프로그램 동작(CSB 프로그램 동작) 및 제6 프로그램 동작(MSB 프로그램 동작)을 실시한다(④,⑤).
여기서, 제1 워드 라인(WL0)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀) 및 제2 워드 라인(WL1)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제3 메모리 셀)에는 더 이상 프로그램 동작을 실시하지 않고, 제2 워드 라인(WL1)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제4 메모리 셀)의 제9 프로그램 동작(CSB 프로그램 동작) 및 제10 프로그램 동작(MSB 프로그램 동작)을 실시한다(⑧,⑨).
더 자세하게 설명하면, 이 프로그램 동작(⑧,⑨) 전에 제3 워드 라인(WL2)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)의 제7 프로그램 동작(LSB 프로그램 동작)을 실시하고(⑥), 제3 워드 라인(WL2)과 홀수 번째 비트 라인(ODD)에 연결된 메모리 셀(제2 메모리 셀)의 제8 프로그램 동작(LSB 프로그램 동작)을 실시한다(⑦).
따라서 제1 워드 라인(WL0)과 짝수 번째 비트 라인(EVEN)에 연결된 메모리 셀(제1 메모리 셀)은 상위 비트(MSB) 프로그램 동작이 실시된 후에는 인접 메모리 셀에 의한 간섭 영향을 받지 않게 된다.
이와 같은 프로그램 순서가 모든 워드 라인에 대하여 반복된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 모든 메모리 셀에 동일한 비트수를 저장하는 일반적인 멀티 비트 데이터의 저장 방식을 보여주는 도면이다.
도 2는 2비트 멀티 레벨 셀인 경우의 데이터의 일반적인 프로그램 순서를 보여주는 도면이다.
도 3은 도 2의 프로그램 순서에 따라 데이터를 저장하는 경우에 그 문턱 전압의 변화를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 멀티 비트 데이터의 저장 방식을 보여주는 도면이다.
도 5는 2비트 멀티 레벨 셀(M=2)에서 도 4의 저장 방식에 따른 데이터의 프로그램 순서를 보여주는 도면이다.
도 6은 도 5의 프로그램 순서에 따라 데이터를 저장하는 경우에 그 문턱 전압의 변화를 나타내는 도면이다.
도 7은 3비트 멀티 레벨 셀(M=3)에서 도 4의 저장 방식에 따른 데이터의 프로그램 순서를 보여주는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 멀티 비트 데이터의 저장 방식을 보여주는 도면이다.
도 9는 3비트 멀티 레벨 셀(M=2)에서 도 8의 저장 방식에 따른 데이터의 프로그램 순서를 보여주는 도면이다.

Claims (18)

  1. 삭제
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  7. 홀수 번째 워드 라인에 짝수 번째로 연결된 제1 메모리 셀, 상기 홀수 번째 워드 라인에 홀수 번째로 연결된 제2 메모리 셀, 짝수 번째 워드 라인에 짝수 번째로 연결된 제3 메모리 셀 및 상기 짝수 번째 워드 라인에 홀수 번째로 연결된 제4 메모리 셀을 포함하는 메모리 셀 어레이가 제공되는 단계; 및
    상기 제1 및 제4 메모리 셀에 저장되는 데이터의 비트수가 상기 제2 및 제3 메모리 셀에 저장되는 데이터의 비트 수와 다르도록 프로그램 동작을 실시하되, 상기 제1 메모리 셀과 상기 제2 메모리 셀 중 더 많은 비트 수의 데이터가 저장되는 메모리 셀의 최하위 비트를 먼저 프로그램하고, 상기 제3 메모리 셀과 상기 제4 메모리 셀 중 더 적은 비트 수의 데이터가 저장되는 메모리 셀의 최하위 비트를 먼저 프로그램하도록 프로그램 동작을 실시하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1 및 제4 메모리 셀과 상기 제2 및 제3 메모리 셀에 저장되는 데이터의 비트수는 1비트 차이가 나는 불휘발성 메모리 장치의 동작 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1 및 제4 메모리 셀에는 2비트의 데이터가 저장되고, 상기 제2 및 제3 메모리 셀에는 1비트의 데이터가 저장되는 불휘발성 메모리 장치의 동작 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 프로그램 동작을 실시하는 단계는,
    제1 워드 라인에 연결된 상기 제1 메모리 셀의 제1 프로그램 동작을 실시하는 단계;
    상기 제1 워드 라인에 연결된 상기 제2 메모리 셀의 제2 프로그램 동작을 실시하는 단계;
    제2 워드 라인에 연결된 상기 제3 메모리 셀의 제3 프로그램 동작을 실시하는 단계;
    상기 제2 워드 라인에 연결된 상기 제4 메모리 셀의 제4 프로그램 동작을 실시하는 단계; 및
    상기 제1 워드 라인에 연결된 상기 제1 메모리 셀에 대한 제5 프로그램 동작을 실시하는 단계를 포함하며,
    상기 제1, 제2 및 제5 프로그램 동작에 의해 상기 제1 메모리 셀에 상기 제2 메모리 셀보다 더 많은 비트수를 갖는 데이터의 저장이 완료되는 불휘발성 메모리 장치의 동작 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1 및 제4 메모리 셀에는 3비트의 데이터가 저장되고, 상기 제2 및 제3 메모리 셀에는 2비트의 데이터가 저장되는 불휘발성 메모리 장치의 동작 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 프로그램 동작을 실시하는 단계는,
    제1 워드 라인에 연결된 상기 제1 메모리 셀의 제1 프로그램 동작을 실시하는 단계;
    상기 제1 워드 라인에 연결된 상기 제2 메모리 셀의 제2 프로그램 동작을 실시하는 단계;
    제2 워드 라인에 연결된 상기 제3 메모리 셀의 제3 프로그램 동작을 실시하는 단계;
    상기 제2 워드 라인에 연결된 상기 제4 메모리 셀의 제4 프로그램 동작을 실시하는 단계;
    제1 워드 라인에 연결된 상기 제1 메모리 셀의 제5 프로그램 동작을 실시하는 단계;
    상기 제1 워드 라인에 연결된 상기 제2 메모리 셀의 제6 프로그램 동작을 실시하는 단계;
    제2 워드 라인에 연결된 상기 제3 메모리 셀의 제7 프로그램 동작을 실시하는 단계;
    상기 제2 워드 라인에 연결된 상기 제4 메모리 셀의 제8 프로그램 동작을 실시하는 단계;
    상기 제1 워드 라인에 연결된 상기 제1 메모리 셀에 대한 제9 프로그램 동작을 실시하는 단계를 포함하며,
    상기 제1, 제2, 제5, 제6, 및 제9 프로그램 동작에 의해 상기 제1 메모리 셀에 상기 제2 메모리 셀보다 더 많은 비트수를 갖는 데이터의 저장이 완료되는 불휘발성 메모리 장치의 동작 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1 및 제4 메모리 셀과 상기 제2 및 제3 메모리 셀에 저장되는 데이터의 비트수는 2비트 차이가 나는 불휘발성 메모리 장치의 동작 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1 및 제4 메모리 셀에는 3비트의 데이터가 저장되고, 상기 제2 및 제3 메모리 셀에는 1비트의 데이터가 저장되는 불휘발성 메모리 장치의 동작 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 프로그램 동작을 실시하는 단계는,
    제1 워드 라인에 연결된 상기 제1 메모리 셀의 제1 프로그램 동작을 실시하는 단계;
    상기 제1 워드 라인에 연결된 상기 제2 메모리 셀의 제2 프로그램 동작을 실시하는 단계;
    제2 워드 라인에 연결된 상기 제3 메모리 셀의 제3 프로그램 동작을 실시하는 단계;
    상기 제2 워드 라인에 연결된 상기 제4 메모리 셀의 제4 프로그램 동작을 실시하는 단계; 및
    상기 제1 워드 라인에 연결된 상기 제1 메모리 셀에 대한 제5 프로그램 동작 및 제6 프로그램 동작을 실시하는 단계를 포함하며,
    상기 제1, 제2, 제5 및 제6 프로그램 동작에 의해 상기 제1 메모리 셀에 상기 제2 메모리 셀보다 더 많은 비트수를 갖는 데이터의 저장이 완료되는 불휘발성 메모리 장치의 동작 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1 및 제4 메모리 셀에는 1비트의 데이터가 저장되고, 상기 제2 및 제3 메모리 셀에는 2비트의 데이터가 저장되는 경우에 상기 프로그램 동작을 실시하는 단계는,
    제1 워드 라인에 연결된 상기 제2 메모리 셀의 제1 프로그램 동작을 실시하는 단계;
    상기 제1 워드 라인에 연결된 상기 제1 메모리 셀의 제2 프로그램 동작을 실시하는 단계;
    제2 워드 라인에 연결된 상기 제4 메모리 셀의 제3 프로그램 동작을 실시하는 단계;
    상기 제2 워드 라인에 연결된 상기 제3 메모리 셀의 제4 프로그램 동작을 실시하는 단계; 및
    상기 제1 워드 라인에 연결된 상기 제2 메모리 셀 에 대한 제5 프로그램 동작을 실시하는 단계를 포함하며,
    상기 제1, 제2 및 제5 프로그램 동작에 의해 상기 제2 메모리 셀에 상기 제1 메모리 셀보다 더 많은 비트수를 갖는 데이터의 저장이 완료되는 불휘발성 메모리 장치의 동작 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1 및 제4 메모리 셀에는 2비트의 데이터가 저장되고, 상기 제2 및 제3 메모리 셀에는 3비트의 데이터가 저장되는 경우에 상기 프로그램 동작을 실시하는 단계는,
    제1 워드 라인에 연결된 상기 제2 메모리 셀의 제1 프로그램 동작을 실시하는 단계;
    상기 제1 워드 라인에 연결된 상기 제1 메모리 셀의 제2 프로그램 동작을 실시하는 단계;
    제2 워드 라인에 연결된 상기 제4 메모리 셀의 제3 프로그램 동작을 실시하는 단계;
    상기 제2 워드 라인에 연결된 상기 제3 메모리 셀의 제4 프로그램 동작을 실시하는 단계;
    제1 워드 라인에 연결된 상기 제2 메모리 셀의 제5 프로그램 동작을 실시하는 단계;
    상기 제1 워드 라인에 연결된 상기 제1 메모리 셀의 제6 프로그램 동작을 실시하는 단계;
    제2 워드 라인에 연결된 상기 제4 메모리 셀의 제7 프로그램 동작을 실시하는 단계;
    상기 제2 워드 라인에 연결된 상기 제3 메모리 셀의 제8 프로그램 동작을 실시하는 단계;
    상기 제1 워드 라인에 연결된 상기 제2 메모리 셀 에 대한 제9 프로그램 동작을 실시하는 단계를 포함하며,
    상기 제1, 제2, 제5, 제6, 및 제9 프로그램 동작에 의해 상기 제2 메모리 셀에 상기 제1 메모리 셀보다 더 많은 비트수를 갖는 데이터의 저장이 완료되는 불휘발성 메모리 장치의 동작 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1 및 제4 메모리 셀에는 1비트의 데이터가 저장되고, 상기 제2 및 제3 메모리 셀에는 3비트의 데이터가 저장되는 경우에 상기 프로그램 동작을 실시하는 단계는,
    제1 워드 라인에 연결된 상기 제2 메모리 셀의 제1 프로그램 동작을 실시하는 단계;
    상기 제1 워드 라인에 연결된 상기 제1 메모리 셀의 제2 프로그램 동작을 실시하는 단계;
    제2 워드 라인에 연결된 상기 제4 메모리 셀의 제3 프로그램 동작을 실시하는 단계;
    상기 제2 워드 라인에 연결된 상기 제3 메모리 셀의 제4 프로그램 동작을 실시하는 단계; 및
    상기 제1 워드 라인에 연결된 상기 제2 메모리 셀 에 대한 제5 프로그램 동작 및 제6 프로그램 동작을 실시하는 단계를 포함하며,
    상기 제1, 제2, 제5 및 제6 프로그램 동작에 의해 상기 제2 메모리 셀에 상기 제1 메모리 셀보다 더 많은 비트수를 갖는 데이터의 저장이 완료되는 불휘발성 메모리 장치의 동작 방법.
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