JP2010539626A - 半導体デバイス中のノイズの減少 - Google Patents

Abstract

本開示は、半導体デバイス中のノイズを低減する方法、デバイス、モジュール、及びシステムを開示する。一方法の実施形態は、ある期間、半導体デバイスのコントロールゲートにリセット電圧を印加すること、を含む。方法はさらに、リセット電圧を印加した後に、半導体デバイスの状態を検知することを含む。

Description

本開示は、全般的に半導体デバイスに関し、特に、一つ以上の実施形態で、不揮発性マルチレベルメモリセルに関する。

メモリデバイスは一般的に、コンピュータ中の内部回路、半導体回路、集積回路又は他の電子デバイスとして備えられる。ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、同期動的ランダムアクセスメモリ（ＳＤＲＡＭ）、及び、とりわけ、フラッシュメモリを含む、幾つかの異なるタイプのメモリが存在する。

フラッシュメモリは、広い範囲の電子応用に対して不揮発性メモリとして利用される。フラッシュメモリデバイスは、一般的には、高メモリ密度、高信頼性、及び低電力消費となり得る１トランジスタメモリセルを用いる。

フラッシュメモリの用途は、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、及び携帯電話のメモリを含む。プログラムコード及び基本入出力システム（ＢＩＯＳ）のようなシステムデータは、一般には、フラッシュメモリデバイスに記憶される。この情報は、とりわけ、パーソナルコンピュータシステム中で用いられ得る。

フラッシュメモリアレイアーキテクチャの二つの一般のタイプは、各々の基本メモリセル構造が配列される論理形式に対応して、所謂、”ＮＡＮＤ”及び”ＮＯＲ”アーキテクチャである。

ＮＡＮＤアレイアーキテクチャは、フローティングゲートメモリセルのアレイを行列状に配列し、アレイの各フローティングゲートメモリセルのゲートは、選択線に行ごとに結合される。しかしながら、各メモリセルは、そのドレインによって列検知線に直接的に結合されてはいない。その代わり、アレイのメモリセルは、ソース線及び列検知線の間で、ソースからドレインへと互いに直列に結合される。

ＮＡＮＤアレイアーキテクチャのメモリセルは、所望の状態にプログラムされ得る。つまり、電荷はメモリセルのフローティングゲートに配置され又は取り除かれ、セルを幾つかの記憶状態にすることができる。例えば、単一レベルセル（ＳＬＣ）は２デジット（値）、例えば、二進状態、例えば、０又は１を表し得る。フラッシュメモリセルはまた、２デジット（値）状態より多く、例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、及び１１１０、を記憶し得る。このようなセルは、マルチステートメモリセル、マルチデジットセル、又はマルチレベルセル（ＭＬＣ）と呼ばれることがある。ＭＬＣは、各セルが１デジット（桁）、例えば、１ビットより多くを表現できるので、メモリセルの数を増やすことなく、高密度メモリの製造を可能とすることができる。ＭＬＣは、一つより多いプログラムされた状態を有することができ、例えば、４デジットを表現することが可能なセルは１６個のプログラムされた状態を有することができる。ＭＬＣによっては、１６個のプログラムされた状態の一つは、消去状態であり得る。これらのＭＬＣでは、最低プログラム状態は消去状態より上位にはプログラムされない、つまり、もしセルが最低状態にプログラムされるならば、セルは、プログラミング動作中に電荷が注入されることはなく、消去状態に留まる。他の１５個の状態は、”非消去”状態と呼ばれることがある。

ＮＡＮＤフラッシュメモリが、例えば、７０ｎｍから５０ｎｍへ３５ｎｍへ、とより小さなサイズに縮小されるにつれ、１／ｆノイズとしても知られているランダムテレグラフシグナル（ＲＴＳ）ノイズの影響は、周波数ｆに逆比例するのでより深刻になり得る。メモリセルが検知されると、検知電流はＲＴＳが原因でジャンプし得る。例えば、検知電流は一般的に５００ｎＡだとすると、検知電流は４２５ｎＡから５６５ｎＡにランダムにジャンプし得る。これらのジャンプは、時として”量子ジャンプ”と呼ばれる。場合によっては、量子ジャンプは検知エラー、例えば、メモリセルの状態の検知に関連する電流の測定中のエラーを引き起こし得る。

Ｈｕｉ Ｔｉａｎ及びＡｂｂａｓ Ｅｌ Ｇａｍｅｌによる刊行物、”スイッチＭＯＳＦＥＴ回路中の１／ｆノイズの解析”ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔ ａｎｄ Ｓｙｓｔｅｍ−ＩＩ：Ａｎａｌｏｇ ａｎｄ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ，第３８巻、第２号、１５１−１５７頁、２００１年２月は、１／ｆノイズは、メモリセルゲート絶縁体中、例えば、シリコン酸化物界面中にトラップが形成される及び充填されることによって引き起こされ得ることを示唆する、ＲＴＳノイズに潜む有力な理論を示している。

実験は、半導体デバイスの電源を切ることによって、荷電キャリア、例えば電子をトラップから開放することができることを示していた。トラップされた荷電キャリアは、絶縁体を通過する他のキャリアの流れを妨げ得る。トラップを形成することは、形成されたトラップが充填されることに比べると遅いプロセスであり得る。ＲＴＳノイズを退治するために設計された幾つかの動作方法には、デバイスを何回も、例えば１００回電源を入れる及び電源を切ること、並びに、ＲＴＳによる近似的な変動を決定するために平均電流を測定することが含まれる。そのような動作方法は、より遅い検知動作をもたらし得る。

本開示の一つ以上の実施形態で用いられ得る不揮発性メモリアレイの部分の概略である。 本開示の一つ以上の実施形態によるメモリセルの断面図を図示している。 図２Ａの部分の拡大図を図示している。 本開示の一つ以上の実施形態による回路の動作の概略図を図示している。 本開示の一つ以上の実施形態による検知電圧ランプを図示している。 本開示の一つ以上の実施形態による離散検知電圧を図示している。 本開示の一つ以上の実施形態による動作電圧の表を図示している。 本開示の一つ以上の実施形態に従って作動する少なくとも一つのメモリデバイスを有する電子メモリシステムの機能ブロック図である。 本開示の一つ以上の実施形態による少なくとも一つのメモリデバイスを有するメモリモジュールの機能ブロック図である。

本開示の一つ以上の実施形態は、半導体デバイス中のノイズを減少させる方法、デバイス、及びシステムを提供する。一方法実施形態は、ある期間の間、半導体デバイスの制御ゲートにリセット電圧を印加することを含む。その方法はさらに、リセット電圧を印加した後に、半導体デバイスの状態を検知することを含む。

本開示の以下の詳細な記述では、開示の一部を形成し、本開示の実施形態がどのように実施され得るのか、が図示されている添付の図面を参照する。これらの実施形態は当業者が本開示の実施形態を実施することができるように十分に詳細に記述され、他の実施形態が利用され得ること及び本開示の範囲を逸脱することなく、工程、電気的、及び／又は構造的な変更をし得ることは理解されよう。本明細書中ではしばしばメモリデバイスが参照されるが、本開示の実施形態は、当業者によって半導体デバイスに一般に応用され得る。

図１は、不揮発性メモリアレイ１００の部分の概略である。図１の実施形態は、ＮＡＮＤアーキテクチャ不揮発性メモリを図示している。しかしながら、本明細書に記述されている実施形態は、本例に限定されない。図１に示されているように、メモリアレイ１００は、選択線１０５−１、．．．、１０５−Ｎ及び交差検知線１０７−１、．．．、１０７−Ｍを含んでいる。デジタル環境でのアドレッシングの容易さのために、選択線１０５−１、．．．、１０５−Ｎの数及び交差検知線１０７−１、．．．、１０７−Ｍの数は、それぞれ２の冪、例えば、２５６選択線×４０９６検知線である。

メモリアレイ１００は、ＮＡＮＤストリング（ＮＡＮＤ列）１０９−１、．．．、１０９−Ｍを含む。各ＮＡＮＤストリングは、不揮発性メモリセル１１１−１、．．．、１１１−Ｎを含み、各々は選択線１０５−１、．．．、１０５−Ｎ及び局所検知線１０７−１、．．．、１０７−Ｍの交差点に位置している。各ＮＡＮＤストリング１０９−１、．．．、１０９−Ｍの不揮発性メモリセル１１１−１、．．．、１１１−Ｎは、ソース選択ゲート（ＳＧＳ）、例えば電界効果トランジスタ（ＦＥＴ）１１３、及びドレイン選択ゲート（ＳＧＤ）、例えばＦＥＴ１１９の間でソースからドレインへと直列に結合される。ソース選択ゲート１１３は、局所検知線１０７−１及びソース選択線１１７の交差点に位置しており、一方、ドレイン選択ゲート１１９は、局所選択線１０７−１及びドレイン選択線１１５の交差点に位置している。

図１中に図示されている実施形態中に示されているように、ソース選択ゲート１１３のソースは、共通ソース線１２３に接続されている。ソース選択ゲート１１３のドレインは、対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースに接続されている。ドレイン選択ゲート１１９のドレインは、対応するＮＡＮＤストリング１０９−１に対する局所選択線１０７−１に、ドレイン接点１２１−１において接続されている。ドレイン選択ゲート１１９のソースは、対応するＮＡＮＤストリング１０９−１の最後のメモリセル１１９−Ｎ、例えばフローティングゲートトランジスタ、のドレインに接続されている。

実施形態によっては、不揮発性メモリセル１１−１、．．．、１１１−Ｎの構造は、ソース、ドレイン、フローティングゲート又は他の電荷蓄積層、及びコントロールゲートを含む。不揮発性メモリセル１１１−１、．．．、１１１−Ｎは、それぞれ選択線１０５−１、．．．、１０５−Ｎに結合されたコントロールゲートを有している。不揮発性メモリセル１１１−１、．．．、１１１−Ｎの列は、所定の局所検知線、例えば１０７−１、．．．、１０７−Ｍにそれぞれ結合されるＮＡＮＤストリング、例えば１０９−１、．．．、１０９−Ｍ、を構成する。不揮発性メモリセルの行は、所定の選択線、例えば１０５−１、．．．、１０５−Ｎ、に共通に結合されている。ＮＯＲアレイアーキテクチャは、メモリセルのストリングが、選択ゲート間に並列に結合されることを除けば、同様に配列される。

当業者は認識するだろうが、選択された選択線、例えば１０５−１、．．．、１０５−Ｎ、に結合されるセルの部分集合は、グループとして一緒にプログラムされ及び／又は検知され得る。プログラミング動作、例えば書き込み動作は、選択されたセルのしきい電圧（Ｖｔ）を所望のプログラム状態に対応する所望のプログラム電圧レベルまで増加させるために、幾つかのプログラムパルス、例えば１６Ｖ−２０Ｖ、を選択された選択線に印加することを含み得る。

読み出し又はプログラムベリファイ動作のような検知動作は、選択されたセルの状態を決定するために、選択されたセルに結合されている検知線の電圧及び／又は電流変化を検知することを含み得る。検知動作は、選択されたメモリセルに付随する検知線、例えば検知線１０７−１、を選択されたメモリセルに付随するソース線、例えばソース線１２３、に対するバイアス電圧より大きな電圧にバイアスすることを含み得る。あるいは、検知動作は、選択されたセルが導通し始めるとき、その後に放電が続く検知線１０７−１をプリチャージすること、及び放電を検知することを含む。検知動作はまた、リセット電圧、例えば−４Ｖ、を選択線、例えば選択線１０５−１、つまり選択されたメモリセルに付随するコントロールゲート、にある期間の間印加し、選択されたセルの状態を検知することを含み得る。

検知動作は、リセット電圧を印加した後に、選択されたメモリセルの状態を検知することを含み得る。選択されたセルの状態を検知することは、選択されていないセルのしきい電圧とは独立に、選択されていないセルを導通状態にしておくには十分なある電圧、例えば４．５Ｖ、にストリングの選択されていないセルをバイアスしながら、検知電圧ランプ、例えば−２Ｖから＋３Ｖ、を選択された選択線に印加することを含み得る。あるいは、選択されたセルの状態を検知することは、離散的検知電圧、例えば０．５Ｖ、２Ｖ、及びー０．５Ｖ、を選択された選択線、つまり選択されたセルのコントロールゲートに印加することを含み得る。読み出される／ベリファイされる選択されたセルに対応する検知線は、選択された選択線に印加された特定の検知電圧に応答して選択されたセルが導通するか否か、を決定するために検知され得る。例えば、選択されたセルの状態は、検知線電流が、特定の状態に付随する特定の参照電流に達するときの選択線電圧によって決定され得る。

当業者は、ＮＡＮＤストリング中の選択されたメモリセル上で実行される検知動作において、ストリングの選択されていないメモリセルはバイアスされ、導通状態に置かれるようにされることを認識するであろう。検知動作に付随する動作電圧の例は、図５に示されている。そのような検知動作では、選択されたセル中の記憶されているデータは、ストリングに対応するビット線上で検知される電流及び／又は電圧に基づき得る。例えば、選択されたセル中に記憶されたデータは、ビット線電流が、ある特定の量だけ変化するか、又は所定の期間中に特定のレベルに達するか、に基づき得る。

選択されたセルが導通状態にあるとき、ストリングの一端のソース線接点とストリングの他端のビット線接点の間に電流が流れる。このように、選択されたセルを検知することに付随する電流は、ストリングの中の他のセル、セルスタック間の拡散領域、及び選択トランジスタを介して運ばれる。

図２Ａは、本開示の一つ以上の実施形態によるメモリセル２１１の断面図を図示している。図２Ａに図示されている図において、メモリセル２１１は、図１中のアレイ１００のようなＮＡＮＤアレイ中の不揮発性メモリセルである。図２Ａ中に図示されている図中に示されているように、メモリセル２１１は、基板２０２の上に形成されたコントロールゲート（ＣＧ）２３３及びフローティングゲート（ＦＧ）２３１を含む、ゲートスタック構成を有している。図２Ａ中に図示された実施形態では、基板２０２は、メモリセル２１１ではソース／ドレイン領域として機能するｎ型拡散領域２０３及び２０４が植え込まれたｐ型シリコン基板２０２である。基板２０２は、基板本体領域、例えばこの例ではＰ−井戸領域と呼ばれ得る。様々な実施形態において、ｎ型拡散領域２０３及び２０４は、低濃度にドープされたｎ型、すなわちｎ−拡散領域である。実施形態によっては、基板２０２は、基板本体がＮ−井戸領域であるようなｐ型拡散領域２０３及び２０４が植え込まれているｎ型基板であり得る。

図２Ａ中に描かれている図中に示されているように、誘電体層２３７−１は、基板２０２上に形成される。メモリセル２１１のフローティングゲートは、誘電体層２３７−１の上に形成され得る。誘電体層２３７は二酸化シリコン又は別の誘電体物質であり得る。様々な実施形態で、誘電体層２３７は、同一の又は異なる誘電体物質の幾つかの層を含み得るし、ソース／ドレイン領域２０３及び２０４の上及び／又は周囲に配置され得る。追加の誘電体層２３７−２が示されており、フローティングゲート２３１及びコントロールゲート２３３の間に形成される。選択線２０５はコントロールゲート２３３に接続され、図２Ａには示されていないが、選択線、例えば図１の１０５−１、上の他のセルのコントロールゲートの各々に引き続き接続される。

図２Ｂは、図２Ａの部分の拡大図を図示している。図２Ｂの図は、基板２０２及びフローティングゲート２３１の間の誘電体２３７−１中の、幾つかのトラップ、２４２−１、２４２−２、．．．、２４２−Ｎを図示している。図はまた、矢印で示されているように、トラップ、例えばトラップ２４２−１、へと動いている幾つかの荷電キャリア、例えば電子２４０−１、２４０−２、．．．、２４０−Ｎ、を図示している。

１／ｆノイズは、誘電体界面層、例えばシリコンと酸化物界面の周囲の酸化物領域又はシリコン領域におけるトラップの形成及び充填に起因し得ると信じられている。１／ｆノイズのようなノイズは、メモリセルの状態、例えばしきい電圧（Ｖｔ）レベルを検知するときに、観測され得る。例えば、もし所定のメモリセル状態に対する特定の電流レベルが５００ｎＡならば、検知される電流は、５００ｎＡから５６５ｎＡ、４２５ｎＡへとランダムにジャンプ（量子ジャンプ）し得る。これは、ランダムテレグラフ信号（ＲＴＳ）とも呼ばれている現象であり、メモリセルの状態を検知する際にエラーを引き起こし得る。

メモリセルが、サイズにおいてスケールダウンされるにつれ、ＲＴＳの効果はメモリセルの正確な検知により大きな影響を及ぼす。そのような状況において、キャリアのトラッピング及びデトラッピングによる電流を検知することへの正味の影響は、セルから読み出される論理値を、セルに書き込まれた論理値とは異なるものとし得る。

リセット電圧、例えば負のバイアス電圧を、選択線２０５を有するコントロールゲート２３３に印加することは、誘電体界面中、例えば２０２及び２３７−１の間の界面中、のトラップを空にし得る。これはまた、トラップ、例えば２４２−１、から電子を取り除き得るので、デトラッピングとして知られている。蓄積は、移動多数キャリアが誘電体界面に付着しているときの状態である。選択線２０５を有するコントロールゲート２３３に印加される電圧を増やすことは、セルを蓄積から空乏を経て反転の状態へと転移させ得る。空乏は、誘電体界面における移動キャリアをデバイスから欠乏させる増大したゲート電圧により引き起こされ得る。空乏はまた、イオン化されたアクセプタイオンによる負の電荷を、誘電体界面に生成し得る。反転は、増大したゲート電圧によって界面に付着している少数キャリアによって負に荷電した層が誘電体界面に形成されるときに生じ得る。

リセット電圧、例えば負のバイアス電圧をメモリセルのコントロールゲートに印加することは、共通ソース線、例えば図１中の１２３、に正のブースト電圧を印加することによって達成され得る。例えば、選択されたセルに印加される０Ｖのポテンシャル及び選択されたセルの共通ソース線に印加される正のブースト電圧、例えば１Ｖ又は２Ｖは、それぞれ、−１Ｖ又は−２Ｖのゲートしきい電圧をもたらし得る。同じことは、同時係属中の、本発明の譲受人に譲渡された、同一の発明人による、２００７年３月２日に出願され、”不揮発性マルチレベルメモリセルに対する拡大されたプログラミングウィンドウ”と題する米国特許出願番号１１／７９９，６５７号により詳細に記述されている。

図３は、本開示の一つ以上の実施形態による動作回路の概略図を図示している。図３の実施形態は、検知動作の間、検知線３０７に結合される幾つかのセル３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、．．．、３１１−３１、３１１−ＳＧＤを図示している。

図３中に図示されている実施形態では、選択線、例えばワード線（ＷＬ）電圧発生部３５１は、電圧ランプ３５７に従って、選択線、例えばＷＬ１５、つまり選択されたセルのコントロールゲート、例えば、３１１−１５に電圧（Ｖｒａｍｐ）を印加し得る。この実施形態によると、セルの状態、例えばしきい電圧（Ｖｔｃｅｌｌ）は、検知線、例えばビット線、電圧駆動器及び電流検知回路３５５を用いて、検知線３０７中の電流（Ｂ／Ｌ電流）及び／又は電圧（Ｖｏｕｔ）の変化を検出することによって検知され得る。電圧発生部３５１は、印加された電圧が、セルが導通状態に移行する点である選択されたセル３１１−１５のＶｔに達するまで、電圧３５７をランプするように機能し得る。選択されたセルが導通状態にあるとき、電流は、ソース線３７３及びビット線３０７の間を流れる。この電流は、回路３５５によって検知され得て、サンプル／ホールド回路及び比較器３５３を用いて特定の参照電流と比較され得る。選択されたメモリセルの状態は、電圧発生部３５１からアナログ値として直接的に読み出され得るし、又はサンプル／ホールド回路及び比較器３５３に付随する回路中のアナログからデジタルへのコンバータによって変換され得る。

また、図３中に図示された実施形態で示されているように、選択されていないメモリセル、例えば３１１−０及び３１１−３１に対する選択線、例えばＷＬ０及びＷＬ３１は、検知動作中に印加されるパス電圧（Ｖｐａｓｓ）を有し、それらは導通状態にある。図５中に示されているように、これは、例えば、リセット動作中のＶｐａｓｓ＿ｒ及び読み出し動作中のＶｐａｓｓ＿ｒｅａｄであり得る。この実施形態では、選択ゲートソース（ＳＧＳ）３１１−ＳＧＳ及び選択ゲートドレイン（ＳＧＤ）３１１−ＳＧＤは、それぞれＶｓｇｓ及びＶｓｇｄにバイアスされている。動作電圧の表の例は、図５中に例として与えられている。

選択されたセルが導通状態にあるとき、電流はストリングの一端のソース線接点及びストリングの他端のビット線接点の間を流れる。このように、選択されたセルを読み出すことに付随する電流は、ストリングの中の他セルの各々、セルスタック間の拡散領域、及び選択トランジスタを介して運ばれる。読者は認識するだろうが、図３中に図示されている実施形態は、図示の容易さのために、一つの検知線３０７を示している。しかしながら、動作を検知することは、図１に関連して記述したように、グループとして複数の検知線を一緒に検知することを含み得る。

図１、４Ｂ、及び５に関連して記述されるように、別の実施形態が、ランプに代わって、離散検知電圧を印加することによってメモリセルを検知するために用いられ得る。さらに、ＷＬ電圧発生部３５１は、本開示中で記述されるように、選択されたメモリセル、例えば３１１−１５を検知する前に、リセット電圧を印加するために用いられ得る。

図４Ａは、本開示の一つ以上の実施形態による検知電圧ランプ４００を図示している。図３に関連して記述したように、電圧ランプ４００は、選択されたメモリセル、例えば図３中の３１１−１５に対する選択線、例えば図１中の１０５−１、に印加され得る。電圧ランプ４００は、よって、選択されたメモリセル、例えば図３中の３１１−１５、のコントロールゲート、例えば図２Ａ中の２３３、に印加される。図４Ａの実施形態は、電圧ランプ４００が開始する前の“Ｔｒｅｓｅｔ”４７３の期間に与えられるリセット電圧“Ｖｒｅｓｅｔ”を示している。実施形態によっては、Ｖｒｅｓｅｔ４７１は、電圧ランプ４００の開始電圧“Ｖｓｔａｒｔ”４７７より低くてもよい。電圧ランプ４００の期間は、“Ｔｒ”４７５として図示されている。図４Ａ中の実施形態の中で図示されているように、電圧ランプ４００は、停止電圧“Ｖｓｔｏｐ”４７９まで増加する。

実施形態によっては、選択されたメモリセルの状態を検知するために、Ｖｓｔａｒｔ４７７は、アレイのセルの最低のＶｔより低くてもよいし、Ｖｓｔｏｐ４７９は、アレイのセルの最高のＶｔより高くてもよい。電圧ランプ４００に沿ったある点において、選択されたメモリセルは検知点４７０で導通が始まる。メモリセルの状態を検知するための電圧ランプの使用は、同時係属中の、本発明の譲受人に譲渡され、少なくとも一人の共通の発明人を含む、２００６年３月３日に出願された、”低電力複数ビット検知アンプ”と題する米国特許出願番号１１／４１６，６７２号により詳細に記述されている。上の参照された米国特許出願の中に記述されているように、電圧ランプの使用は、リセット動作後、ＲＴＳが始まる前にセルの状態を検知することに有利な高速検知動作を可能とする。

図４Ａ及び図４Ｂに関連して記述されるように、リセット電圧４７１は、各検知動作の前に、誘電体層中での電荷デトラッピングを可能とし、デバイスを蓄積の状態にすることができるほどに長い期間である期間Ｔｒｅｓｅｔ４７３の間、メモリデバイスを電場にさらすために用いられ得る。図４Ａ中に図示されている実施形態では、リセット電圧は、選択されたメモリセルの最低状態の検知に用いられる検知電圧より小さくてもよい。実施形態によっては、Ｖｒｅｓｅｔ４７１は、近似的に−４Ｖ、−２Ｖ、０Ｖ、又はデバイスを蓄積の状態に誘導するのに適した別の電圧として選択され得る。他の実施形態では、リセット電圧がデバイスを蓄積の状態に誘導し、誘電体界面をデトラップするほどに十分に低い限り、リセット電圧４７１は、電圧ランプ４００の開始電圧４７７に等しくてもよい。

リセット電圧４７１を印加した後、制御回路は、電圧レベルをＶｓｔａｒｔ４７７にジャンプさせ得る。電圧のこのジャンプは、デバイスの蓄積の状態から反転への転移を引き起こし得る。蓄積から反転への転移は、ＲＴＳ及び／又は１／ｆに付随する期間より十分に短い期間で完了し得て、選択されたメモリセルの状態は、電荷トラッピング及びデトラッピングが選択されたメモリセルのゲート誘電体中で起こる前に、期間Ｔｒ４７５中に検知され得る。ＲＴＳが始まる前に選択されたメモリセルの状態を検知することは、上述のように、電流レベルの量子ジャンプを回避することができるので、正確な検知を可能とする。

開始電圧４７７はまた、選択されたメモリセルが最低状態にプログラムされているとき、選択されたメモリセルの蓄積から反転への転移を引き起こすには十分に低くてもよい。従って、Ｖｓｔａｒｔ４７７は、アレイ中のメモリセルの最低状態に対するＶｔより小さくてもよい。

図４Ｂは、本開示の一つ以上の実施形態による離散検知電圧Ｖｌｅｖｅｌ１４８５、Ｖｌｅｖｅｌ２４８７、及びＶｌｅｖｅｌ３４８９を図示している。図４Ｂ中に図示されている実施形態では、各離散検知電圧レベルは、期間Ｔｒｅｓｅｔ４８３にわたるリセット電圧Ｖｒｅｓｅｔ４８１によって先行される。各離散検知電圧レベルはまた、それぞれ、検知点４８０−１、４８０−２、及び４８０−３と共に図示されている。検知点、例えば４８０−１は、印加電圧レベル、例えば４８５が選択されたメモリセルの導通を引き起こすかどうか、すなわちデバイスのオン及び／又はオフをメモリデバイスに対する制御回路が決定し得る点である。

図２及び４Ａに関連して記述したように、リセット電圧４８１は、各離散検知電圧、例えば４８５を印加する前に、誘電体層中での電荷デトラッピングを可能とし、デバイスを蓄積の状態にすることができるほどに長い期間である期間Ｔｒｅｓｅｔ４７３の間、メモリデバイスを電場にさらすために用いられ得る。図４Ｂ中に図示された実施形態では、リセット電圧は、選択されたメモリセルの最低状態を検知するために用いられる検知電圧より小さくてもよい。実施形態によっては、Ｖｒｅｓｅｔ４８１は、近似的に−４Ｖ、−２Ｖ、０Ｖ、又はデバイスを蓄積の状態に誘導するのに適した別の電圧として選択され得る。他の実施形態では、リセット電圧４８１は、リセット電圧はデバイスを蓄積の状態に誘導するほどに十分に低く誘電体界面をデトラップするには十分強い限り、選択されたメモリセルの最低状態を検知するのに用いられる検知電圧に等しくてもよい。

離散検知電圧を用いる従来の検知動作では、離散検知電圧は、選択されたメモリセルの最低状態を検知するのに用いられる離散検知電圧から始まって、逐次的に印加される。選択されたメモリセルの状態は、セルに導通を引き起こす検知電圧によって決定され得る。例えば、４状態セルでは、３つの検知電圧が用いられ得る。もし第一の検知電圧が、選択されたセルに導通を引き起こすとすれば、それは第一の、又は最低状態である。もし、第二の検知電圧が、選択されたセルに導通を引き起こすとすれば、セルは第二の状態にある。もし第三の検知電圧が、選択されたセルの導通を引き起こすならば、セルは第三の状態にある。もし、第三の検知電圧がセルに導通を引き起こさないならば、セルは第四の状態、又は最高状態にある。

図４Ｂの実施形態は、４状態セルに対する検知スキームを図示している。第一の離散検知電圧４８５は、選択されたメモリセルに印加され得る。第一の離散検知電圧４８５は、第二の離散検知電圧４８７のより小さく、第三の検知電圧より大きくてもよい。図４Ｂ中に図示された実施形態では、もし第一の検知電圧が選択されたセルに導通を引き起こさないならば、するとセルはもっと高い状態でなければならない。この場合、第二の離散検知電圧４８７が、セルは最高（第四の）状態にあるのか又は第三の状態にあるのかを決定するために印加され得る。もし、第二の検知電圧４８７が印加されたときに、選択されたセルが導通するならば、セルは第三の状態にある。もし、第二の検知電圧が印加されたときに、選択されたセルが導通しないならば、セルは最高（第四）の状態にある。

もし、第一の離散検知電圧４８５が選択されたセルに導通を引き起こすならば、そのときは、セルは最低状態又は第二の状態にある。この場合、第三の離散検知電圧４８９が印加され得る。もし、第三の検知電圧が選択されたセルに導通を引き起こすならば、セルは最低（第一の）状態にある。もし、第三の検知電圧が選択されたセルに導通を引き起こさないならば、セルは第二の状態にある。

図５は、本開示の一つ以上の実施形態による動作電圧の表５１０を図示している。表５１０は、選択ゲートソーストランジスタ及び選択ゲートドレイントランジスタの間に直列に結合されている不揮発性メモリセルのストリング５０９に付随する検知線、例えばビット線（ＢＬ）、ドレイン選択線（ＳＧＤ）、幾つかの選択線、例えばワード線（ＷＬ−０からＷＬ−３１）、ソース選択線（ＳＧＳ）、共通ソース線（ＳＯＵＲＣＥ）、及び基板本体（Ｐ−井戸）に印加される電圧を図示している。表５１０は、ストリング５０９のメモリセル、例えば、この例では、ＷＬ−１５に結合されているセルのプログラミング、リセット、及び読み出し動作に付随する消去動作（消去）５６１、プログラム動作（プログラムＷＬ−１５）５６２、リセット動作（リセット（ＷＬ−１５））５６３、電圧ランプを用いる読み出し動作（読み出し ランプ（ＷＬ−１５））５６４、及び離散検知電圧を用いる読み取り動作（読み出し 離散（ＷＬ−１５））５６５の間に、ストリング５０９に印加される電圧の例を図示している。

様々なリセット動作実施形態では、検知線（ＢＬ）は、ソース電圧より高い電圧、本例ではそれぞれ、１．０Ｖ及び０Ｖにバイアスされ得る。実施形態によっては、図５中に示されているように、パス電圧（Ｖｐａｓｓ＿ｒｅａｄ）は、選択されていないセルに印加され得て、本例では４．５Ｖである。リセット電圧は、本例ではー４Ｖであるが、選択されたセル、本例では５１１、に印加され得る。検知電圧は、選択されたメモリセル、例えば５１１のコントロールゲートに接続される選択線、例えばＷＬ−１５に印加され得る。

例えば、読み出しのようないろいろな検知動作実施形態では、検知ライン(ＢＬ）はソース電圧より高い電圧に、本例では１．０Ｖと０Ｖ，にバイアスされている。実施形態によっては、図５に示すように、パス電圧（Ｖｐａｓｓ−ｒｅａｄ）は本例では４．５Ｖであるが、選択されていないセルに印加され得る。図４Ａ及び４Ｂに関連して上で述べたように、印加される検知電圧は、５６４中では電圧ランプ、”Ｖｒａｍｐ”、又は５６５中では一連の離散検知電圧、”Ｖｒｅａｄ”の形を取り得る。

図６は、本開示の一つ以上の実施形態に従って作動する少なくとも一つのメモリデバイス６２０を有する電子メモリシステム６００の機能ブロック図である。メモリシステム６００は、マルチレベル不揮発性セルのメモリアレイ６３０を含む不揮発性メモリデバイス６２０に結合されたプロセッサ６１０を含む。メモリシステム６００は、別々の集積回路を含み得るし、又はプロセッサ６１０及びメモリデバイス６２０の両方が同一の集積回路上にあり得る。プロセッサ６１０はマイクロプロセッサ又は特定用途向け集積回路（ＡＳＩＣ）のような回路を制御する他のタイプであり得る。

メモリデバイス６２０は、ＮＡＮＤアーキテクチャを有するフローティングゲートフラッシュメモリセルであり得る不揮発性メモリセルのアレイ６３０を含む。メモリセルの各行のコントロールゲートは選択線に結合され、一方、メモリセルのドレイン領域は検知線に結合される。メモリセルのソース領域は、図１に図示されたのと同様に、ソース線に結合される。当業者には認識されるように、メモリセルを検知線及びソース線に接続する方法は、アレイが、ＮＡＮＤアーキテクチャ、ＮＯＲアーキテクチャ、及びＡＮＤアーキテクチャ、又は他のメモリアレイアーキテクチャのいずれであるのかに依存する。

図６の実施形態は、入出力回路６６０を介して入出力接続６６２上に与えられるアドレス信号をラッチするアドレス回路６４０を含む。アドレス信号は、行デコーダ６４４及び列デコーダ６４６によって受けられてデコードされ、メモリアレイ６３０にアクセスする。本開示の観点からは、アドレス入力接続がメモリアレイ６３０の密度及びアーキテクチャに依存すること、並びにアドレス数がメモリセルの数の増加及びメモリブロックとアレイの数の増加と共に増加することは、当業者には認識されるであろう。

不揮発性セルのメモリアレイ６３０は、本開示に記述される実施形態による、異なる数のプログラム状態、検知電圧、及びデジットの数を有する不揮発性マルチレベルメモリセルを含み得る。メモリデバイス６２０は、この実施形態では読み出し／ラッチ回路６５０であり得る検知／バッファ回路を用いて、メモリアレイ列中の電圧及び／又は電流変化を検知することによって、メモリアレイ６３０中のデータを検知する。読み出し／ラッチ回路６５０は、ページ又はデータの列をメモリアレイ６３０から読み出す及びラッチすることができる。入出力回路６６０は、入出力接続６６２を介したプロセッサ６１０との双方向データ通信のために含まれている。書き込み回路６５５は、メモリアレイ６３０にデータを書き込むために含まれている。

制御回路６７０は、プロセッサ６１０からコントロール接続６７２によって与えられる信号をデコードする。これらの信号は、データ検知、データ書き込み、及びデータ消去動作を含む、メモリアレイ６３０上の動作を制御するために用いられる、チップ信号、書き込みイネーブル信号、及びアドレスラッチ信号を含み得る。実施形態によっては、制御回路６７０は本開示の実施形態による動作を実行するためにプロセッサ６１０からの命令を実行する能力がある。制御回路６７０はステートマシン、シーケンサ、又は他のタイプのコントローラであり得る。追加の回路及び制御信号が備えられ得ること、及び図６のメモリデバイスの詳細は、図示を容易にするために簡略化されていることは当業者によって理解されるであろう。

図７は本開示の一つ以上の実施形態に従ってプログラムされた少なくとも一つのメモリデバイスを有するメモリモジュールの機能ブロック図である。メモリモジュール７００は、メモリカードとして図示されているが、メモリモジュール７００を参照しながら議論される概念は、他のタイプの取り外し可能、又は携帯メモリ（例えば、ＵＳＢフラッシュドライブ）応用され、本明細書内で用いられるような”メモリモジュール”の範囲内に納まるように意図されている。加えて、フォームファクタの一例が図７に描かれているが、これらの概念は他のフォームファクタにも同様に応用可能である。

実施形態によっては、メモリモジュール７００は一つ以上のメモリデバイス７１０を包み込むために（描かれているように）ハウジング７０５を含み得るが、そのようなハウジング７１０は全てのデバイス又はデバイス応用には本質的ではない。少なくとも一つのメモリデバイス７１０は、本明細書に記述される実施形態によって検知され得る不揮発性マルチレベルメモリセルのアレイを含む。ホストデバイスが存在すれば、ハウジング７０５は、ホストデバイスとの通信のために一つ以上の接点７１５を含む。ホストデバイスの例は、デジタルカメラ、デジタル記録及び再生デバイス、ＰＤＡ、パーソナルコンピュータ、メモリカードレコーダ、インターフェイスハブ等を含む。実施形態によっては、接点７１５は、標準化されたインターフェイスの形状である。例えば、ＵＳＢフラッシュドライブを用いるなら、接点７１５はＵＳＢタイプＡオスコネクタの形状であり得る。実施形態によっては、接点７１５は、サンディスクコーポレーションによってライセンスされたＣｏｍｐａｃｔＦｌａｓｈ（登録商標）、ソニーコーポレーションによってライセンスされたＭｅｍｏｒｙＳｔｉｃｋ（登録商標）メモリカード、東芝コーポレーションによってライセンスされたＳＤ Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ（登録商標）メモリカード等に基づき得るような半プロプライエタリインターフェイスの形式である。しかしながら、一般に、接点７１５は、パッシングコントロール、メモリモジュール７００及びコンタクト７１５に対する互換性レセプタを有するホストとの間のアドレス並びに／又はデータ信号のためのインターフェイスを与える。

メモリモジュール７００は、オプションとして、一つ以上の集積回路及び／又は別々のコンポーネントであり得る追加の回路７２０を含み得る。実施形態によっては、追加の回路７２０は、複数のメモリデバイス７１０を介してアクセスをコントロールするため、並びに／又は外部ホスト及びメモリデバイス７１０の間の変換層を与えるための、メモリコントローラのような制御回路を含み得る。例えば、接点７１５の数と一つ以上のメモリデバイス７１０に接続される７１０の数の間は一対一対応ではないことがあり得る。よって、メモリコントローラは、選択的にメモリデバイス７１０の（図７には示されていない）入出力接続に結合して、適切な時刻に適切なＩ／Ｏ接続において適切な信号を受ける又は適切な時刻に適切な接点７１５に適切な信号を供給し得る。同様に、ホスト及びメモリモジュール７００の間の通信プロトコルは、メモリデバイス７１０のアクセスに要求されるものと異なり得る。メモリコントローラは、次にホストから受けた命令シーケンスを、メモリデバイス７１０への所望のアクセスを達成するために、適当な命令シーケンスに変換し得る。そのような変換はさらに、命令シーケンスに加えて信号電圧レベルの変化を含み得る。

追加の回路７２０はさらに、ＡＳＩＣによって実行され得るような論理機能などのメモリデバイス７１０の制御に無関係な機能性を含み得る。また、追加の回路７２０は、パスワード保護、バイオメトリクス等のような、メモリモジュール７００への読み出し又は書き込みアクセスを制限する回路を含み得る。追加の回路７２０は、メモリモジュール７００の状態を表す回路を含み得る。例えば、追加の回路７２０は、電力がメモリモジュール７００に供給されているか及びメモリモジュール７００が現在、アクセスされているかを決定し、電力が供給されている間はライトが点灯し、アクセスされている間は点滅するなど、状態のしるしを表示する機能を含み得る。追加の回路７２０はさらに、メモリモジュール７００内の電力要求の調整を助けるためのデカップリングキャパシタのような、パッシブデバイスを含み得る。

結論
半導体デバイス中のノイズの減少のための方法、デバイス、モジュール、及びシステムを示してきた。一方法の実施形態は、リセット電圧を半導体デバイスのコントロールゲートにある期間の間、印加することを含む。方法はさらに、リセット電圧を印加後に、半導体デバイスの状態を検知することを含む。

本明細書中では、特定の実施形態を図示し記述してきたが、当業者は、同じ結果を達成するために計画された配置が、示されている特定の実施形態に取って代わり得ることを理解するであろう。この開示は、本開示の実施形態の適応又は変形をカバーすることが意図されている。上述は、例示としてなされており、限定的なものではない。上の実施形態の組み合わせ、及び本明細書に特に記述されていない実施形態は、上の記述をレビューすれば当業者には明らかであろう。本開示の実施形態の範囲は、上の構造及び方法が用いられる他の応用を含む。従って、本開示の実施形態の領域は、添付のクレームを参照しながら、そのようなクレームによって言及される均等物の全領域を加えて決定される。

前述の詳細な説明では、幾つかのフューチャは、流れよく開示をする目的で、単一の実施形態にまとめられている。この開示の方法は、本開示の開示された実施形態は、各クレームに表現上列挙されたフューチャより多くを用いなければならないという意図を反映したものとは解釈されない。むしろ、以下のクレームが反映しているように、発明の主題は単一の開示される実施形態のフューチャの全てより少ないところに位置している。よって、以下のクレームは、これによって、詳細な説明に組み込まれ、各クレームは、それ自身別個の実施形態を主張する。

Claims (25)

1. 半導体デバイス中のノイズを減らす方法であって、
   リセット電圧（４７１）を前記半導体デバイスのコントロールゲート（２３３）に、ある期間（４７３）の間、印加すること、及び
   前記リセット電圧（４７１）を印加した後に、前記半導体デバイスの状態を検知すること、
   を含む方法。
2. 前記方法は、前記半導体デバイスの誘電体界面中で電荷デトラッピングを可能とするのに十分に長い期間（４７３）の間、前記リセット電圧（４７１）を印加することを含む、請求項１の方法。
3. 前記方法は、前記半導体デバイスの最低状態を検知するために用いられる検知電圧（４８５）以下であるリセット電圧（４７１）を印加することを含む、請求項１乃至２の方法。
4. 前記方法は、前記半導体デバイスの状態を検知するために、誘電体界面中の電荷トラッピング及びデトラッピングによるランダムテレグラフ信号（ＲＴＳ）に付随する時間量より実質的に小さい時間量の間、前記半導体デバイスのコントロールゲート（２３３）に電圧ランプ（４００）を印加することを含む、請求項１乃至３の方法。
5. 前記方法は、前記半導体デバイスが最低状態にプログラムされているときに、蓄積から反転への前記半導体デバイスの転移を引き起こすのに十分低い電圧から前記電圧ランプ（４００）を開始することを含む、請求項４の方法。
6. 前記方法は、前記少なくとも一つの半導体デバイスに対するドレイン電流が前記検知された状態に対する特定の参照電流に達するとき、前記電圧ランプ（４００）の電圧レベルに従って前記半導体デバイスの状態を検知することを含む、請求項４乃至５の方法。
7. 前記方法は、前記ランプ（４００）の前記電圧レベルをアナログ値として読むことによって前記半導体デバイスの前記状態を検知することを含む、請求項６の方法。
8. 前記方法は、前記ランプ（４００）の前記電圧レベルをアナログからデジタルへのコンバータを用いて前記半導体デバイスの前記状態を検知することを含む、請求項６の方法。
9. 前記半導体デバイスの状態を検知することは、
   一連の離散検知電圧（４８５、４８７、４８９）を印加すること、及び
   前記一連の離散検知電圧（４８５、４８７、４８９）の各々を印加する前に前記リセット電圧（４８１）を印加すること、
   を含む、請求項１乃至８の方法。
10. 半導体デバイス中のノイズを減らす方法であって、
    誘電体界面トラップ（２４２−１、２４２−２、２４２−Ｎ）のデトラッピングを容易にするために、前記半導体デバイスが蓄積の状態にあるように前記半導体デバイスを場にさらすこと、
    １／ｆノイズに関連付けられる期間より実質的に短い期間に前記半導体デバイスを蓄積の状態から反転の状態に転移させること、及び
    前記半導体デバイスの状態を検知すること、
    を含む方法。
11. 前記方法は、前記半導体デバイスの前記誘電体界面で十分な電荷トラッピング及びデトラッピングが起こり得る前に、前記半導体デバイスを検知することを含む、請求項１０の方法。
12. 前記方法は、
    電圧ランプ（４００）を用いて前記半導体デバイスの前記状態を検知すること、
    前記半導体デバイスに蓄積から反転に誘導するために前記電圧ランプ（４００）を用いること、及び
    前記半導体デバイスの前記最低状態のしきい電圧（Ｖｔ）より低い電圧で前記電圧ランプ（４００）を開始すること、
    を含む請求項１０乃至１１の方法。
13. 前記方法は、
    離散検知電圧（４８５、４８７、４８９）を印加することによって、前記半導体デバイスの状態を検知すること、及び
    各離散検知電圧（４８５、４８７、４８９）を印加する前に、前記半導体デバイスが蓄積の状態にあるように前記半導体デバイスを場にさらすこと、
    を含む、請求項１０乃至１１の方法。
14. 前記方法は、
    第一の検知電圧（４８５）を印加することであって、前記第一の検知電圧は、前記第一の検知電圧（４８５）より高い状態を検知するために用いられる第二の検知電圧（４８７）より小さく、最低状態を検知するために用いられる第三の検知電圧（４８９）より大きく、
    前記第一の検知電圧（４８５）が前記半導体デバイスに通電を引き起こさないとき、前記第一の検知電圧（４８５）の後、前記第二の検知電圧（４８７）を印加すること、及び
    前記第一の検知電圧（４８５）が前記半導体デバイスに通電を引き起こすとき、前記第一の検知電圧（４８５）の後に、前記第三の検知電圧（４８９）を印加すること、
    によって前記半導体デバイスの状態を検知すること、を含む請求項１３の方法。
15. 半導体デバイスであって、
    行及び列に配列されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）のアレイ（１００、６３０）であって、少なくとも一つの行に配列された前記セルは選択線（１０５−１、．．．、１０５−Ｎ）によって結合され、少なくとも一つの列に配列された前記セルは検知線（１０７−１、．．．、１０７−Ｍ）によって結合されているアレイ、並びに
    前記アレイ（１００、６３０）に結合された制御回路（６７０）であって、
    少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）のコントロールゲート（２３３）に、前記少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）の状態（４８５、４８７、４８９）を検知することの前に、ある時間（４８３）の間、リセット電圧（４７１）を印加する、及び
    前記少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）の前記コントロールゲート（２３３）に検知電圧ランプ（４００）を印加する、
    ように動作可能である前記制御回路（６７０）、
    を含むデバイス。
16. 前記時間（４８３）は、前記少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）の誘電体界面中で電荷デトラップが起こり得るほど十分に長く、前記少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）が蓄積の状態にあるよるにする、請求項１５のデバイス。
17. 前記特定のリセット電圧（４７１）は前記少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）の誘電体界面での電荷デトラッピングが可能となるのに十分である、請求項１５乃至１６のデバイス。
18. 前記制御回路（６７０）は、前記少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）の最低状態に対する検知電圧（４８９）以下であるリセット電圧（４７１）を印加するように動作可能である、請求項１５乃至１７のデバイス。
19. 前記制御回路（６７０）は、検知電圧ランプ（４００）を印加し、前記少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）を蓄積から反転に誘導するように動作可能である、請求項１５乃至１８のデバイス。
20. 前記制御回路（６７０）は、開始電圧（４７７）から停止電圧（４７９）まで前記検知電圧ランプ（４００）を印可するように動作し、前記開始電圧（４７７）は、前記リセット電圧（４７１）以上であり、前記停止電圧（４７９）は前記少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）の最高の状態を検知するために用いられる検知電圧（４８７）以上である、請求項１５乃至１９のデバイス。
21. 前記制御回路（６７０）は、ドレイン電流が特定の参照電流に達したとき、前記検知電圧ランプ（４００）の電圧に従って、前記少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）の前記状態を検知するように動作可能である、請求項１５乃至２０のデバイス。
22. 前記制御回路（６７０）は、アナログからデジタルへのコンバータを用いて前記検知電圧ランプ（４００）を読み出すように動作可能である、請求項１５乃至２１のデバイス。
23. 半導体デバイスであって、
    行及び列に配列されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）のアレイ（１００、６３０）であって、少なくとも一つの行に配列された前記セルは選択線(１０５-１、．．．、１０５−Ｎ）によって結合され、少なくとも一つの列に配列された前記セルは検知線（１０７−１、．．．、１０７−Ｍ）によって結合されているアレイ、並びに
    前記アレイ（１００、６３０）に結合された制御回路（６７０）であって、
    少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）のコントロールゲートに、前記少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）の前記状態を検知するために離散検知電圧（４８５、４８７、４８９）の幾つかの各々をコントロールゲート（２３３）に印加する前に、ある時間（４８３）の間、リセット電圧（４７１）を印加する、及び
    第一の離散検知電圧（４８５）であって、前記第一の離散検知電圧（４８５）より高い状態を検知するために用いられる第二の離散検知電圧（４８７）より小さく、最低状態を検知するために用いられる第三の離散検知電圧（４８９）より大きい前記第一の離散検知電圧（４８５）を印加する、
    前記第一の離散検知電圧（４８５）の後に、前記第二の離散検知電圧（４８７）を印加する、及び
    前記第一の離散検知電圧（４８５）の後に、前記第三の離散検知電圧（４８９）を印加するように動作可能である前記制御回路（６７０）と
    を含むデバイス。
24. 前記制御回路（６７０）は、各離散検知電圧（４８５、４８７、４８９）を印加する前に、前記リセット電圧を印加するように動作可能である、請求項２３のデバイス。
25. 前記制御回路（６７０）は、前記少なくとも一つの選択されたメモリセル（１１１−１、．．．、１１１−Ｎ；２１１；３１１−ＳＧＳ、３１１−０、．．．、３１１−１５、３１１−３１、３１１−ＳＧＤ）の最低状態を検知するために用いられる離散検知電圧（４８９）より低いリセット電圧（４７１）を印加するように動作可能である、請求項２３乃至２４のデバイス。