TWI585761B - 執行封裝後修整之設備及方法 - Google Patents

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TWI585761B
TWI585761B TW104137235A TW104137235A TWI585761B TW I585761 B TWI585761 B TW I585761B TW 104137235 A TW104137235 A TW 104137235A TW 104137235 A TW104137235 A TW 104137235A TW I585761 B TWI585761 B TW I585761B
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亞倫Ｊ 威爾森
傑佛瑞Ｐ 萊特
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美光科技公司
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Description

執行封裝後修整之設備及方法
本發明大體上係關於電子器件。特定言之，本發明係關於記憶體器件。
一積體電路之效能受制於許多變量，包含製造程序可變性。為補償該製造程序可變性，通常在製造期間「修整」積體電路。將期望改良該修整程序來提高產量。
100‧‧‧三維(3D)積體電路
102‧‧‧記憶體晶粒
104‧‧‧記憶體晶粒
106‧‧‧記憶體晶粒
108‧‧‧記憶體晶粒
110‧‧‧再驅動層
202‧‧‧測試設備
204‧‧‧系統單晶片
210‧‧‧CPU
212‧‧‧DRAM堆疊
214‧‧‧顯示處理器
216‧‧‧介面
218‧‧‧控制器
220‧‧‧音訊處理器
300‧‧‧部分
302‧‧‧測試模式控制電路
304‧‧‧測試模式鎖存器
306‧‧‧熔絲邏輯/串列化器
308‧‧‧熔絲
310‧‧‧解碼器
312‧‧‧待修整電路
314‧‧‧封裝後修整熔絲
316‧‧‧其他待修整電路
318‧‧‧其他電路
320‧‧‧延遲電路
322‧‧‧延遲電路
324‧‧‧多工器
326‧‧‧多工器
400‧‧‧部分
402‧‧‧SPPT鎖存器
404‧‧‧SPPT模式多工器
502‧‧‧狀態
504‧‧‧狀態
506‧‧‧狀態
508‧‧‧狀態
602‧‧‧狀態
604‧‧‧狀態
606‧‧‧狀態
608‧‧‧狀態
提供此等圖式及本文中之相關聯描述來繪示本發明之特定實施例且並非意欲為限制性。
圖1繪示包含矽穿孔(TSV)之晶粒之一堆疊。
圖2繪示測試設備及一系統單晶片之一實例。
圖3係包含封裝後修整之一記憶體器件之一部分之一實施例之一方塊圖。
圖4係包含封裝後修整及軟封裝後修整之一記憶體器件之一部分之一實施例之一方塊圖。
圖5係大體上繪示用於封裝後修整之一程序之一實施例之一流程圖。
圖6係大體上繪示用於軟封裝後修整之一程序之一實施例之一流 程圖。
雖然本文中描述特定實施例，但是一般技術者將明白本發明之其他實施例，包含不提供本文中所闡明之全部優勢及特徵之實施例。
圖1繪示一三維(3D)積體電路100，其包含記憶體晶粒102、104、106、108之一堆疊及一再驅動層110。雖然繪示為具有4個記憶體晶粒102、104、106、108，但是該堆疊中記憶體晶粒之數目可在兩個或兩個以上之一非常廣範圍中變化。記憶體晶粒102、104、106、108可包含矽穿孔(TSV)，其等允許信號依一垂直方式穿過該堆疊之各種晶粒。該等TSV之一部分可用以形成用於位址及/或資料之一匯流排。此允許記憶體之較密集封裝用於應用(諸如，系統單晶片(SOC)或系統級封裝(SIP)應用)。該記憶體可為動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、快閃記憶體、電可抹除唯讀記憶體(EEPROM)、相變記憶體(PCM)，或其類似者。
習知上，記憶體晶粒102、104、106、108經個別地測試且若經修整則在封裝於一3D積體電路中之前修整。然而，歸因於堆疊，製造及測試期間之條件可與實地使用期間遇到之條件大為不同。例如，歸因於來自其他晶粒之寄生電容，在連接至該等TSV之接觸件上可存在更多寄生電容。在另一實例中，待配置於一堆疊中之其他記憶體晶粒之數目可能未知。在另一實例中，一記憶體晶粒在一堆疊內之位置可能未知。測試與操作之間的此失配可導致一系統級測試期間之故障或實地故障。此等故障可包含(例如)一DRAM不在其額定規格處可靠地操作。本文中揭示執行記憶體之封裝後修整之設備及方法，其有利地允許該記憶體晶粒以更接近或相同於實地使用之一組態而修整。此可有利地允許一系統單晶片以其全速而非以經減小速度或具有額外延時而操作該DRAM。
圖2繪示測試設備202及一系統單晶片204之一實例。所繪示系統單晶片204包含一CPU 210、一DRAM堆疊212、一顯示處理器214、介面216、控制器218，及一音訊處理器220。系統單晶片組態可廣泛變化且可使用額外或更少周邊設備。另外，雖然在DRAM之一堆疊之背景中繪示DRAM堆疊212，但是亦可堆疊其他類型之記憶體(諸如快閃記憶體)。當在組裝至該系統單晶片中之後測試並修整DRAM堆疊212時，可在DRAM堆疊212之該等記憶體器件將在其中操作之實際環境中測試該等記憶體器件。
測試設備202可藉由(例如)提供測試型樣至DRAM堆疊212並監測誤差、藉由上載可執行碼用於內建自我測試、監測匯流排上之信號及其類似者而執行記憶體測試。一般技術者熟知記憶體測試技術。
圖3係包含封裝後修整(PPT)之一記憶體器件之一部分300之一實施例之一方塊圖。所繪示部分300包含一測試模式控制電路302、測試模式鎖存器304、一熔絲邏輯/串列化器306、熔絲308、一解碼器310、一待修整電路312、封裝後修整熔絲314，及其他待修整電路316。當然，該記憶體器件可包含其他電路318(諸如，一或多個記憶體陣列、列解碼器及行解碼器、感測電路、位址鎖存器及資料鎖存器、緩衝器、介面電路，及其類似者)。
該記憶體器件之部分300具有兩種不同的用於修整之測試模式。當在製造測試期間該記憶體器件由自身測試時使用一第一測試模式。當用於封裝後修整之一設施存在時該第一測試模式可為選用的。一第二測試模式對應於一封裝後修整(PPT)測試模式，其可在已將該記憶體器件與其他記憶體器件堆疊及/或封裝於一系統單晶片中之後使用。
在所繪示之實例中，待修整電路312對應於一延遲。此一延遲可用以判定一鎖存器(諸如，一位址鎖存器或一資料鎖存器)之設置及保 持時間。可存在相對較多待修整設置及保持時間。可修整其他待修整電路316之其他項目，諸如(但不限於)電壓、一延時中之時脈循環數目、一時脈電路之一頻率、一輸出驅動器驅動強度，及其類似者。所繪示待修整電路312包含延遲電路320、322及多工器324、326。可由(例如)閘延遲實施延遲電路320、322。多工器324、326可選擇包含0個、1個或2個延遲之一路徑以透過待修整電路312來調整該延遲。
在一實施例中，藉由在接觸件上探測而將針對該第一測試模式之命令提供至該記憶體器件。因為在封裝之前可執行該第一測試模式，所以利用該第一測試模式之測試設備可利用並非為可用封裝後之接觸件。可替代地使用亦為可用封裝後之接觸件。測試模式控制電路302判定是否進入該第一測試模式。由測試模式控制電路302、測試模式鎖存器304、熔絲邏輯/串列化器306、熔絲308及解碼器310實施該第一測試模式。在該第一測試模式中，測試模式控制電路302可將資料放置於適當位址處用於測試模式鎖存器304測試一修整設定。測試模式鎖存器304之輸出經提供為至一解碼器310之輸入。解碼器310可解譯來自測試模式鎖存器304之該設定以控制待修整電路312之多工器324、326或其他待修整電路316之其他修整設定。
在找到一適當設定之後，可藉由將熔絲308之一或多個熔絲程式化而儲存該設定。在一實施例中，熔絲邏輯/串列化器306可依如2013年11月12日申請之題為「Post Package Repair of Memory Devices」之共同擁有之美國專利申請案第14/077,630號(代理人案號MICRON.629A)(該申請案之揭示內容以引用的方式併入本文中)中所描述之一順序方式而程式化或「熔斷」熔絲。依一順序方式之熔絲之熔斷可有利地減小用以熔斷熔絲之峰值電流。一振盪器信號可用以步階透過該等熔絲之順序熔斷。接著，該記憶體器件可自熔絲308擷取該等經儲存設定用於在正常操作期間之組態。若在該第一測試模式期 間針對一特定電路指示無修整，則無需熔斷對應熔絲308，且解碼器310可解譯缺乏經熔斷熔絲以使用一預定設定。在該第一測試模式期間及在無封裝後修整之正常操作期間，解碼器310使用來自測試模式鎖存器304之上路徑。如隨後將解釋，若已由PPT改變該修整設定，則解碼器310可自PPT熔絲314選擇一交替設定。應注意，如本文中所使用，如熔絲308及PPT熔絲314中所使用之術語「熔絲」應被解釋為涵蓋熔絲及反熔絲兩者。熔絲作為短路開始且可被斷開。反熔絲作為開路開始且可藉由(例如)在具有相對較高電壓之一脈衝之兩個節點之間的一相對較薄氧化層中引起介電擊穿而短路。其他形式之非揮發性儲存可替代地用以儲存修整設定。
由熔絲邏輯/串列化器306、熔絲308、測試模式鎖存器304及解碼器310實施該第二測試模式或PPT測試模式。在所繪示之實施例中，已存在於該記憶體器件上之用於位址/資料之輸入/輸出(I/O)用以針對該PPT測試模式通信。在一實施例中，被修整之該記憶體器件包含用於一或多個記憶體陣列之修復之冗餘行及/或列及用於封裝後修復(PPR)之一設施，且用於針對PPT及PPR而與該記憶體器件通信之協定及介面電路可為相同的。
基於透過該I/O而接收之命令，熔絲邏輯/串列化器306可將新的或替代修整設定程式化至PPT熔絲314中，該等新的或替代修整設定可置換(若存在)儲存於熔絲308中之該第一測試模式之原始修整設定。由解碼器310擷取該PPT熔絲資料以判定是否應使用一PPT設定且擷取該PPT設定之值。若一PPT設定係存在的，則解碼器310將該PPT設定應用至待修整電路312。否則，解碼器310可使用來自該第一測試模式之一設定。
圖4係包含封裝後修整(PPT)及軟封裝後修整(SPPT)之一記憶體器件之一部分400之一實施例之一方塊圖。一經熔斷，則熔絲/反熔絲不 可能不熔斷。該SPPT特徵允許在藉由熔斷熔絲而永久地提交至該等設定之前嘗試各種修整設定。例如，一堆疊之各種晶粒可彼此互相作用且若使用一反覆程序則一修整程序可提供更佳效能。該SPPT特徵允許系統供應商使用各種軟調整而進行實驗且在該等經堆疊器件之多個器件上評估效能用於輸入/輸出對準、設置及保持時間，及其類似者。在找到一相對良好組態之後，可藉由熔斷熔絲/反熔絲而永久地儲存此等軟修整設定。
所繪示部分400包含一測試模式控制電路302、測試模式鎖存器304、一熔絲邏輯/串列化器306、熔絲308、一解碼器310、一待修整電路312、封裝後修整(PPT)熔絲314，及其他待修整電路316。部分400進一步包含SPPT鎖存器402及用於一SPPT模式之提供之一SPPT模式多工器(SPPT模式多工器)404。為避免描述之重複，在圖3及圖4中具有相同或類似功能之組件可由相同元件符號參考。
SPPT鎖存器402可對應於資料鎖存器、暫存器、正反器、SRAM記憶體胞，或其類似者。SPPT鎖存器402可用以在該SPPT模式期間儲存暫時修整設定。在該SPPT模式期間，熔絲邏輯/串列化器306可經由該記憶體器件之I/O而與該測試設備通信。接著，運作良好之修整設定可被程式化至PPT熔絲314。當修整設定未運作良好時，可嘗試不同修整設定。有利地，SPPT鎖存器402可經重複覆寫，使得可嘗試各種修整設定。一啟動信號可控制SPPT鎖存器402之鎖存。
SPPT模式多工器404具有兩組輸入。一第一組輸入耦合至PPT熔絲314，且一第二組輸入耦合至SPPT鎖存器402。當在該SPPT模式中時，SPPT模式多工器404選擇該第二組輸入(SPPT熔絲)作為一輸出。否則，SPPT模式多工器404可選擇該第一組輸入(PPT熔絲)作為一輸出。SPPT模式多工器404之該輸出耦合至解碼器310，其可依由SPPT鎖存器402或PPT熔絲314中之資料規定之方式而修整待修整電路 312。將理解，在一記憶體器件中可存在許多組SPPT鎖存器402及SPPT模式多工器404以提供多個參數之軟修整。
圖5係大體上繪示用於封裝後修整之一程序之一實施例之一流程圖。可大體上由熔絲邏輯/串列化器306執行該程序。熟練實踐者將明白，可依多種方式修改該所繪示程序。例如，在另一實施例中，該所繪示程序之各種部分可經組合，可以一交替順序重新配置，可被移除，或其類似者。
該程序在一狀態502中開始來進入該封裝後修整(PPT)。例如，測試設備可與該記憶體器件之I/O直接通信或可經由(例如)一系統單晶片(該記憶體器件常駐其中)之一CPU而間接通信。該程序自狀態502前進至一狀態504。
在狀態504中，該程序接收待修整之參數的一指示。例如，該指示可對應於一位址，且該位址可被映射至一參數(諸如，針對一特定鎖存器之一設置及保持之一修整)。該程序自狀態504前進至一狀態506。
在狀態506中，該程序接收該修整設定。例如，該設定可對應於在針對一鎖存器之一設置及保持中之一延遲。該程序自狀態506前進至一狀態508。
在狀態508中，該程序熔斷熔絲以儲存該修整設定。例如，熔絲邏輯/串列化器306可熔斷PPT熔絲314之可應用熔絲。在一實施例中，該程序針對全部PPT熔絲314設置該等修整設定，且依一順序方式而熔斷可應用PPT熔絲314。針對其他修整設定可依需重複該程序。
圖6係大體上繪示用於執行之軟封裝後修整之一程序之一實施例之一流程圖。可大體上由熔絲邏輯/串列化器306執行該程序。熟練實踐者將明白，可依多種方式修改該所繪示程序。例如，在另一實施例中，該所繪示程序之各種部分可經組合，可以一交替順序重新配置， 可被移除，或其類似者。
該程序在一狀態602中開始來進入該軟封裝後修整(SPPT)模式。在該SPPT模式中，SPPT模式多工器404應經指示使用耦合至SPPT鎖存器402之該等輸入。例如，測試設備可與該記憶體器件之I/O直接通信或可經由(例如)一系統單晶片(該記憶體器件常駐其中)之一CPU而間接通信。該程序自狀態602前進至一狀態604。
在狀態604中，該程序接收待修整之參數的一指示。例如，該指示可對應於一位址，且該位址可被映射至一參數(諸如，針對一特定鎖存器之一設置及保持之一修整)。該程序自狀態604前進至一狀態606。
在狀態606中，該程序接收該修整設定。例如，該設定可對應於在針對一鎖存器之一設置及保持中之一延遲。該程序自狀態606前進至一狀態608。
在狀態608中，該程序等待接收一啟動命令，其可對應於一啟動信號上之一上升邊緣，其用以將該設定鎖存至該SPPT鎖存器。可由熔絲邏輯/串列化器306、另一電路或外部地產生該信號。可重複該程序直至找到適當修整參數為止，且接著該程序可藉由將該等適當修整設定儲存於PPT熔絲314中(如較早結合圖5所描述)而提交至該等適當修整設定。
一實施例包含一種設備，其中該設備包含：一積體電路晶粒，其包括：一記憶體胞陣列；一介面，其經組態以允許資料傳送至該積體電路晶粒並自該積體電路晶粒傳送資料；一電路，其經組態以回應於透過該介面接收之指令而進入一封裝後修整模式，其中該電路經組態以接收一或多個值且至少部分基於該一或多個值而調整關於一記憶體特性之該積體電路之一特性。
一實施例包含一種針對一積體電路晶粒執行修整之電子實施方 法，其中該方法包含：經由該積體電路晶粒之一介面而接收一指令以進入一封裝後修整模式，其中該積體電路晶粒包括一記憶體胞陣列，其中該介面經組態以允許資料傳送至該積體電路晶粒且自該積體電路晶粒傳送資料；及經由該介面而接收一或多個值且至少部分基於該一或多個值而調整關於一記憶體特性之該積體電路晶粒之一特性。
一實施例包含一系統單晶片，其中該系統單晶片包含：一處理器；及複數個積體電路記憶體晶粒，其中該複數個積體電路記憶體晶粒配置於一堆疊中且經由矽穿孔而共用一匯流排，其中該複數個積體電路記憶體晶粒之一積體電路記憶體晶粒包括：一記憶體胞陣列；一匯流排，其經組態以允許資料傳送至該積體電路晶粒且自該積體電路晶粒傳送資料；一電路，其經組態以回應於透過該匯流排而接收之指令及與該積體電路記憶體晶粒相關聯之一晶片選擇而進入一封裝後修整模式，其中該電路經組態以接收一或多個值且至少部分基於該一或多個值而調整關於一記憶體特性之該積體電路之一特性。
除非明確相反表示，否則「耦合」意謂一個元件/特徵直接或間接耦合至另一元件/特徵，且並不一定為機械地。因此，雖然圖式繪示元件及組件之配置之各種實例，但是在一實際實施例中可存在額外介入的元件、器件、特徵，或組件。
半導體記憶體器件在數位電子器件及各種系統中隨處可見。此等各種系統可包含經組態以執行儲存於該等記憶體器件上之指令及/或存取儲存於該等記憶體器件上之資料之一程序。此等器件之實例包含桌上型電腦、工作站、伺服器、平板電腦、膝上型電腦、數位相機、視訊相機、數位媒體播放機、個人數位助理、智慧型電話、行動電話、導航器件、非揮發性儲存產品、資訊站、汽車產品，及其類似者。
採用上文所描述方案之器件可實施至各種電子器件中。該等電 子器件之實例可包含(但不限於)消費者電子產品、該等消費者電子產品之零件、電子測試設備等。該等電子器件之實例亦可包含光學網路或其他通信網路之電路，包含(例如)基地台。該等消費者電子產品可包含(但不限於)一汽車、一攝錄影機、一相機、一數位相機、一可攜式記憶體晶片、一洗滌機、一乾燥器、一洗滌機/乾燥器、一影印機、一傳真機、一掃描儀、一多功能周邊器件等。進一步言之，該電子器件可包含半成品，包含用於工業、醫學及汽車應用之半成品。
上文已描述各種實施例。雖然參考此等特定實施例描述，但是該等描述意欲為說明性且並非意欲為限制性。熟悉此項技術者可以想到各種修改及應用。
100‧‧‧三維(3D)積體電路
102‧‧‧記憶體晶粒
104‧‧‧記憶體晶粒
106‧‧‧記憶體晶粒
108‧‧‧記憶體晶粒
110‧‧‧再驅動層

Claims (17)

  1. 一種執行封裝後修整之設備，該設備包括：一積體電路晶粒，其包括：一記憶體胞陣列；一介面，其經組態以允許資料傳送至該積體電路晶粒並自該積體電路晶粒傳送資料；一電路，其經組態以回應於透過該介面接收之指令而進入一封裝後修整模式，其中該電路經組態以：自該介面接收一第一組之一或多個值；儲存該第一組之一或多個值於一第一鎖存器；至少部分基於自該第一鎖存器之該第一組之一或多個值而調整關於一記憶體特性之該積體電路之一特性；自該介面接收一第二組之一或多個值；儲存該第二組之一或多個值於一第二鎖存器；至少部分基於自該第二鎖存器之該第二組之一或多個值而調整關於該記憶體特性之該積體電路之該特性；及儲存該第二組之一或多個值於一第二組之熔絲中，其中該第二組之熔絲未與該第一鎖存器通信。
  2. 如請求項1之設備，其中該積體電路晶粒進一步包括矽穿孔，其中該介面耦合至該等矽穿孔，使得複數個積體電路晶粒係可堆疊以形成一三維積體電路。
  3. 如請求項1之設備，其中該電路經組態以依一揮發性方式而儲存該經調整特性用於一經修整組態之測試。
  4. 如請求項1之設備，其中該等記憶體胞包括動態隨機存取記憶體(DRAM)。
  5. 如請求項1之設備，其中該等記憶體胞包括快閃記憶體。
  6. 如請求項1之設備，其中該經調整特性包括一位址鎖存器之一設置及保持時間、一資料鎖存器之一設置及保持時間、一輸出驅動器驅動強度，或用於延時之時脈循環之一可組態數目。
  7. 一種針對一積體電路晶粒執行修整之電子實施方法，該方法包括：經由該積體電路晶粒之一介面而接收一指令以進入一封裝後修整模式，其中該積體電路晶粒包括一記憶體胞陣列，其中該介面經組態以允許資料傳送至該積體電路晶粒且自該積體電路晶粒傳送資料；經由該介面而接收一第一組之一或多個值；儲存該第一組之一或多個值於一第一鎖存器；至少部分基於自該第一鎖存器之該第一組之一或多個值而調整關於一記憶體特性之該積體電路晶粒之一特性；儲存該第一組之一或多個值於與該第一鎖存器通信之一第一組之熔絲中；儲存該第二組之一或多個值於一第二鎖存器；至少部分基於自該第二鎖存器之該第二組之一或多個值而調整關於該記憶體特性之該積體電路之該特性；及儲存該第二組之一或多個值於一第二組之熔絲中，其中該第二組之熔絲未與該第一鎖存器通信。
  8. 如請求項7之方法，其中該積體電路晶粒具有用於該介面之矽穿孔且配置於一系統單晶片之複數個積體電路晶粒之一堆疊中，該方法進一步包括：使該系統單晶片之一處理器經由一外部可存取通信埠而與測試設備通信；及使該處理器經由該介面而發送用於封裝後修整之該一或多個值。
  9. 如請求項7之方法，其進一步包括依一揮發性方式而儲存該經調整特性用於軟封裝後修復之一經修整組態之測試。
  10. 如請求項7之方法，其中該介面包括用於該積體電路晶粒之一輸入/輸出，該方法進一步包括透過該輸入/輸出而接收用於該封裝後修復模式之命令。
  11. 如請求項7之方法，其進一步包括針對該封裝後修整模式使用用於一封裝後修復模式之一協定。
  12. 如請求項7之方法，其中該經調整特性包括一位址鎖存器之一設置及保持時間、一資料鎖存器之一設置及保持時間、一輸出驅動器驅動強度，或用於延時之時脈循環之一可組態數目。
  13. 一種系統單晶片，其包括：一處理器；及複數個積體電路記憶體晶粒，其中該複數個積體電路記憶體晶粒配置於一堆疊中且經由矽穿孔而共用一匯流排，其中該複數個積體電路記憶體晶粒之一積體電路記憶體晶粒包括：一記憶體胞陣列；一匯流排，其經組態以允許資料傳送至該積體電路晶粒且自該積體電路晶粒傳送資料；一電路，其經組態以回應於透過該匯流排而接收之指令及與該積體電路記憶體晶粒相關聯之一晶片選擇而進入一封裝後修整模式，其中該電路經組態以：自該匯流排接收一第一組之一或多個值；儲存該第一組之一或多個值於一第一鎖存器；至少部分基於自該第一鎖存器之該第一組之一或多個值而調整關於一記憶體特性之該積體電路之一特性；儲存該第一組之一或多個值於與該第一鎖存器通信之一 第一組之熔絲中，其中該第一組之熔絲經組態以提供該第一組之一或多個值至該第一鎖存器；自該匯流排接收一第二組之一或多個值；儲存該第二組之一或多個值於一第二鎖存器；至少部分基於自該第二鎖存器之該第二組之一或多個值而調整關於該記憶體特性之該積體電路之該特性；儲存該第二組之一或多個值於一第二組之熔絲中，其中該第二組之熔絲未與該第一鎖存器通信。
  14. 如請求項13之系統，其中該電路經組態以依一揮發性方式而儲存該經調整特性用於一經修整組態之測試。
  15. 如請求項13之系統，其中該等記憶體胞包括動態隨機存取記憶體(DRAM)。
  16. 如請求項13之系統，其中該經調整特性包括一位址鎖存器之一設置及保持時間、一資料鎖存器之一設置及保持時間、一輸出驅動器驅動強度，或用於延時之時脈循環之一可組態數目。
  17. 如請求項13之系統，其中該處理器經組態以與具有與該匯流排分離之一外部通信埠之一測試設備通信，且其中該處理器經組態以控制該匯流排用於封裝後修整模式。
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