KR20010004197A - 지연고정루프의 초기 록 타임 단축 장치 및 방법 - Google Patents

Abstract

본 발명은 제어하기 쉽고, 보정에 따른 오차를 줄이며, 그 보정 속도를 가속화시킨 DLL의 초기 동작을 한 클럭 내에 완결할 수 있도록 하여, DLL 보정 범위가 큰 경우에도 이를 단 시간 내에 안정적으로 수행하도록 하기 위한 것으로써, 이를 위한 본 발명은 기준클럭 또는 내부클럭 중 어느 하나를 지연시켜 스큐를 제거하기 위한 지연체인부를 갖는 지연고정루프의 초기 록 타임 단축 장치에 있어서, 상기 지연체인부는, 외부입력클럭의 라이징에지에 의해 액티브되어 모델링하여 구한 지연정보를 지닌 모델링신호의 라이징 시점부터 상기 클럭의 폴링에지까지의 시간을 복수의 단위지연소자를 거친 다단지연을 통해 도출하는 클럭지연수단; 및 상기 클럭의 폴링에지에 의해 액티브되어 상기 클럭지연부에서 구한 상기 지연시간만큼 지연하여 지연고정루프클럭을 액티브하는 지연고정루프 클럭지연수단을 포함하여 이루어지는 것을 특징으로 한다.

Description

지연고정루프의 초기 록 타임 단축 장치 및 방법{Locking acceleration apparatus and method for Delay Locked Loop}

본 발명은 DDR(Double Data Rate) 싱크로너스 DRAM(Synchronous DRAM : 이하, "SDRAM")과 같이 고속으로 동작하는 메모리 디바이스등에 사용되는 지연고정루프(Delay Locked Loop : 이하, "DLL")에 관한 것으로, 특히 지연고정루프의 초기 록 타임(lock time)을 효과적으로 줄여주는 단축 장치 및 방법에 관한 것이다.

일반적으로, 메모리 반도체 회로의 각 기능 블록들은 클럭에 동기 되어 메모리 셀에서 데이터를 읽어 내거나 또는 쓰기 동작을 수행하게 된다. 이러한 클럭 동기는 클럭 발생장치에서 제공되는 클럭 신호를 사용하여 이루어지게 된다. 또한, 반도체 소자에 클럭과 데이터 또는 다른 클럭과의 스큐(skew)를 보상하기 위하여 특정 주기를 갖는 클럭을 이용하고 있다. 특히, DDR SDRAM에서, 클럭에 동기 시켜 데이터를 내보내게 되면은 그 클럭의 지연 입력에 따른 스큐가 발생하게 된다. 따라서, 이를 보상하기 위하여 별도의 내부 클럭을 사용하고 있다.

DLL은 어떤 신호에 대해 시간상으로 스큐(skew)가 발생하는 경우에 이를 보정하는 것으로서, 최근의 DDR SDRAM과 같이 고속으로 동작하는 메모리에서 동기신호로 사용하는 클럭의 스큐, 기타 문제점을 보완하기 위해서 반드시 요구되는 장치이다.

현재에 가장 널리 알려진 DLL은 Fusitsu사에 의해 제안된 DLL과 NEC사에 의해 제안된 DLL이다.

먼저, Fusitsu DLL의 경우 기준클럭(reference external clock)과 비교하면서, 스큐가 발생된 내부클럭(skewed internal clock)에 대하여 일정한 단위지연(unit delay)만을 반복적으로 더해주면서, 상기 기준클럭과 내부클럭간의 스큐가 상기 단위지연(unit delay)량보다 작아질 때까지 비교동작을 반복하여, 지연고정루프(DLL)의 초기동작을 수행하였다.

그러나, 상기한 바와 같은 Fusitsu DLL의 경우는 단위 지연소자(unit delay)를 이용하여 반복적으로 여러 번 지연시키면서, 그때마다 보정된 결과를 확인하는 방법을 취하였기 때문에, 필연적으로 그 반복횟수가 많아져서 DLL의 초기 록타임(initial locktime)이 너무 오래 걸리는 단점이 있었다. 예를 들어, 0.2nsec의 단위 지연소자를 채용하고 있다고 가정할 때, 8클럭마다 상기 지연고정루프의 위상비교부를 작동시키는 기존의 메커니즘(mechanism)으로 4nsec의 지연동작(delay operation)을 수행하기 위해서는, 최소한도 20번의 반복동작, 즉 160클럭이 지난 후에나 그 동작을 완료할 수 있었다. 또한 상기 과정을 수행하기 위해 클럭을 샘플링(sampling)하여 비교기를 통해 비교하고 지연을 주는 메커니즘이 복잡하며 그 과정을 제어하는 부분이 많이 필요하다.

그에 비해, NEC DLL은 한 클럭 내에서 단위 지연(unit delay)과 더불어, 다단지연(multiple delay)을 반복적으로 병행하면서 비교기에서 기준클럭과의 비교를 통해 몇 단계의 다단지연을 거쳐야 하는지를 가늠하며, 그 정보를 다른 지연 체인(delay chain)으로 플립플롭을 거쳐 두 번째 클럭의 라이징 에지(rising edge)에서 상기 다단 지연과정을 역으로 거친 미러링(mirroring)을 통하여 내부 기준 클럭을 만들어 내므로 DLL 클럭은 외부 클럭으로부터 2 클럭이 지나야 나온다.

따라서, NEC DLL은 Fusitsu DLL에 비해 초기 록타임은 상당히 개선되었으나 다단 지연소자가 연결된 지연 체인(delay chain)의 구성과 그 제어가 매우 복잡하고, 단위 지연소자에 다단지연으로 생기는 부가요소로 인해 단위 지연시간이 커서 기준 클럭과 내부클럭간의 오차가 크다.

이러한 종래의 DLL은 초기 록타임이 오래 걸리므로 고속동작을 할 수 없으며, 제어하기 어려우므로 그 구성이 복잡해지고, 단위지연시간이 커서 기준클럭과 내부클럭간의 오차가 큰 문제점이 있다.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한것으로서, DLL의 제어가 간단하고, 단위지연시간을 줄여 기준클럭과 내부클럭간의 오차를 줄일 수 있고, 클럭의 라이징 및 폴링에지를 이용하여 한 클럭 안에 DLL의 초기동작이 완료될 수 있도록 하는 지연고정루프의 초기 록타임 단축 장치 및 방법을 제공함에 그 목적이 있다.

도1은 본 발명의 일실시예에 따른 지연고정루프의 개략적인 블록 구성도.

도2는 도1의 제어부의 상세 회로도.

도3은 도1의 지연체인부의 상세 회로도.

도4는 본 발명의 일실시예에 따른 지연고정루프의 동작 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

110 : 제어부 130 : 지연체인부

150 : 단위지연소자 310 : 제1단위지연소자

310a : 클럭지연부 310b : 지연고정루프 클럭지연부

dll_clken : 지연고정루프 클럭인에이블 신호

DLL_CLK : 지연고정루프 클럭

상기 목적을 달성하기 위한 본 발명은 기준클럭 또는 내부클럭 중 어느 하나를 지연시켜 스큐를 제거하기 위한 지연체인부를 갖는 지연고정루프의 초기 록타임 단축 장치에 있어서, 상기 지연체인부는, 외부입력클럭의 라이징에지에 의해 액티브되어 모델링하여 구한 지연정보를 지닌 모델링신호의 라이징 시점부터 상기 클럭의 폴링에지까지의 시간을 복수의 단위지연소자를 거친 다단지연을 통해 도출하는 클럭지연수단; 및 상기 클럭의 폴링에지에 의해 액티브되어 상기 클럭지연부에서 구한 상기 지연시간만큼 지연하여 지연고정루프클럭을 액티브하는 지연고정루프 클럭지연수단을 포함하여 이루어지는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1은 본 발명의 일실시예에 따른 지연고정루프의 개략적인 블록 구성도이다.

도시된 바와 같이, 지연고정루프는 클럭 clk와 모델링하여 구한 지연정보를 지닌 모델링신호 model을 입력으로 하고 패스게이트인에이블신호 pen 및 /pen, 리셋신호 reset, 버퍼링된 클럭 clk_c를 출력하는 제어부(110)와 상기 제어부(110)의 출력신호 pen, /pen, 및 reset을 공통의 입력으로 하고 상기 clk_c를 제1단위지연소자(310)의 clk_in으로 인가하고 각 단위지연소자들의 clkout이 각각의 clkin으로 인가되고, dll_clkout은 dll_clkin으로 인가되며, 제1단위지연소자(310)의 dll_clkout은 최종 DLL_CLK으로 인가되는 복수의 단위지연소자로 이루어진 지연체인부(150)로 구성되어 있다.

도2는 상기 제어부(110)의 상세 회로도이다. 상기 클럭 clk 신호를 루어진 입력하고 상기 클럭 clk 신호를 홀수의 인버터 INV22 내지 INV26에 의하여 지연 및 반전 된 신호를 타측으로 입력하여 출력으로 리셋신호 reset을 출력하는 NAND 게이트 ND21과, 상기 클럭 clk를 단위지연소자의 입력 클럭 clk_c로 버퍼링하는 두 단의 인버터 INV27, INV28과, 상기 클럭 clk와 상기 모델링신호 model을 입력으로 하고 출력으로서 상기 패스게이트인에이블신호 pen을 출력하는 NAND 게이트 ND22와, 상기 패스게이트인에이블신호en을 반전하여 /pen을 출력하는 인버터 INV21로 구성된다.

도3은 상기 지연체인부(150)의 상세 회로도로서, 복수의 상기 단위지연소자(310, 320, 330, …)가 직렬로 연결되어 구성된다.

구체적으로 상기 단위지연소자(310)는, 상기 패스게이트인에이블신호 pen 및 /pen과 리셋신호 reset과 입력 클럭신호 clk_in를 입력으로 하여 단위 지연된 클럭 clk_out과 지연고정루프클럭 인에이블신호 dll_clken을 출력으로 하는 단위클럭지연부(310a)와, 상기 지연고정루프클럭 인에이블신호 dll_clken과 지연고정루프클럭 입력신호 dll_clkin을 입력으로 하여 지연고정루프클럭 출력신호 dll_clkout을 출력하는 단위지연고정루프클럭지연부(310b)로 구성된다.

상기와 같이 구성된 본 발명에 따른 지연고정루프에 대한 상세한 설명은 도4의 타이밍도를 참고로 하여 살펴본다.

먼저, 도2의 제어부에서 생성하는 제어신호에 대하여 살펴보면, 외부 클럭 clk과 상기 모델링신호 model이 모두 "하이" 레벨로 인가될 때 제1단위지연소자(310)에 존재하는 패스게이트 P11, P12, P13, …등을 온-오프 시키는 패스게이트 제어신호 pen 및 /pen을 각각 로직 "로우"와 "하이"로 인에이블시킨다. 상기 클럭은 버퍼링되어 상기 제1단위지연소자(310)에 인가되는 클럭 clk_c를 생성하고, 또한 상기 외부 클럭 clk은 로직 "하이"로 상승하면서 NAND게이트(ND21)의 두 입력신호가 인버터들(INV22, INV23, INV24, INV25, INV26)의 지연 시간 동안 로직 "하이"를 유지하다가 "로우"로 떨어지므로 상기 지연시간동안 상기 NAND게이트(ND21)의 출력신호 리셋 reset이 로직 "로우"로 되었다가 "하이"로 된다.

다시 도3을 참조하면, 각각의 단위지연소자(310)는 단위클럭지연부(310a)와 단위지연고정루프클럭지연부(310b)를 포함하여 이루어진다. 각각의 단위클럭지연부는 직렬로 연결되어 클럭지연수단을 형성하고, 상기 단위 클럭지연부(310a)에서는 클럭의 라이징 에지(rising edge)를 지연하여 모델링하여 구한 지연시간부터 클럭의 폴링 에지(falling edge)때 까지의 시간을 측정한다.

또한 각각의 단위지연고정루프클럭지연부도 직렬로 연결되어 지연고정루프클럭지연수단을 형성한다. 상기 클럭지연수단에서 도출한 지연시간 정보를 역으로 이용하여 상기 단위클럭지연수단과 동일한 수의 상기 단위지연고정루프클럭지연경로를 거쳐서 지연고정루프 클럭 DLL_CLK을 생성한다.

구체적으로, 상기 제어부(110)에서 생성된 제어신호 pen, /pen, reset, clk_c는 지연체인부(150)로 인가되고 최초에 제1단위지연소자(310)로 전달된다. 상기 클럭 clk_c가 입력 클럭 clk_in으로 인가되고 최초에 로직 "로우"이므로 지연고정루프클럭 인에이블신호 dll_clken은 로직 "하이"로 된다. 상술한 바와 같이 상기 외부 클럭 clk이 로직 "하이"로 되면서 리셋신호 reset이 로직 "로우"로 떨어지면 단위지연소자들의 패스게이트(P11, P12, P13, …) 입력노드 즉 인버터(INV11, INV12, INV13, …)의 출력노드(N11, N12, N13, …)가 모두 로직 "로우"로 초기화된다.

상기 리셋신호 reset이 "하이"로 올라가면, 로직 "하이"로 인가되어 있던 clk_in과 조합하여 제1단위지연소자의 노드 N11이 소정의 지연을 거쳐 로직 "하이"로 된다. 상기 노드 N11 신호는 clk_in과 함께 NAND게이트(ND31)에 의해 제1지연고정루프클럭 인에이블신호 dll_clken〈1〉을 "로우"로 만든다.

패스게이트 인에이블신호 pen 및 /pen이 인에이블되어 각 단위지연소자간의 경로를 열어주면, 로직 "하이"로 된 노드 N11신호가 제2단위지연소자로 인가되면서 소정의 지연시간을 거쳐 노드 N12신호가 로직 "하이"로 되고, 제2지연고정루프클럭 인에이블신호 dll_clken〈2〉은 로직 "로우"로 된다. 동일한 방법으로 노드 N13, N14 신호는 패스게이트가 디스에이블 되기 전까지 소정의 지연시간을 두고 로직 "하이"로 되고, 지연고정루프클럭 인에이블신호 dll_clken〈3〉, dll_clken〈4〉 또한 로직 "로우"로 된다.

지연고정루프클럭 지연부(310b, 320b, …)의 출력노드인 DLL_CLK, N51, N52, N53은 지연고정루프클럭 인에이블신호 dll_clken〈1:4〉에 응답하여 차례로 로직 "하이"에서 "로우"로 떨어진다.

상술한 바와 같이 클럭의 라이징이 지연되어 전달되는 과정에서, 외부 클럭 clk이 로직 "로우"로 떨어지면, 노드 N11 신호는 로직 "로우"로 떨어지고, 상기 clk_in에 응답하여 지연고정루프클럭 인에이블신호들 dll_clken〈1:4〉이 모두 로직 "하이"로 올라가고, 패스게이트 인에이블신호 pen 및 /pen이 디스에이블되어 지연된 클럭신호가 최종 블록인 제4단위지연소자까지 전달된다.

상기 지연고정루프클럭 인이블신호 dll_clken〈1:4〉이 NAND게이트 ND51, ND52, ND53, ND54의 일측단에 로직 "하이"로 인가되고, 타측단으로 노드 N51, N52, N53은 로직 "로우"로 ND54의 타측단의 입력노드인 N54는 로직 "하이"이므로 제4단위지연소자(340)의 지연고정루프 클럭지연부(340b)에서 단위 지연시간을 거쳐서 노드 N53의 신호가 로직 "로우"에서 로직 "하이"로 상승한다. 같은 방법으로 차례로 노드 N52, N51, DLL_CLK이 로직 "하이"로 된다.

상기 클럭 지연부(310a)에서 발생한 단위 지연시간과 지연고정루프 클럭지연부(310b)에서 발생한 지연시간은 동일해야 한다. 이를 위하여 지연고정루프 클럭지연부(310b)에 동작과 상관없이 항상 턴-온되는 패스게이트 P51, P52, P53, … 와 더미 NAND게이트 ND51, ND52, ND53을 추가하였다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 기준클럭과 비교되는 대상클럭간의 스큐가 제거되도록 보정함에 있어서, 제어하기 쉽고, 보정에 따른 오차를 줄이며, 그 보정 속도를 가속화시킴으로써 DLL의 초기동작을 한 클럭 내에 완결할 수 있도록 하여, DLL 보정범위가 큰 경우에도 이를 단시간 내에 안정적으로 수행하도록 함으로써, 그를 채용하는 디바이스의 고속동작성능을 현저하게 향상시킨다.

Claims (6)

1. 기준클럭 또는 내부클럭 중 어느 하나를 지연시켜 스큐를 제거하기 위한 지연체인부를 갖는 지연고정루프의 초기 록 타임 단축 장치에 있어서,

   상기 지연체인부는,

   외부입력클럭의 라이징에지에 의해 액티브되어 모델링하여 구한 지연정보를 지닌 모델링신호의 라이징 시점부터 상기 클럭의 폴링에지까지의 시간을 복수의 단위지연소자를 거친 다단지연을 통해 도출하는 클럭지연수단; 및

   상기 클럭의 폴링에지에 의해 액티브되어 상기 클럭지연부에서 구한 상기 지연시간만큼 지연하여 지연고정루프클럭을 액티브하는 지연고정루프 클럭지연수단

   을 구비하는 것을 특징으로 하는 지연고정루프의 초기 록 타임 단축 장치.
2. 제1항에 있어서

   상기 클럭지연수단은,

   제1제어신호와 상기 클럭신호를 입력으로 하는 제1NAND게이트;

   상기 제1NAND게이트의 출력을 반전하여 상기 제1NAND게이트의 상기 클럭신호 입력단으로 궤환하는 제1인버터;

   상기 제1NAND게이트의 출력을 반전하는 제2인버터;

   상기 반전된 제1NAND게이트의 출력신호와 상기 클럭신호를 입력으로 하여 지연고정루프 클럭인에이블신호를 출력하는 제2NAND게이트; 및

   상기 반전된 제1NAND게이트의 출력신호를 다음 단위지연소자로 전달하는 것을 제어하는 패스게이트

   를 구비하는 것을 특징으로 하는 지연고정루프의 초기 록 타임 단축 장치.
3. 제2항에 있어서,

   상기 클럭지연수단은,

   상기 단위지연소자의 패스게이트 출력신호가 제1 제어신호와 함께 다음단의 단위지연소자의 제1NAND게이트로 입력되는 것을 특징으로 하는 지연고정루프의 초기 록 타임 단축 장치.
4. 제1항에 있어서,

   상기 지연고정루프 클럭지연수단은,

   타 단위지연수단의 지연고정루프 클럭 출력을 입력으로 하는 패스게이트;

   상기 클럭지연수단의 제2NAND게이트의 출력신호와 상기 패스게이트의 출력신호를 입력으로 하는 제3NAND게이트;

   상기 제3NAND게이트의 출력을 반전하여 입력의 상기 클럭신호 입력단으로 궤환하는 제3인버터;

   상기 제3NAND게이트의 출력을 반전하는 제4인버터; 및

   상기 반전된 제3NAND게이트의 출력신호와 전원전압을 입력으로 하는 제2NAND게이트

   를 구비하여 이루어지는 것을 특징으로 하는 지연고정루프의 초기 록 타임 단축 장치.
5. 제4항에 있어서,

   상기 지연고정루프 클럭지연수단은 상기 패스게이트의 NMOS트랜지스터 게이트로 전원전압이 PMOS트랜지스터 게이트로 접지전압이 인가되어 상기 패스게이트가 항상 턴-온 되어있는 것을 특징으로 하는 지연고정루프의 초기 록 타임 단축 장치.
6. 제4항에 있어서,

   상기 지연고정루프 클럭지연수단의 최종 출력인 지연고정루프 클럭은 첫 단의 단위지연소자에 존재하는 제4인버터의 출력신호에 의해 액티브되는 것을 특징으로 하는 지연고정루프의 초기 록 타임 단축 장치.