KR0164812B1 - 반도체 메모리 장치의 모드 설정회로 - Google Patents
반도체 메모리 장치의 모드 설정회로 Download PDFInfo
- Publication number
- KR0164812B1 KR0164812B1 KR1019950053534A KR19950053534A KR0164812B1 KR 0164812 B1 KR0164812 B1 KR 0164812B1 KR 1019950053534 A KR1019950053534 A KR 1019950053534A KR 19950053534 A KR19950053534 A KR 19950053534A KR 0164812 B1 KR0164812 B1 KR 0164812B1
- Authority
- KR
- South Korea
- Prior art keywords
- mode
- external power
- setting circuit
- mode setting
- power supply
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 메모리 장치의 모드 설정 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 하나의 모드로 생산한 뒤 간단한 작업에 의해 여러가지 모드로 전환이 가능한 반도체 메모리 장치의 모드 설정 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
본 발명은 기능이 각각 다른 다수개의 동작 모드를 가지는 반도체 메모리 장치의 모드 설정 회로에 있어서, 외부전원전압을 소정의 전압과 비교,감지하여 감지 제어신호를 출력하기 위한 외부전원전압 감지기와, 하나 이상의 마스터 클럭들의 조합으로 소정의 지연과 래치를 통하여 타이밍 제어신호를 일정시간 후 인에이블시켜 출력하기 위한 타이밍 발생기와, 일측이 상기 외부전원전압에 접속되어 상기 외부전원전압 감지기의 출력신호와 상기 타이밍 발생기의 출력신호를 논리조합하여 초기상태의 동작모드를 제어하여 소정의 상기 동작 모드를 설정하여 상기 초기상태와 다른 동작 모드로 전환시키기 위한 모드선택기를 구비한다.
4. 발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다.
Description
제1도는 본 발명에 따른 외부전원전압 감지기의 상세회로도.
제2도는 본 발명에 따른 타이밍 발생기의 상세회로도.
제3도는 본 발명에 따른 모드 선택기의 상세회로도.
제4도는 본 발명에 따른 동작 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다기능의 모드를 편리하게 선택하여 사용할 수 있는 반도체 메모리 장치의 모드 설정 회로에 관한 것이다.
반도체 메모리가 점차 고집적, 저전력화, 다기능화되어 가면서, 시스템 사용자들의 요구도 다양해지고 있다. 이러한 요구에 대응하기 위해서는 각각의 장치마다 각기 다른 모드(Mode)로 동작하는 장치를 생산해야 하므로 생산성 및 재고 관리에 어려움이 따른다. 이와 같은 어려움을 해결하기 위해 통상 한 모드로 생산한 뒤 간단한 작업에 의해 여러가지 모드로 전환이 될 수 있도록 설계하고, 패키지(Package)조립 바로 전 공정에서 원하는 모드로 전환시킨다. 이러한 모드 선택 방법에는 반도체 제조 공정중에 서로 다른 마스크(Mask)를 사용하는 방법(Metal Option)과 퓨우즈 블로우잉(fuse blowing) 방법이 있다. 그런데 이러한 종래의 방법은 다음과 같은 단점이 있다. 첫째, 반도체 제조 공정중 모드 선택 단계가 추가되어 비용(cost) 상승의 원인이 된다. 둘째, 모드 선택 작업이 웨이퍼(Wafer)상에서만 가능하고, 패키지 조립후에는 모드 선택이 불가능하다. 셋째, 모드 선택이 완료된 패키지이므로 악성 재고의 위험이 있다. 또한 반도체 제품의 테스트 효율을 향상시키기 위해 사용되고 있는 웨이퍼 번-인(Wafer Burn-In), 패키지 번-인(Package Burn-In)과 같은 모드의 진입 및 외부에 사용되기 어려운 문제점이 있다.
따라서, 본 발명의 목적은 하나의 모드로 생산한 뒤 간단한 작업에 의해 여러가지 모드로 전환이 가능한 반도체 메모리 장치의 모드 설정 회로를 제공함에 있다.
본 발명의 다른 목적은 외부전원전압 감지기 및 타이밍 발생기를 사용하여 사용자가 필요에 따라 하나의 모드로 생산된 것을 여러가지의 모드로 전환할 수 있는 반도체 메모리 장치의 모드 설정 회로를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 기능이 각각 다른 다수개의 동작 모드를 가지는 반도체 메모리 장치의 모드 설정 회로에 있어서, 외부전원전압을 소정의 전압과 비교,감지하여 감지 제어 신호를 출력하기 위한 외부전원전압 감지기와, 하나 이상의 마스터 클럭들의 조합으로 소정의 지연과 래치를 통하여 타이밍 제어신호를 일정시간후 인에이블시켜 출력하기 위한 타이밍 발생기와, 일측이 상기 외부전원전압에 접속되어 상기 외부전원전압 감지기의 출력신호와 상기 타이밍 발생기의 출력신호를 논리조합하여 초기상태의 동작모드를 제어하여 소정의 상기 동작 모드를 설정하여 상기 초기상태와 다른 동작 모드로 전환시키기 위한 모드선택기를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
여기서 본 발명의 효과는 반도체 장치의 외부전원전압(이하 EVCC)를 인가하고, 상기 EVCC의 레벨이 특정 외부전원전압 이상임을 감지하고, 이때 인에이블(Enable)되는 신호와 로우어드레스스트로우브 신호(Row Address Strobe Signal:이하 RASB라 칭함)와 컬럼어드레스스트로우브 신호(Column Address Strobe Signal:이하 CASB라 칭함)와 라이트 인에이블신호(Write Enable Signal:이하 WEB라 칭함)등의 마스터 클럭(Master Clock)에 의해 발생된 특정 타이밍(Timing)을 조합하여 모드 선택을 하므로서, 여러 모드가 동작되도록 설계되어 있는 장치를 별도의 모드 선택 작업 없이 균일하게 생산하게 되어 비용절감에서 큰 효과가 있다. 또한 각각의 모드 전환은 시스템 사용자가 동작시키기 전에 초기 싸이클로 전환하여 사용하므로 사용자의 제품 사용에 대한 융통성이 많아지는 효과를 가져온다.
제1도는 본 발명에 따른 외부전원전압 감지기의 상세회로도이다. 제1도를 참조하면, 구성은 외부전원전압 EVCC단자와 접지전압 VSS단자사이에 각각 직렬로 접속된 피모오스 트랜지스터(P-Channel MOS Transistor) 3,5,7,9,11,13과, 상기 피모오스 트랜지스터 9와 11의 접속노드(Node) 노드 A와, 상기 노드 A가 게이트 입력단에 접속된 엔모오스 트랜지스터(N-Channel MOS Transistor) 19와, 상기 엔모오스 트랜지스터 19 및 엔모오스 트랜지스터 21,25와 내부전원전압 IVCC단자에 소오스(Source)가 접속된 피모오스 트랜지스터 15,17과 상기 엔모오스 트랜지스터 19의 드레인(Drain)과 일측이 접속되고 상기 피모오스 트랜지스터 17의 드레인에 다른 측이 접속된 피모오스 트랜지스터 23으로 구성된 차동증폭기 50과, 상기 차동증폭기 50 내부의 피모오스 트랜지스터 15의 출력노드에 입력단이 접속되어 상기 차동증폭기 50을 구동하여 감지 제어신호 PDET를 발생시키기 위한 인버터 27로 구성되어 있다. 동작을 간략히 살펴보면, 상기 EVCC이상을 인가하게 되면 상기 노드 A가 기준전압 VREF보다 높아져 상기 감지 제어신호 PDET가 논리하이(High)로 인에이블된다. 이때, 인에이블된 상기 감지 제어 신호 PDET는 후술된 제3도의 타이밍신호 PWBC와 함께 제4도에 후술될 모드 선택기에 입력된다.
제2도는 본 발명에 따른 타이밍 발생기의 상세회로도이다. 제2도를 참조하면, 상기 로우어드레스스트로우브 신호 RASB, 컬럼어드레스스트로우브 신호 CASB 및 라이트 인에이블신호 WEB등의 마스터 클럭을 조합하여 다이나믹 램(Dynamic Random Access Memory:DRAM)의 노멀 동작과 관련이 없는 타이밍을 발생시켜 모드 선택기에 입력한다. 제어신호 PR 예를들면 RASB, PC 예를들면 CASB, PEWDC 예를들면 WEB 각각은 마스터 클럭의 출력이다. 상기 제어신호 PC에 응답하여 소정시간 지연을 위한 인버터체인 31과, 상기 제어신호 PC,PEWDC,PR에 응답하여 소정의 래치를 위한 플립플롭(Flip-Flop)구성의 낸드게이트(NAND Gate) 33,35와, 상기 인버터체인 31의 출력신호와 상기 플립플롭의 출력신호 및 상기 제어신호 PC, 인버터 37의 출력신호를 입력으로 하여 반전논리곱한 신호를 출력하기 위한 낸드게이트 39와, 상기 낸드게이트 41의 출력단에 입력단이 접속되어 반전된 신호 예를들면 타이밍 제어신호 PWBC를 출력하는 인버터 41로 구성되어 있다.
제3도는 본 발명에 따른 모드 선택기의 상세회로도이다. 제3도를 참조하면, 상기 감지 제어신호 PDET 및 타이밍 제어신호 PWBC를 두입력으로 하여 반전논리곱하기 위한 낸드게이트 63과, 상기 낸드게이트 63의 출력단에 입력단이 접속되어 데이타를 선택적으로 전송하기 위한 전송게이트(Transfer Gate) 65와, 상기 전송게이트 65의 출력노드인 노드 A와 외부전원전압 EVCC사이에 각각 드레인과 소오스가 접속되며 게이트에 신호 VCCH가 인가되어 동작하는 피모오스 트랜지스터 61과, 상기 노드 A 및 상기 전송게이트 65에 접속되어 래치하기 위한 래치회로 67과, 상기 래치회로 67의 출력단에 입력단이 접속되어 소정의 지연을 하여 특정의 모드선택신호 PMODE를 출력하기 위한 인버터체인 69로 구성되어 있다. 따라서, 특정 EVCC이상의 전압인가에 의해 인에이블된 상기 감지 제어신호 PDET와 특정 타이밍에 의해 인에이블된 PWBC를 받아 모드 선택이 이루어진다. 또한, 신호 VCCH와 래치회로 67은 초기상태와 노멀 모드시 모드제어신호 PMODE를 논리 로우(Low)상태로 프리차아지(Precharge)시킨다. 상기 전송게이트는 상기 신호 PWBC와 상기 감지 제어신호 PDET가 인에이블되고, 노드 A가 논리로우상태로 래치되어 모드 선택이 이루어지면 스위치를 닫아서 타이밍과 외부전원전압 VCC에 관계없이 모드 동작이 가능하도록 해준다.
제4도는 본 발명에 따른 동작 타이밍도이다. 제4도를 참조하면, 로우어드레스스트로우브 신호 RASB가 프리차아지상태 즉, 논리하이상태에서 라이트 인에이블신호 WEB가 논리로우이고 컬럼어드레스스트로우브 신호 CASB가 먼저 논리로우상태로 인에이블되면, 상기 신호 CASB에 의해 상기 신호 PWBC가 논리하이(High)상태로 되고 이에 따라 상기 감지 제어신호 PDET가 논리하이상태로 된다. 또한 이에 따라 상기 모드선택신호 PMODE가 논리하이로 되어, 초기상태에서 모드가 선택되게 된다. 이후 상기 신호 RASB가 논리로우상태로 인에이블되면 이때부터 시작하여 상기 신호 CASB가 논리로우상태로 인에이블되는 경우에 노멀 동작이 시작된다.
상기한 바와 같이 본 발명에 따르면, 반도체 메모리 장치의 외부전원전압(EVCC)를 인가하고, 상기 EVCC의 레벨이 특정 외부전원전압 이상임을 감지하고, 이때 인에이블되는 신호와 로우어드레스스트로우브 신호 RASB와 컬럼어드레스스트로우브 신호 CASB와 라이트 인에이블신호 WEB 등의 마스터클럭에 의해 발생된 특정 타이밍을 조합하여 모드 선택을 하므로서, 여러 모드가 동작되도록 설계되어 있는 장치를 별도의 모드 선택 작업없이 균일하게 생산하게 하여 비용절감 효과가 크다. 각각의 모드 전환은 시스템 사용자가 동작시키기 전에 초기 싸이클로 전환하여 사용하므로 사용자의 제품 사용에 대한 융통성이 많아지는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (6)
- 기능이 각각 다른 다수개의 동작 모드를 가지는 반도체 메모리 장치의 모드 설정 회로에 있어서, 외부전원전압을 소정의 전압과 비교,감지하여 감지 제어신호를 출력하기 위한 외부전원전압 감지기와, 하나 이상의 마스터 클럭들의 조합으로 소정의 지연과 래치를 통하여 타이밍 제어신호를 일정시간 후 인에이블시켜 출력하기 위한 타이밍 발생기와, 일측이 상기 외부전원전압에 접속되어 상기 외부전원전압 감지기의 출력신호와 상기 타이밍 발생기의 출력신호를 논리조합하여 초기상태의 동작모드를 제어하여 소정의 상기 동작 모드를 설정하여 상기 초기상태와 다른 동작 모드로 전환시키기 위한 모드선택기를 구비함을 특징으로 하는 반도체 메모리 장치의 모드 설정 회로.
- 제1항에 있어서, 상기 외부전원전압 감지기가 차동증폭기로 구성됨을 특징으로 하는 반도체 메모리 장치의 모드 설정 회로.
- 제1항에 있어서, 상기 마스터 클럭이 로우어드레스스트로우브 신호, 컬럼어드레스스트로우브 신호 및 라이트 인에이블신호 또는 그 이상의 신호로 구성됨을 특징으로 하는 반도체 메모리 장치의 모드 설정 회로.
- 제1항에 있어서, 상기 타이밍 발생기가 인버터체인과 플립플롭으로 구성됨을 특징으로 하는 반도체 메모리 장치의 모드 설정 회로.
- 제1항에 있어서, 상기 모드선택기가 상기 논리조합하여 상기 외부전원전압에 의해 모드제어신호를 발생함을 특징으로 하는 반도체 메모리 장치의 모드 설정 회로.
- 제1항에 있어서, 상기 논리조합이 반전논리곱임을 특징으로 하는 반도체 메모리 장치의 모드 설정 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950053534A KR0164812B1 (ko) | 1995-12-21 | 1995-12-21 | 반도체 메모리 장치의 모드 설정회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950053534A KR0164812B1 (ko) | 1995-12-21 | 1995-12-21 | 반도체 메모리 장치의 모드 설정회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970051217A KR970051217A (ko) | 1997-07-29 |
| KR0164812B1 true KR0164812B1 (ko) | 1999-02-01 |
Family
ID=19442435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950053534A KR0164812B1 (ko) | 1995-12-21 | 1995-12-21 | 반도체 메모리 장치의 모드 설정회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0164812B1 (ko) |
-
1995
- 1995-12-21 KR KR1019950053534A patent/KR0164812B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970051217A (ko) | 1997-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100190101B1 (ko) | 반도체 장치의 내부 전압 변환 회로 | |
| US7512033B2 (en) | Apparatus and method for controlling clock signal in semiconductor memory device | |
| US6260128B1 (en) | Semiconductor memory device which operates in synchronism with a clock signal | |
| US5555526A (en) | Synchronous semiconductor memory device having an auto-precharge function | |
| US20020060945A1 (en) | Synchronous semiconductor device and method for latching input signals | |
| US7911868B2 (en) | Self-refresh period measurement circuit of semiconductor device | |
| US6466075B2 (en) | Clock signal generator for generating signal with differing phase for an integrated circuit | |
| US5767712A (en) | Semiconductor device | |
| US6122220A (en) | Circuits and methods for generating internal signals for integrated circuits by dynamic inversion and resetting | |
| US6192429B1 (en) | Memory device having a controller capable of disabling data input/output mask (DQM) input buffer during portions of a read operation and a write operation | |
| US7053686B2 (en) | Data strobe circuit using clock signal | |
| US5844857A (en) | Row address control circuits having a predecoding address sampling pulse generator and methods for memory devices | |
| KR19980057449A (ko) | 반도체 메모리 장치의 칼럼선택 제어회로 | |
| GB2313937A (en) | Refresh counter for SRAM and method of testing the same | |
| USRE36532E (en) | Synchronous semiconductor memory device having an auto-precharge function | |
| KR0164812B1 (ko) | 반도체 메모리 장치의 모드 설정회로 | |
| KR0167680B1 (ko) | 반도체 메모리 장치의 내부전원전압 발생회로 | |
| US6346823B1 (en) | Pulse generator for providing pulse signal with constant pulse width | |
| KR19990029280A (ko) | 동기형 반도체 기억 장치 | |
| US5905392A (en) | Auto-refresh control circuit for semiconductor device | |
| US5652535A (en) | Non-overlaping signal generation circuit | |
| US6553520B1 (en) | Integrated circuit devices with mode-selective external signal routing capabilities and methods of operation therefor | |
| KR100496784B1 (ko) | 반도체메모리장치의mrs | |
| KR100431296B1 (ko) | 반도체 소자용 온도 검출 회로 | |
| KR100313495B1 (ko) | 반도체메모리장치의동작모드결정회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060830 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |