KR100728972B1 - 반도체 메모리 장치의 리프레쉬 제어 회로 - Google Patents

반도체 메모리 장치의 리프레쉬 제어 회로 Download PDF

Info

Publication number
KR100728972B1
KR100728972B1 KR1020050132198A KR20050132198A KR100728972B1 KR 100728972 B1 KR100728972 B1 KR 100728972B1 KR 1020050132198 A KR1020050132198 A KR 1020050132198A KR 20050132198 A KR20050132198 A KR 20050132198A KR 100728972 B1 KR100728972 B1 KR 100728972B1
Authority
KR
South Korea
Prior art keywords
signals
signal
test
outputting
tdec
Prior art date
Application number
KR1020050132198A
Other languages
English (en)
Inventor
최영근
양종열
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050132198A priority Critical patent/KR100728972B1/ko
Application granted granted Critical
Publication of KR100728972B1 publication Critical patent/KR100728972B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 온도의 변화에 따라 리프레쉬 주기를 조절함과 동시에 특정 온도에서 리프레쉬 특성을 테스트할 수 있는 리프레쉬 제어 회로를 개시한다. 이 회로는, 사용자가 설정한 특정 온도에 해당하는 디지털 코드값을 가진 'n'(n은 1 이상인 자연수)비트의 테스트 디지털 신호(TM_T0~TM_Tn -1)를 디코딩하여서 'm'(m은 2 이상인 자연수)개의 테스트 디코딩 신호(TM_TDEC1~TM_TDECm)로 출력하는 온도 테스트 디코더부(100); 현재 온도에 대응하는 디지털 코드값을 가진 'n-1'비트의 디지털 신호(T0~Tn -1)를 디코딩하여서 'm'개의 디코딩 신호(TDEC1~TDECm)로 출력하는 온도 디코더부(200); 테스트 모드로 진입하기 위한 테스트 진입 신호(TM_ENTRY)가 인에이블될 때 'm'개의 테스트 디코딩 신호(TM_TDEC1~TM_TDECm)를 각각 래치하여 'm'개의 제어 신호(CONT1~CONTm)로 출력하고, 테스트 진입 신호(TM_ENTRY)가 디스에이블될 때 'm'개의 디코딩 신호(TDEC1~TDECm)를 각각 래치하여 'm'개의 제어 신호(CONT1~CONTm)로 출력하는 제어 선택부(300); 및 발진 인에이블 신호(OSC_EN)가 인에이블될 때 클럭 신호(CLK1)를 카운트하여 'm'개의 클럭 신호(CLK2~CLKm)를 생성한 후, 'm'개의 제어 신호(CONT1~CONTm) 중 하나가 인에이블될 때 'm'개의 클럭 신호(CLK1~CLKm) 중 하나를 리프레쉬 주기 신호로 출력하는 발진 카운터부(400);를 포함 한다.

Description

반도체 메모리 장치의 리프레쉬 제어 회로{REFRESH CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 리프레쉬 제어 회로에 구비된 디코더부의 회로도.
도 2는 종래 기술에 따른 리프레쉬 제어 회로에서 온도에 따른 디지털 신호(T0,T1)와 제어 신호(TDEC1~TDEC4)의 논리 레벨을 나타내는 표.
도 3은 종래 기술에 따른 리프레쉬 제어 회로에 구비된 발진 카운터부의 회로도.
도 4는 본 발명의 실시 예에 따른 리프레쉬 제어 회로의 블록도.
도 5는 본 발명의 실시 예에 따른 리프레쉬 제어 회로에 구비된 온도 테스트 디코더부(100)의 회로도.
도 6은 본 발명의 실시 예에 따른 리프레쉬 제어 회로에 구비된 온도 디코더부(200)의 회로도.
도 7은 본 발명에 실시 예에 따른 리프레쉬 제어 회로에 구비된 제어 선택부(300)의 회로도.
도 8은 본 발명에 실시 예에 따른 리프레쉬 제어 회로에 구비된 발진 카운터부(400)의 회로도이다.
도 9는 도 8의 발진 카운터부(400)에 구비된 카운터부(420~440)의 동작을 설명하기 위한 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 온도의 변화에 따라 리프레쉬 주기를 조절함과 동시에 특정 온도에서 리프레쉬 특성을 테스트할 수 있는 리프레쉬 제어 회로에 관한 것이다.
일반적으로, 저전력 메모리 반도체는 온도에 따라 리프레쉬 주기를 변화시키기 위한 리프레쉬 제어 회로를 구비한다. 이러한 리프레쉬 제어 회로는 현재 온도를 감지하여서 현재 온도가 하강할 때 리프레쉬 주기를 증가시켜 전류 소모를 줄이고, 현재 온도가 상승할 때 리프레쉬 주기를 감소시켜 비휘발성 메모리 셀의 데이터가 파괴되기 전에 리프레쉬를 실시하게 하여 안정성을 보장하도록 한다.
한편, 종래의 리프레쉬 제어 회로는 테스트 모드가 지원되지 않아서, 일정한 온도에서 리프레쉬 특성을 테스트하기 어려운 문제점이 있다.
이러한 종래의 리프레쉬 제어 회로의 구성 및 동작을 도 1 내지 도 3을 참조하여 상세히 살펴보면 아래와 같다.
종래의 리프레쉬 제어 회로는 디코더부와 발진 카운터부로 구성된다.
즉, 디코더부는 도 1에 도시된 바와 같이, 디코더(10)를 통하여 현재 온도에 대응하는 디지털 신호(T0,T1)를 디코딩하여서 제어 신호(TDEC1~TDEC4)로 출력한 후, 각각의 제어 신호(TDEC1~TDEC4)를 반전하여서 반전된 제어 신호(/TDEC1~/TDEC4)로 출력한다.
이때, 디지털 신호(T0,T1)와 제어 신호(TDEC1~TDEC4)는 온도에 따라 도 2와 같은 값을 가질 수 있으며, 디지털 신호(T0,T1)의 비트 수가 커질수록, 온도에 따라 리프레쉬 주기를 더욱 정확히 조절할 수 있다.
또한, 발진 카운터부는 도 3에 도시된 바와 같이, 발진부(20)를 통하여 클럭 신호(CLK1)를 생성한 후, 카운터부(30)를 통하여 클럭 신호(CLK1)를 카운트한다. 그리고, 카운터부(30)에서 카운트된 신호(CLK2)는 다른 카운터부(40)로 입력되어 카운트되고, 이러한 동작을 반복하여, 카운터부(30~50)는 제어 신호(TDEC1~TDEC4)와 동일한 수의 카운트된 신호(CLK1~CLK4)를 출력한다.
이후, 발진 카운터부는 제어 신호(TDEC1~TDEC4)가 카운터된 신호(CLK1~CLK4)를 각각 제어하므로, 제어 신호(CLK1~CLK4) 중 하나가 인에이블될 때, 이 제어 신호(CLK1~CLK4) 중 하나에 대응되는 카운터된 신호(CLK1~CLK4)가 리프레쉬 주기 신호(PSRF)로 출력된다.
즉, 종래의 리프레쉬 제어 회로는 일정한 주기를 갖는 클럭 신호를 생성하여 이를 카운트한 후, 현재 온도에 대응하는 디지털 신호를 디코딩한 신호의 인에이블 여부에 따라 상기 카운트된 신호를 선택적으로 출력한다.
따라서, 종래의 리프레쉬 제어 회로는 현재 온도의 변화에 따라 셀프 리프레쉬 주기가 증가/감소하므로, 일정한 온도에서 셀프 리프레쉬 특성을 테스트하기 어려운 문제점이 있다.
다시 말해, 디램 셀의 리프레쉬 특성을 알기 위해 상기 디램을 테스트할 경우, 리프레쉬 제어 회로에 입력되는 디지털 신호(T0,T1)가 일정한 값을 유지해야 한다.
하지만, 종래의 리프레쉬 제어 회로는 현재 온도에 따라 디지털 신호(T0,T1)의 값이 변화하므로 일정한 온도에서 리프레쉬 특성을 테스트하기 어려운 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재한 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 정상 동작시 현재 온도의 변화에 따라 리프레쉬 주기를 조절하고, 테스트 동작시 특정 온도를 설정한 후, 상기 설정된 특정 온도에서 일정한 리프레쉬 주기를 갖게 함으로써, 현재 온도의 변화와 무관하게 일정한 온도에서 리프레쉬 특성을 테스트하기 위함이다.
상기한 바와 같은 목적을 달성하기 위한 리프레쉬 제어 회로는, 현재 온도에 대응하는 디지털 코드값을 가진 'n'(n은 1 이상의 자연수)개의 제 1 신호를 디코딩 하여서 'm'(m은 2 이상의 자연수)개의 제 1 디코딩 신호로 출력하는 제 1 디코더부; 테스트 동작시 원하는 온도에 대응하는 디지털 코드값을 가진 'n'개의 제 2 신호를 디코딩하여서 'm'개의 제 2 디코딩 신호로 출력하는 제 2 디코더부; 정상 동작시 상기 'm'개의 제 1 디코딩 신호를 제어 신호로 출력하고, 테스트 동작시 상기 'm'개의 제 2 디코딩 신호를 상기 제어 신호로 출력하는 제어 선택 수단; 및 'm'개 클럭 신호를 생성하며, 상기 'm'개의 제어 신호 상태에 따라 'm'개 클럭 신호 중 어느 하나를 리프레쉬 주기 신호로서 출력하는 발진 카운터 수단;을 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제어 선택 수단은, 테스트 진입을 위한 테스트 신호와 상기 'm'개의 제 1 및 제 2 디코딩 신호를 입력받아서, 상기 테스트 신호의 상태에 따라 상기 'm'개의 제 1 디코딩 신호와 상기 'm'개의 제 2 디코딩 신호 중 어느 하나를 출력하는 선택부와, 상기 선택부에서 출력되는 신호를 래치하여서 상기 제어 신호로 출력하는 래치부를 포함하는 것이 바람직하다.
상기 구성에서, 상기 선택부는, 상기 테스트 신호가 디스에이블 상태일 때 상기 'm'개의 제 1 디코딩 신호를 출력하는 제 1 전달 수단과, 상기 테스트 신호가 인에이블 상태일 때 상기 'm'개의 제 2 디코딩 신호를 출력하는 제 2 전달 수단을 포함하는 것이 바람직하다.
상기 구성에서, 상기 제 1 전달 수단은 상기 테스트 신호가 디스에이블될 때 상기 'm'개의 제 1 디코딩 신호를 각각 출력하는 'm'개의 제 1 패스 게이트를 구비하는 것이 바람직하다.
상기 구성에서, 상기 제 2 전달 수단은 상기 테스트 신호가 인에이블될 때 상기 'm'개의 제 2 디코딩 신호를 각각 출력하는 'm'개의 제 2 패스 게이트를 구비하는 것이 바람직하다.
상기 구성에서, 상기 발진 카운터 수단은, 발진 동작을 위한 발진 인에이블 신호를 입력받아서, 상기 발진 인에이블 신호가 인에이블될 때 상기 'm'개의 클럭 신호를 생성하는 발진 카운터부와, 상기 'm'개의 제 1 및 제 2 제어 신호를 입력받아서, 상기 'm'개의 제어 신호 중 어느 하나에 의하여 상기 'm'개의 클럭 신호 중 어느 하나를 상기 리프레쉬 주기 신호로 출력하는 출력부를 포함하는 것이 바람직하다.
상기 구성에서, 상기 발진 카운터부는 일정 주기를 갖는 클럭 신호를 카운트하는 다수의 카운트 수단을 구비하며, 상기 카운트 수단 중 어느 하나에서 카운트된 신호가 다음 카운트 수단의 입력으로 들어가는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
도 4는 본 발명에 따른 스텝 셀프 리프레쉬 회로의 회로도이다.
도시된 바와 같이, 본 발명에 따른 스텝 셀프 리프레쉬 회로는 온도 테스트 디코더부(100), 온도 디코더부(200), 제어 선택부(300), 및 발진 카운터부(400)로 구성된다.
온도 테스트 디코더부(100)는 사용자가 설정한 특정 온도에 해당하는 디지털 코드값을 가진 'n'(n은 1 이상인 자연수)비트의 테스트 디지털 신호(TM_T0~TM_Tn-1)를 입력받으며, 'n'비트 테스트 디지털 신호(TM_T0~TM_Tn -1)를 디코딩하여서 'm'(m은 2 이상인 자연수)개의 테스트 디코딩 신호(TM_TDEC1~TM_TDECm)로 출력한다.
예를 들어, 도 5에 도시된 바와 같이, 디코더(110)가 2비트의 디지털 신호를 입력받아서 4개의 아날로그 신호로 출력한다고 가정하면, 온도 테스트 디코더부(100)는 2비트의 테스트 디지털 신호(TM_T0~TM_T1)를 입력받는다.
그리고, 두 개의 인버터(IN7,IV8)는 테스트 디지털 신호(TM_T0)를 지연시켜 디코더(110)로 출력하고, 두 개의 인버터(IV9,IV10)는 테스트 디지털 신호(TM_T1)를 지연시켜 디코더(110)로 출력한다.
이후, 디코더(110)는 각각의 인버터(IV7~IV10)를 통해 지연된 신호를 입력받아 디코딩하여서 4개의 테스트 디코딩 신호(TM_TDEC1~TM_TDEC4)로 출력한다.
온도 디코더부(200)는 현재 온도에 대응하는 디지털 코드값을 가진 'n-1'비트의 디지털 신호(T0~Tn -1)를 입력받으며, 'n'비트의 디지털 신호(T0~Tn -1)를 디코딩하여서 'm'개의 디코딩 신호(TDEC1~TDECm)로 출력한다.
예를 들어, 도 6에 도시된 바와 같이, 디코더(210)가 2비트의 디지털 신호를 입력받아서 4개의 아날로그 신호로 출력한다고 가정하면, 온도 디코더부(200)는 2비트의 디지털 신호(T0~T1)를 디코딩하여서 4개의 디코딩 신호(TDEC1~TDEC4)로 출력 한다.
제어 선택부(300)는 테스트 모드로 진입하기 위한 테스트 진입 신호(TM_ENTRY)를 입력받아서, 테스트 진입 신호(TM_ENTRY)가 인에이블될 때 'm'개의 테스트 디코딩 신호(TM_TDEC1~TM_TDECm)를 각각 래치하여 'm'개의 제어 신호(CONT1~CONTm)로 출력하고, 테스트 진입 신호(TM_ENTRY)가 디스에이블될 때 'm'개의 디코딩 신호(TDEC1~TDECm)를 각각 래치하여 'm'개의 제어 신호(CONT1~CONTm)로 출력한다.
이러한 제어 선택부(300)의 동작을 도 7을 참조하여 상세히 살펴보기로 한다.
도 7은 4개의 테스트 디코딩 신호(TM_TDEC1~TM_TDEC4)와 4개의 디코딩 신호(TDEC1~TDEC4)를 입력받을 때 제어 선택부(300)의 동작을 설명하기 위한 회로도이다.
도시된 바와 같이, 인버터(IV11)는 테스트 진입 신호(TM_ENTRY)를 반전하여서 반전된 테스트 인에이블 신호(/TM_EN)로 출력하고, 이후, 인버터(IV12)는 반전된 테스트 인에이블 신호(/TM_EN)를 다시 반전하여 테스트 인에이블 신호(TM_EN)로 출력한다.
그리고, 낸드 게이트(NA1~NA4)는 각각의 테스트 디코딩 신호(TM_TDEC1~TM_TDEC4)와 반전된 테스트 인에이블 신호(/TM_EN)를 낸드 조합하여 조합 신호(TDEC_MID1~TDEC_MID4)로 출력한다.
이후, 패스 게이트(PG5~PG12)는 테스트 인에이블 신호(TM_EN)가 인에이블될 때 테스트 디코딩 신호(TM_TDEC1~TM_TDEC4)를 반전된 제어 신호(/CON1~/CON4)로 각각 출력하고, 테스트 인에이블 신호(TM_EN)가 디스에이블될 때 조합 신호(TDEC_MID1~TDEC_MID4)를 반전된 제어 신호(/CON1~/CON4)로 각각 출력한다.
그 후, 래치(LAT1~LAT4)는 반전된 제어 신호(/CON1~/CON4)를 래치하여서 제어 신호(CON1~CON4)로 출력한다.
이와 같이, 제어 선택부(300)는 테스트 진입 신호(TM_ENTRY)가 인에이블될 때 테스트 디코딩 신호(TM_TDEC1~TM_TDEC4)와 동일한 논리 레벨을 가진 제어 신호(/CON1~/CON4)로 각각 출력하고, 테스트 진입 신호(TM_ENTRY)가 디스에이블될 때 디코딩 신호(TDEC1~TDEC4)와 동일한 논리 레벨을 가진 제어 신호(/CON1~/CON4)로 각각 출력한다.
발진 카운터부(400)는 발진 인에이블 신호(OSC_EN)를 입력받아서 발진 인에이블 신호(OSC_EN)가 인에이블될 때 클럭 신호(CLK1)를 생성한 이후에 클럭 신호(CLK1)를 카운트하여 'm-1'개의 클럭 신호(CLK2~CLKm)를 생성하고, 이후, 'm'개의 제어 신호(CONT1~CONTm) 중 하나가 인에이블될 때 'm'개의 클럭 신호(CLK1~CLKm) 중 하나를 리프레쉬 주기 신호로 출력한다.
이러한 발진 카운터부(400)의 동작을 도 8 및 도 9를 참조하여 상세히 살펴보기로 한다.
도 8은 4개의 제어 신호(CONT1~CONT4)와 4개의 반전된 제어 신호(/CONT1~/CONT4)를 입력받을 때 발진 카운터부(400)의 동작을 설명하기 위한 회로도이고, 도 9는 발진 카운터부(400)에 구비된 카운터부(420~440)의 동작을 설명하기 위한 파형도이다.
도 8에 도시된 바와 같이, 발진부(410)는 발진 인에이블 신호(OSC_EN)가 인에이블될 때 클럭 신호(CLK1)를 출력한다.
그리고, 카운터부(420)는 클럭 신호(CLK1)를 카운트하여서 클럭 신호(CLK2)로 출력하고, 카운터부(430)는 클럭 신호(CLK2)를 카운트하여서 클럭 신호(CLK3)로 출력하며, 카운터부(440)는 클럭 신호(CLK3)를 카운트하여서 클럭 신호(CLK4)로 출력한다.
이때, 카운터부(420~440)는 도 9에 도시된 바와 같이, 클럭 신호(CLK1~CLK3)를 카운트하여서 두 배의 주기를 갖는 클럭 신호(CLK2~CLK4)로 각각 출력한다.
이후, 패스 게이트(PG13~PG16)는 제어 신호(CONT1~CONT4), 반전된 제어 신호(/CONT1~/CONT4), 및 클럭 신호(CLK1~CLK4)를 각각 입력받아서, 제어 신호(CONT1~CONT4) 중 하나가 인에이블될 때 클럭 신호(CLK1~CLK4) 중 하나를 출력한다.
그 후, 두 개의 인버터(IV13,IV14)는 패스 게이트(PG13~PG16) 중 하나에서 출력된 클럭 신호(CLK1~CLK4) 중 하나를 지연시켜 리프레쉬 주기 신호(PSRF)로 출력한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 스텝 셀프 리프레쉬 회로는 정상 동작시 현재 온도의 변화에 따라 주기가 변하는 리프레쉬 주기 신호(PSRF)를 출력하고, 테스트 동작시 사용자가 설정한 특정 온도 값을 입력받아서 일정한 리프레쉬 주기 신호(PSRF)를 출력한다.
즉, 본 발명에 따른 스텝 셀프 리프레쉬 회로는 정상 동작시 상온에서 주기가 리프레쉬 주기를 짧게 조절하고, 저온에서 리프레쉬 주기를 길게 조절할 수 있다.
그리고, 본 발명에 따른 스텝 셀프 리프레쉬 회로는 테스트 동작시 사용자가 설정한 'n'비트의 테스트 디지털 신호(TM_T0~TM_Tn -1)를 입력받아서, 사용자가 설정한 온도 값에 해당하는 리프레쉬 주기를 가진 리프레쉬 주기 신호(PSRF)를 출력한다.
따라서, 본 발명에 따른 스텝 셀프 리프레쉬 회로는 현재 온도의 변화와 무관하게 원하는 온도에서 일정한 주기를 가진 리프레쉬 주기 신호(PSRF)를 출력함으로써, 온도의 변화에 가장 적합한 리프레쉬 주기를 가진 리프레쉬 주기 신호(PSRF)를 출력할 수 있는 효과가 있다.
본 발명에 상기한 바와 같은 구성에 따라, 스텝 셀프 리프레쉬 회로에서, 테스트 동작시 사용자가 설정한 온도에서 일정한 리프레쉬 주기를 가지도록 함으로써, 사용자가 설정한 온도에서 리프레쉬 특성을 정확하게 테스트할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (7)

  1. 삭제
  2. 현재 온도에 대응하는 디지털 코드값을 가진 'n'(n은 1 이상의 자연수)개의 제 1 신호를 디코딩하여서 'm'(m은 2 이상의 자연수)개의 제 1 디코딩 신호로 출력하는 제 1 디코더부;
    테스트 동작시 원하는 온도에 대응하는 디지털 코드값을 가진 'n'개의 제 2 신호를 디코딩하여서 'm'개의 제 2 디코딩 신호로 출력하는 제 2 디코더부;
    정상 동작시 상기 'm'개의 제 1 디코딩 신호 중 어느 하나를 제어 신호로 출력하고, 테스트 동작시 상기 'm'개의 제 2 디코딩 신호 중 어느 하나를 상기 제어 신호로 출력하는 제어 선택 수단; 및
    'm'개 클럭 신호를 생성하며, 상기 제어 신호의 상태에 따라 'm'개 클럭 신호 중 어느 하나를 리프레쉬 주기 신호로서 출력하는 발진 카운터 수단;을 포함하며,
    상기 제어 선택 수단은,
    테스트 진입을 위한 테스트 신호와 상기 'm'개의 제 1 및 제 2 디코딩 신호를 입력받아서, 상기 테스트 신호의 상태에 따라 상기 'm'개의 제 1 및 제 2 디코딩 신호 중 어느 하나를 출력하는 선택부와,
    상기 선택부에서 출력되는 신호를 래치하여서 상기 제어 신호로 출력하는 래치부를 포함하는 것을 특징으로 하는 리프레쉬 제어 회로.
  3. 제 2 항에 있어서,
    상기 선택부는,
    상기 테스트 신호가 디스에이블 상태일 때 상기 'm'개의 제 1 디코딩 신호를 출력하는 제 1 전달 수단과,
    상기 테스트 신호가 인에이블 상태일 때 상기 'm'개의 제 2 디코딩 신호를 출력하는 제 2 전달 수단을 포함하는 것을 특징으로 하는 리프레쉬 제어 회로.
  4. 제 3 항에 있어서,
    상기 제 1 전달 수단은 상기 테스트 신호가 디스에이블될 때 상기 'm'개의 제 1 디코딩 신호를 각각 출력하는 'm'개의 제 1 패스 게이트를 구비하는 것을 특징으로 하는 리프레쉬 제어 회로.
  5. 제 3 항에 있어서,
    상기 제 2 전달 수단은 상기 테스트 신호가 인에이블될 때 상기 'm'개의 제 2 디코딩 신호를 각각 출력하는 'm'개의 제 2 패스 게이트를 구비하는 것을 특징으로 하는 리프레쉬 제어 회로.
  6. 현재 온도에 대응하는 디지털 코드값을 가진 'n'(n은 1 이상의 자연수)개의 제 1 신호를 디코딩하여서 'm'(m은 2 이상의 자연수)개의 제 1 디코딩 신호로 출력하는 제 1 디코더부;
    테스트 동작시 원하는 온도에 대응하는 디지털 코드값을 가진 'n'개의 제 2 신호를 디코딩하여서 'm'개의 제 2 디코딩 신호로 출력하는 제 2 디코더부;
    정상 동작시 상기 'm'개의 제 1 디코딩 신호 중 어느 하나를 제어 신호로 출력하고, 테스트 동작시 상기 'm'개의 제 2 디코딩 신호 중 어느 하나를 상기 제어 신호로 출력하는 제어 선택 수단; 및
    'm'개 클럭 신호를 생성하며, 상기 제어 신호의 상태에 따라 'm'개 클럭 신호 중 어느 하나를 리프레쉬 주기 신호로서 출력하는 발진 카운터 수단;을 포함하며,
    상기 발진 카운터 수단은,
    발진 동작을 위한 발진 인에이블 신호를 입력받아서, 상기 발진 인에이블 신호가 인에이블될 때 상기 'm'개의 클럭 신호를 생성하는 발진 카운터부와,
    상기 제어 신호를 입력받아서, 상기 'm'개의 제어 신호에 의하여 상기 'm'개의 클럭 신호 중 어느 하나를 상기 리프레쉬 주기 신호로 출력하는 출력부를 포함하는 것을 특징으로 하는 리프레쉬 제어 회로.
  7. 제 3 항에 있어서,
    상기 발진 카운터부는 일정 주기를 갖는 클럭 신호를 카운트하는 다수의 카운트 수단을 구비하며, 상기 카운트 수단 중 어느 하나에서 카운트된 신호가 다음 카운트 수단의 입력으로 들어가는 것을 특징으로 하는 리프레쉬 제어 회로.
KR1020050132198A 2005-12-28 2005-12-28 반도체 메모리 장치의 리프레쉬 제어 회로 KR100728972B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050132198A KR100728972B1 (ko) 2005-12-28 2005-12-28 반도체 메모리 장치의 리프레쉬 제어 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050132198A KR100728972B1 (ko) 2005-12-28 2005-12-28 반도체 메모리 장치의 리프레쉬 제어 회로

Publications (1)

Publication Number Publication Date
KR100728972B1 true KR100728972B1 (ko) 2007-06-15

Family

ID=38359597

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050132198A KR100728972B1 (ko) 2005-12-28 2005-12-28 반도체 메모리 장치의 리프레쉬 제어 회로

Country Status (1)

Country Link
KR (1) KR100728972B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990003104A (ko) * 1997-06-24 1999-01-15 윤종용 반도체 메모리 장치의 mrs
KR20050082579A (ko) * 2004-02-19 2005-08-24 주식회사 하이닉스반도체 온도변화에 따라 최적의 리프레쉬 주기를 가지는 반도체메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990003104A (ko) * 1997-06-24 1999-01-15 윤종용 반도체 메모리 장치의 mrs
KR20050082579A (ko) * 2004-02-19 2005-08-24 주식회사 하이닉스반도체 온도변화에 따라 최적의 리프레쉬 주기를 가지는 반도체메모리 장치

Similar Documents

Publication Publication Date Title
US7477097B2 (en) Internal voltage generating circuit
US6172537B1 (en) Semiconductor device
US12189830B2 (en) Integrated circuit for security of a physically unclonable function and a device including the same
KR100861371B1 (ko) 온도센서 및 이를 이용한 반도체 메모리 장치
US11799463B2 (en) Duty adjustment circuit, and delay locked loop circuit and semiconductor memory device including the same
US5841307A (en) Delay device and delay time measurement device using a ring oscillator
US6812799B2 (en) Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals
US8917130B2 (en) Semiconductor device including a delay locked loop circuit
US7253672B2 (en) System and method for reduced power open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
KR101190687B1 (ko) 반도체 장치의 테스트 모드 제어 회로 및 그 제어 방법
US10090828B2 (en) Duty-cycle correction circuit and method
KR100915816B1 (ko) 내부 전압 생성 회로
US6392909B1 (en) Semiconductor memory device having fixed CAS latency in normal operation and various CAS latencies in test mode
US11658668B2 (en) Semiconductor device
US8220992B2 (en) Digital temperature information generating apparatus for semiconductor integrated circuit
US5416746A (en) Memory circuit for alternately accessing data within a period of address data
US6484231B1 (en) Synchronous SRAM circuit
US6950357B2 (en) Test mode flag signal generator of semiconductor memory device
KR100728972B1 (ko) 반도체 메모리 장치의 리프레쉬 제어 회로
KR100821577B1 (ko) 듀티 싸이클 보정 장치
KR100762882B1 (ko) 데이터 출력 인에이블 신호 제어 회로
JP2013021396A (ja) 半導体装置及びその制御方法
JP2023040523A (ja) 半導体集積回路、及び、半導体記憶装置、並びに、メモリシステム
KR20210058006A (ko) 엔코더, 디코더, 및 이를 구비하는 반도체 메모리 장치
US20240355376A1 (en) Pre-charge control circuit and voltage generation circuit including the same

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20051228

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20061116

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070511

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070608

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070611

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
G170 Re-publication after modification of scope of protection [patent]
PG1701 Publication of correction
PR1001 Payment of annual fee

Payment date: 20100524

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20110526

Start annual number: 5

End annual number: 5

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee