WO2013186863A1 - 増幅回路 - Google Patents

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和明 大石
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Definitions

  • the present invention relates to an amplifier circuit.
  • a power amplifier is used in a wireless communication transmitter to transmit radio waves in the air. Since the power amplifier needs to output a high-power signal, it is a block that consumes a large amount of power in the transmitter. Therefore, it is important to increase the power efficiency of the power amplifier and reduce the power consumption.
  • the output of the amplifier is increased by timing adjustment so that a peak value appears, and a value corresponding to the width of the input / output characteristic (gain width, etc.) at an output lower than the peak value in the vicinity of the peak value is below a predetermined value (ideally There is known an amplifier circuit that adjusts the timing so as to be 0) (see, for example, Patent Document 1).
  • an amplifier a power supply modulation circuit that applies a power supply voltage modulated based on the input signal to the amplifier, and a reverse distortion characteristic that is placed in front of the amplifier and cancels the distortion characteristic of the amplifier are added to the input signal.
  • a gain adjustment circuit is provided between the distortion compensation circuit and the amplifier, and the frequency characteristic of the gain adjustment circuit has an inverse characteristic that aligns the frequency characteristics of the amplifier regardless of the power supply voltage.
  • An amplifier circuit having a characteristic is known (for example, see Patent Document 2).
  • an amplification circuit that may include a distortion component in the amplified output signal, a first detection unit that detects the amplitude of the input signal, a second detection unit that detects the amplitude of the output signal, and an amplification circuit
  • amplitude control means for controlling the amplitude of the signal introduced into the amplifier circuit so that the difference or ratio of the amplitudes detected by the first detection means and the second detection means converges.
  • a distortion compensation amplifying apparatus see, for example, Patent Document 3).
  • An object of the present invention is to provide an amplifier circuit that can reduce distortion caused by low-pass filter characteristics of a power supply circuit.
  • the amplifier circuit receives the amplitude information of the input signal, and performs filtering so that the gain of the frequency component higher than the first cutoff frequency is larger than the gain of the frequency component lower than the first cutoff frequency.
  • a low-pass filter characteristic in which a gain of a frequency component lower than a second cutoff frequency is higher than a gain of a frequency component higher than the second cutoff frequency, and amplitude information output by the first filter
  • a power supply circuit that inputs and generates a power supply voltage corresponding to amplitude information output by the first filter, and an amplifier that receives supply of the power supply voltage generated by the power supply circuit and amplifies a signal based on the input signal
  • a phase difference detector for detecting a phase difference between amplitude information of the input signal and a power supply voltage generated by the power supply circuit, The first filter, the phase difference detected by the phase difference detector alters the first cutoff frequency in a direction to become smaller.
  • the first filter By providing the first filter, distortion caused by the low-pass filter characteristics of the power supply circuit can be reduced. Further, by providing the phase difference detector, it is possible to improve the distortion reduction effect.
  • FIG. 1 is a diagram illustrating a configuration example of an amplifier circuit.
  • FIG. 2 is a diagram for explaining the problem of the amplifier circuit of FIG.
  • FIG. 3A is a diagram illustrating a configuration example of an amplifier circuit according to the first embodiment.
  • FIG. 3B is a diagram illustrating an example of frequency characteristics of the amplifier circuit of FIG. 3A.
  • FIG. 4A is a diagram illustrating a simulation result of the amplifier circuit of FIGS. 1 and 2.
  • 4B is a diagram illustrating a simulation result of the amplifier circuit in FIG. 3A.
  • FIG. 5 is a diagram illustrating a simulation result when a shift occurs between the first cutoff frequency of the first filter and the second cutoff frequency of the power supply circuit.
  • FIG. 5 is a diagram illustrating a simulation result when a shift occurs between the first cutoff frequency of the first filter and the second cutoff frequency of the power supply circuit.
  • FIG. 6 is a diagram showing the phase relationship between the amplitude information of the input signal and the power supply voltage generated by the power supply circuit in the case of FIG. 3B.
  • FIG. 7A is a diagram illustrating a case where the first cutoff frequency of the frequency characteristic of the first filter is higher than the second cutoff frequency of the frequency characteristic of the power supply circuit.
  • FIG. 7B is a diagram showing the phase relationship between the amplitude information of the input signal and the power supply voltage generated by the power supply circuit in the case of FIG. 7A.
  • FIG. 8A is a diagram illustrating a case where the first cutoff frequency of the frequency characteristics of the first filter is lower than the second cutoff frequency of the frequency characteristics of the power supply circuit.
  • FIG. 8B is a diagram showing a phase relationship between the amplitude information of the input signal and the power supply voltage generated by the power supply circuit in the case of FIG. 8A.
  • FIG. 9 is a diagram illustrating a configuration example of the control unit in FIG. 3A.
  • FIG. 10 is a timing chart for explaining the operation of the phase difference detector when the rising edge of the power supply voltage is advanced from the rising edge of the amplitude information.
  • FIG. 11 is a timing chart for explaining the operation of the phase difference detector when the rising edge of the power supply voltage is delayed from the rising edge of the amplitude information.
  • FIG. 12 is a timing chart for explaining the operation of the phase difference detector when the falling edge of the power supply voltage is ahead of the falling edge of the amplitude information.
  • FIG. 10 is a timing chart for explaining the operation of the phase difference detector when the rising edge of the power supply voltage is advanced from the rising edge of the amplitude information.
  • FIG. 11 is a timing chart for explaining the operation of the phase difference detector when the rising
  • FIG. 13 is a timing chart for explaining the operation of the phase difference detector when the falling edge of the power supply voltage is delayed from the falling edge of the amplitude information.
  • FIG. 14 is a diagram illustrating a configuration example of the first filter in FIG. 3A.
  • FIG. 15A is a diagram illustrating a simulation result of amplitude information and power supply voltage voltage waveform by feedback control.
  • FIG. 15B is an enlarged view of an initial time region of the feedback control of FIG. 15A.
  • FIG. 15C is an enlarged view of a time domain in which the feedback control of FIG. 15A has substantially converged.
  • FIG. 16 is a diagram illustrating a simulation result of a voltage change of the control signal of the first filter.
  • FIG. 17 is a diagram illustrating a configuration example of an amplifier circuit according to the second embodiment.
  • FIG. 1 is a diagram illustrating a configuration example of an amplifier circuit.
  • the amplifier circuit includes an amplitude generation unit 101, a power supply circuit 102, a phase generation unit 103, and a switch mode power amplifier 104, receives an input signal S111, and outputs an output signal S114 obtained by amplifying the input signal S111.
  • the amplitude generation unit 101 receives the input signal S111 and generates amplitude information S112 of the input signal S111.
  • the amplitude information S112 corresponds to an envelope waveform (for example, voltage) of a signal obtained by rectifying the input signal S111.
  • the power supply circuit 102 receives the amplitude information S112 and generates a power supply voltage S115 corresponding to the amplitude information S112.
  • the phase generation unit 103 receives the input signal S111 and generates phase information S113 of the input signal S111.
  • the input signal S111 is decomposed into amplitude information S112 and phase information S113.
  • the switch mode power amplifier 104 receives supply of the power supply voltage S115 generated by the power supply circuit 102, amplifies the phase information S113 by a transistor switching operation, and outputs an amplified output signal S114.
  • the switch mode power amplifier 104 can amplify only the phase information S113 in order to perform the switching operation of the transistor, and the amplitude generation unit 101 and the power supply circuit 102 are necessary to amplify the amplitude information S112.
  • the input signal S111 is decomposed into amplitude information S112 and phase information S113.
  • the power supply circuit 102 modulates the power supply voltage S115 based on the amplitude information S112.
  • the switch mode power amplifier 104 is supplied with the power supply voltage S115 and amplifies the phase information S113.
  • FIG. 2 is a diagram for explaining the problem of the amplifier circuit of FIG.
  • the power supply circuit 102 has a low-pass filter characteristic in which the gain of the frequency component lower than the cutoff frequency is larger than the gain of the frequency component higher than the cutoff frequency.
  • the power supply voltage S115 is distorted due to the low-pass filter characteristics.
  • a high-speed power supply circuit 102 having a high cut-off frequency is necessary.
  • the power supply voltage generation efficiency decreases, and thus the total efficiency of the amplifier circuit decreases. Therefore, an amplifier circuit that can reduce distortion of the power supply voltage S115 while using the low-speed power supply circuit 102 for high efficiency is desired.
  • FIG. 3A is a diagram illustrating a configuration example of the amplifier circuit according to the first embodiment
  • FIG. 3B is a diagram illustrating an example of frequency characteristics of “amplitude information section (power supply path)” of the amplifier circuit of FIG. 3A
  • the amplifier circuit in FIG. 3A is obtained by adding a first filter 301 and a control unit 320 to the amplifier circuits in FIGS. 1 and 2.
  • the amplifier circuit includes an amplitude generation unit 101, a distortion compensation power supply unit 300, a phase generation unit 103, a switch mode power amplifier 104, and a control unit 320.
  • the input circuit receives an input signal S111 and outputs an output signal S114 obtained by amplifying the input signal S111. Output.
  • the distortion compensation power supply unit 300 includes a first filter (distortion compensation circuit) 301 and a power supply circuit 102.
  • the control unit 320 includes limiters 321 and 322, a phase difference detector 323, a charge pump 324, and a loop filter 325.
  • the amplitude generation unit 101 receives the input signal S111 and generates amplitude information S112 of the input signal S111.
  • the amplitude information S112 corresponds to an envelope waveform of a signal obtained by rectifying the input signal S111.
  • the first filter 301 is a high-pass filter, receives the amplitude information S112 of the input signal, and has a gain of a frequency component higher than the first cutoff frequency f1 as shown in the frequency characteristic 312 of FIG. 3B. Filtering is performed so as to be larger than the gain of the frequency component lower than the cutoff frequency f1.
  • the first filter 301 has a high-pass filter characteristic in which the gain increases at the first cut-off frequency f1 or higher. In the frequency characteristic 312 of FIG. 3B, the gain is constant on the high frequency side because, for example, the operational amplifier that forms the first filter 301 has a finite band.
  • the first filter 301 is preferably a high pass filter. However, it is difficult for an actual high-pass filter to realize an ideal high-pass filter, and the gain may be constant on the high frequency side as in the frequency characteristic 312 of FIG. 3B.
  • the power supply circuit 102 has a low-pass filter characteristic in which the gain of the frequency component lower than the second cutoff frequency f2 is larger than the gain of the frequency component higher than the second cutoff frequency f2, and is output by the first filter 301. Amplitude information is input, and a power supply voltage S115 corresponding to the amplitude information output by the first filter 301 is generated.
  • the power supply circuit 102 has a low-pass filter characteristic 311 (FIG. 3B) in which the gain decreases at the second cut-off frequency f2 or higher.
  • the first filter 301 is a distortion compensation circuit for reducing distortion of the power supply voltage S115 caused by the low-pass filter characteristics of the power supply circuit 102.
  • the first cutoff frequency f 1 of the frequency characteristic 312 of the first filter 301 is the same as or substantially the same as the second cutoff frequency f 2 of the power supply circuit 102.
  • the gain characteristic 312 with respect to the frequency of the first filter 301 is the same as the gain characteristic 311 with respect to the frequency of the power supply circuit 102 in the case of dB (decibel) display. It is preferable to have an inclination.
  • the frequency characteristic 313 (FIG. 3B) of the power supply voltage S115 has a higher cutoff frequency than the frequency characteristic 311 of the power supply circuit 102.
  • the high gain frequency band is extended to the high frequency side. Thereby, distortion of power supply voltage S115 can be reduced.
  • the phase generation unit 103 includes, for example, a limiter circuit and a delay circuit, receives the input signal S111, and generates phase information S113 of the input signal S111.
  • the input signal S111 is decomposed into amplitude information S112 and phase information S113.
  • the switch mode power amplifier 104 receives supply of the power supply voltage S115 generated by the power supply circuit 102, amplifies the phase information S113 by a transistor switching operation, and outputs an amplified output signal S114.
  • the switch mode power amplifier 104 can amplify only the phase information S113 in order to switch the transistor, and the amplitude generation unit 101 and the distortion compensation power supply unit 300 are necessary to amplify the amplitude information S112.
  • the input signal S111 is decomposed into amplitude information S112 and phase information S113.
  • the distortion compensation power supply unit 300 modulates the power supply voltage S115 based on the amplitude information S112.
  • the switch mode power amplifier 104 is supplied with the power supply voltage S115 and amplifies the phase information S113.
  • FIG. 4A is a diagram showing a simulation result of the amplifier circuit of FIG. 1 and FIG.
  • the horizontal axis indicates the power of the output signal S114
  • the left vertical axis indicates the gain of the output signal S114
  • the right vertical axis indicates the third-order intermodulation distortion amount of the output signal S114.
  • the gain characteristic 400 indicates the gain (left vertical axis) with respect to the power of the output signal S114.
  • Third-order intermodulation distortion amount characteristics 401 to 403 indicate the third-order intermodulation distortion amount (right vertical axis) with respect to the power of the output signal S114.
  • the third-order intermodulation distortion amount characteristic 401 is a characteristic when the second cutoff frequency f2 of the power supply circuit 102 is 5 MHz.
  • the third-order intermodulation distortion amount characteristic 402 is a characteristic when the second cutoff frequency f2 of the power supply circuit 102 is 10 MHz.
  • the third-order intermodulation distortion amount characteristic 403 is a characteristic when the second cutoff frequency f2 of the power supply circuit 102 is 15 MHz. The lower the second cutoff frequency f2 (5 MHz, 10 MHz, 15 MHz) of the power supply circuit 102, the larger the third-order intermodulation distortion amount.
  • FIG. 4B is a diagram showing a simulation result of the amplifier circuit of FIG. 3A.
  • the horizontal axis indicates the power of the output signal S114
  • the left vertical axis indicates the gain of the output signal S114
  • the right vertical axis indicates the third-order intermodulation distortion amount of the output signal S114.
  • the gain characteristic 410 indicates the gain (left vertical axis) with respect to the power of the output signal S114.
  • the third-order intermodulation distortion amount characteristic 411 indicates the third-order intermodulation distortion amount (right vertical axis) with respect to the power of the output signal S114
  • the second cutoff frequency f2 of the power supply circuit 102 is 5 MHz, 10 MHz, and 15 MHz. It is a characteristic and is the substantially same characteristic.
  • the first cutoff frequency f1 of the first filter 301 was also set to 5 MHz.
  • the first cutoff frequency f1 of the first filter 301 was also set to 10 MHz.
  • the second cutoff frequency f2 of the power supply circuit 102 is 15 MHz
  • the first cutoff frequency f1 of the first filter 301 is also set to 15 MHz.
  • the distortion characteristic 411 (FIG. 4B) of the amplifier circuit of FIG. 3A has a reduced distortion amount compared to the distortion characteristics 401 to 403 (FIG. 4A) of the amplifier circuit of FIGS. According to the present embodiment, it is possible to reduce the distortion of the power supply voltage S115 while using the low-speed power supply circuit 102 for high efficiency.
  • the first cutoff frequency f1 of the first filter 301 and the second cutoff frequency f2 of the power supply circuit 102 change independently due to manufacturing variations, temperature fluctuations, and the like.
  • the effect of reducing distortion of the power supply voltage S115 is weakened.
  • FIG. 5 is a diagram showing a simulation result when a deviation occurs between the first cut-off frequency f1 of the first filter 301 and the second cut-off frequency f2 of the power supply circuit 102.
  • the horizontal axis indicates the power of the output signal S114
  • the left vertical axis indicates the gain of the output signal S114
  • the right vertical axis indicates the third-order intermodulation distortion amount of the output signal S114.
  • the gain characteristic 600 indicates the gain (left vertical axis) with respect to the power of the output signal S114.
  • Third-order intermodulation distortion amount characteristics 601 to 603 indicate third-order intermodulation distortion amounts (right vertical axis) with respect to the power of the output signal S114.
  • the third-order intermodulation distortion amount characteristic 601 is a characteristic when the second cutoff frequency f2 of the power supply circuit 102 is 5 MHz and the first cutoff frequency f1 of the first filter 301 is 10 MHz.
  • the third-order intermodulation distortion amount characteristic 602 is a characteristic when the second cutoff frequency f2 of the power supply circuit 102 is 15 MHz and the first cutoff frequency f1 of the first filter 301 is 10 MHz.
  • the third-order intermodulation distortion amount characteristic 603 is a characteristic when the second cutoff frequency f2 of the power supply circuit 102 is 10 MHz and the first cutoff frequency f1 of the first filter 301 is 10 MHz. It can be seen that when the first cut-off frequency f1 of the first filter 301 and the second cut-off frequency f2 of the power supply circuit 102 are shifted, the amount of distortion of the power supply voltage S115 increases.
  • the first cut-off frequency f1 of the frequency characteristic 312 of the first filter 301 is the same as the second cut-off frequency f2 of the frequency characteristic 311 of the power supply circuit 102.
  • the frequency characteristic 313 of the power supply voltage S115 is cut off compared to the frequency characteristic 311 of the power supply circuit 102 by combining the frequency characteristic 312 of the first filter 301 and the frequency characteristic 311 of the power supply circuit 102 as described above.
  • the frequency increases, and the high gain frequency band is expanded to the high frequency side. This state is a state in which the effect of reducing the distortion of the power supply voltage S115 is maximized.
  • FIG. 6 is a diagram illustrating a phase relationship between the amplitude information S112 of the input signal and the power supply voltage S115 generated by the power supply circuit 102 in the case of FIG. 3B.
  • the phase difference between the amplitude information S112 of the input signal and the power supply voltage S115 generated by the power supply circuit 102 is zero.
  • the amplitude information S112 is input amplitude information of the distortion compensation power supply unit 300
  • the power supply voltage S115 is output amplitude information of the distortion compensation power supply unit 300.
  • the phase difference detector 323 detects that the phase difference between the amplitude information S112 of the input signal and the power supply voltage S115 generated by the power supply circuit 102 is 0 in the case of FIG.
  • the control unit 320 since the effect of reducing the distortion of the power supply voltage S115 is maximum, the control unit 320 does not need to change the first cutoff frequency f1 of the first filter 301, and the first cutoff frequency f1.
  • the control signal S117 for maintaining the above is output to the first filter 301.
  • FIG. 7A corresponds to FIG. 3B and shows a case where the first cutoff frequency f1 of the frequency characteristic 312 of the first filter 301 is higher than the second cutoff frequency f2 of the frequency characteristic 311 of the power supply circuit 102. It is.
  • the frequency characteristic 313 of the power supply voltage S 115 has the frequency characteristic 311 of the power supply circuit 102 near the cutoff frequencies f 1 and f 2. It is greatly affected and the distortion of the power supply voltage S115 cannot be sufficiently reduced.
  • FIG. 7B is a diagram showing a phase relationship between the amplitude information S112 of the input signal and the power supply voltage S115 generated by the power supply circuit 102 in the case of FIG. 7A.
  • the phase of the power supply voltage S115 generated by the power supply circuit 102 is delayed from the phase of the amplitude information S112 of the input signal.
  • the phase difference detector 323 detects that the phase of the power supply voltage S115 generated by the power supply circuit 102 is delayed from the phase of the amplitude information S112 of the input signal.
  • the control unit 320 A control signal S117 is output to the first filter 301 so that the first cut-off frequency f1 of the filter 301 is lowered. This control can increase the effect of reducing the distortion of the power supply voltage S115.
  • FIG. 8A corresponds to FIG. 3B and shows a case where the first cutoff frequency f1 of the frequency characteristic 312 of the first filter 301 is lower than the second cutoff frequency f2 of the frequency characteristic 311 of the power supply circuit 102. It is.
  • the frequency characteristic 313 of the power supply voltage S115 becomes the frequency characteristic of the first filter 301 near the cutoff frequencies f1 and f2.
  • the distortion of the power supply voltage S115 cannot be sufficiently reduced due to the influence of 312.
  • FIG. 8B is a diagram showing a phase relationship between the amplitude information S112 of the input signal and the power supply voltage S115 generated by the power supply circuit 102 in the case of FIG. 8A.
  • the phase of the power supply voltage S115 generated by the power supply circuit 102 is ahead of the phase of the amplitude information S112 of the input signal.
  • the phase difference detector 323 detects that the phase of the power supply voltage S115 generated by the power supply circuit 102 is ahead of the phase of the amplitude information S112 of the input signal.
  • the control unit 320 A control signal S117 is output to the first filter 301 so that the first cut-off frequency f1 of the filter 301 becomes higher. This control can increase the effect of reducing the distortion of the power supply voltage S115.
  • FIG. 9 is a diagram illustrating a configuration example of the control unit 320 in FIG. 3A.
  • the control unit 320 includes limiters 321 and 322, a phase difference detector 323, a charge pump 324, and a loop filter 325.
  • the limiter 321 amplifies the amplitude information S112 of the input signal, limits the potential above the high level to the high level, limits the potential below the low level to the low level, and outputs the amplitude information A1.
  • the high level is a power supply potential
  • the low level is a ground potential. That is, the limiter 321 converts the analog amplitude information S112 into binary digital amplitude information A1.
  • the limiter 322 amplifies the power supply voltage S115 generated by the power supply circuit 102, limits the potential above the high level to the high level, limits the potential below the low level to the low level, and outputs the power supply voltage A2. To do. That is, the limiter 322 converts the analog power supply voltage S115 into a binary digital power supply voltage A2.
  • the phase difference detector 323 includes inverters 901 to 906, logical product (AND) circuits 907 to 914, and flip-flops 915 to 918.
  • the charge pump 324 includes current sources 921 to 924 and switches 925 to 928.
  • the loop filter 325 has a capacitor 929. Capacitor 929 is connected between output node N1 and the ground potential node. Control signal S117 is output from output node N1.
  • FIG. 10 is a timing chart for explaining the operation of the phase difference detector 323 (FIG. 9) when the rising edge of the power supply voltage A2 is ahead of the rising edge of the amplitude information A1.
  • the inverter 901 outputs a signal obtained by logically inverting the amplitude information A1.
  • the AND circuit 907 outputs a logical product signal B1 of the output signal of the inverter 901 and the power supply voltage A2.
  • the flip-flop 915 inverts the level (for example, low level) of the amplitude information A1 when the power supply voltage A2 rises, and holds and outputs the inverted signal (for example, high level) of the signal B2.
  • the AND circuit 911 outputs a logical product signal C1 of the signal B1 and the signal B2.
  • the first AND circuit 911 outputs the advance pulse signal as the AND signal C1
  • the second to fourth AND circuits 912 to 914 output the low level signals as the AND signals C2 to C4.
  • the pulse width of the advance pulse signal corresponds to the phase difference between the amplitude information S112 and the power supply voltage S115.
  • the switch 925 is turned on and the switches 926 to 928 are turned off.
  • the output node N1 is connected to the power supply potential node via the current source 921, and the capacitor 929 is charged.
  • the voltage of the control signal S117 increases.
  • the high frequency component of the control signal S117 is suppressed by the loop filter 325.
  • the first cut-off frequency f1 increases as the voltage of the control signal S117 increases. Thereby, the difference between the first cutoff frequency f1 of the first filter 301 and the second cutoff frequency f2 of the power supply circuit 102 is reduced, and the effect of reducing the distortion of the power supply voltage S115 can be increased. .
  • FIG. 11 is a timing chart for explaining the operation of the phase difference detector 323 (FIG. 9) when the rising edge of the power supply voltage A2 is delayed from the rising edge of the amplitude information A1.
  • Inverter 902 outputs a signal obtained by logically inverting power supply voltage A2.
  • the AND circuit 908 outputs a logical product signal B3 of the output signal of the inverter 902 and the amplitude information A1.
  • the flip-flop 916 inverts the level (for example, low level) of the power supply voltage A2 at the time of rising of the amplitude information A1, and holds and outputs the signal B4 of the inverted level (for example, high level).
  • the AND circuit 912 outputs a logical product signal C2 of the signal B3 and the signal B4.
  • the second AND circuit 912 outputs the delayed pulse signal as the AND signal C2
  • the first, third, and fourth AND circuits 911, 913, and 914 receive the low level signal as the AND signal C1, Output as C3 and C4.
  • the pulse width of the delayed pulse signal corresponds to the phase difference between the amplitude information S112 and the power supply voltage S115.
  • the switch 926 is turned on, and the switches 925, 927, and 928 are turned off.
  • the output node N1 is connected to the ground potential node via the current source 922, and the capacitor 929 is discharged.
  • the voltage of the control signal S117 is lowered.
  • the high frequency component of the control signal S117 is suppressed by the loop filter 325.
  • the first filter 301 in FIG. 3A when the voltage of the control signal S117 decreases, the first cutoff frequency f1 decreases. Thereby, the difference between the first cutoff frequency f1 of the first filter 301 and the second cutoff frequency f2 of the power supply circuit 102 is reduced, and the effect of reducing the distortion of the power supply voltage S115 can be increased. .
  • FIG. 12 is a timing chart for explaining the operation of the phase difference detector 323 (FIG. 9) when the falling edge of the power supply voltage A2 is ahead of the falling edge of the amplitude information A1.
  • Inverter 903 outputs a signal obtained by logically inverting power supply voltage A2.
  • a logical product circuit 909 outputs a logical product signal B5 of the output signal of the inverter 903 and the amplitude information A1.
  • Inverter 905 outputs a signal obtained by logically inverting power supply voltage A 2 to the clock terminal of flip-flop 917.
  • the flip-flop 917 holds and outputs the signal B6 of the level (for example, high level) of the amplitude information A1 when the power supply voltage A2 falls.
  • the AND circuit 913 outputs a logical product signal C3 of the signal B5 and the signal B6.
  • the third AND circuit 913 outputs the advance pulse signal as the AND signal C3
  • the first, second, and fourth AND circuits 911, 912, and 914 output the low level signal as the AND signal C1, Output as C2 and C4.
  • the pulse width of the advance pulse signal corresponds to the phase difference between the amplitude information S112 and the power supply voltage S115.
  • the switch 927 is turned on and the switches 925, 926, 928 are turned off.
  • the output node N1 is connected to the power supply potential node via the current source 923, and the capacitor 929 is charged.
  • the voltage of the control signal S117 increases.
  • the high frequency component of the control signal S117 is suppressed by the loop filter 325.
  • the first cut-off frequency f1 increases as the voltage of the control signal S117 increases. Thereby, the difference between the first cutoff frequency f1 of the first filter 301 and the second cutoff frequency f2 of the power supply circuit 102 is reduced, and the effect of reducing the distortion of the power supply voltage S115 can be increased. .
  • FIG. 13 is a timing chart for explaining the operation of the phase difference detector 323 (FIG. 9) when the falling edge of the power supply voltage A2 is delayed from the falling edge of the amplitude information A1.
  • the inverter 904 outputs a signal obtained by logically inverting the amplitude information A1.
  • the AND circuit 910 outputs a logical product signal B7 of the output signal of the inverter 904 and the power supply voltage A2.
  • the inverter 906 outputs a signal obtained by logically inverting the amplitude information A1 to the clock terminal of the flip-flop 918.
  • the flip-flop 918 holds and outputs the signal B8 at the level (for example, high level) of the power supply voltage A2 when the amplitude information A1 falls.
  • the AND circuit 914 outputs a logical product signal C4 of the signal B7 and the signal B8.
  • the fourth AND circuit 914 outputs a delayed pulse signal as the AND signal C4, and the first to third AND circuits 911 to 913 output low level signals as the AND signals C1 to C3.
  • the pulse width of the delayed pulse signal corresponds to the phase difference between the amplitude information S112 and the power supply voltage S115.
  • the switch 928 is turned on and the switches 925 to 927 are turned off.
  • the output node N1 is connected to the ground potential node via the current source 924, and the capacitor 929 is discharged.
  • the voltage of the control signal S117 is lowered.
  • the high frequency component of the control signal S117 is suppressed by the loop filter 325.
  • the first filter 301 in FIG. 3A when the voltage of the control signal S117 decreases, the first cutoff frequency f1 decreases. Thereby, the difference between the first cutoff frequency f1 of the first filter 301 and the second cutoff frequency f2 of the power supply circuit 102 is reduced, and the effect of reducing the distortion of the power supply voltage S115 can be increased. .
  • the phase difference detector 323 detects the phase difference between the amplitude information S112 of the input signal and the power supply voltage S115 generated by the power supply circuit 102.
  • the first filter 301 changes the first cut-off frequency f1 in a direction in which the phase difference detected by the phase difference detector 323 becomes smaller.
  • the first filter 301 is feedback controlled by the control unit 320.
  • the loop filter 325 has a capacitor 929 for accumulating charges.
  • the charge pump 324 charges or discharges the loop filter 325 according to the sign of the phase difference detected by the phase difference detector 323.
  • the phase difference becomes a negative value, and the loop filter 325 is charged as shown in FIGS.
  • the power supply voltage S115 is ahead of the amplitude information S112
  • the phase difference becomes a positive value, and the charge of the loop filter 325 is discharged as shown in FIGS.
  • the first filter 301 changes the first cut-off frequency f1 according to the amount of electric charge accumulated in the loop filter 325.
  • FIG. 14 is a diagram illustrating a configuration example of the first filter 301 in FIG. 3A.
  • the first filter 301 includes capacitors 1101 and 1102, n-channel MOS field effect transistors 1103, 1104, 1106, and 1107, and a differential amplifier 1105, and receives differential signals S 112 p and S 112 n from the amplitude generator 101, and the difference
  • the motion signals S116p and S116n are output to the power supply circuit 102.
  • the differential signals S112p and S112n correspond to the amplitude information S112 in FIG. 3A.
  • the first filter 301 is a MOS-C active filter (primary high-pass filter) in which the resistance of the RC active filter is replaced with MOS transistors 1103, 1104, 1106, and 1107.
  • the first filter 301 makes the on-resistances of the MOS transistors 1103, 1104, 1106, and 1107 variable by controlling the gate voltages of the MOS transistors 1103, 1104, 1106, and 1107 according to the control signal S117.
  • the first cutoff frequency f1 determined by the on-resistances of the MOS transistors 1103, 1104, 1106, and 1107 and the capacitors 1101 and 1102 can be made variable.
  • the first-order high-pass filter has been described as an example.
  • the present invention is not limited to this.
  • the order of the high-pass filter characteristic of the first filter 301 and the frequency characteristic thereof are suitable for the amplification circuit according to the frequency characteristic of the power supply circuit 102 It is preferable to select so that the distortion compensation characteristic can be obtained.
  • the MOS transistors 1103, 1104, 1106, and 1107 are n-channel MOS transistors has been described as an example, a p-channel MOS transistor may be used. In that case, the sign of the voltage of the control signal S117 is reversed.
  • FIG. 15A is a diagram showing a simulation result of voltage waveforms of amplitude information S112 and power supply voltage S115 by feedback control.
  • the horizontal axis is time, and the vertical axis is voltage. Since FIG. 15A is a reduced view, the waveforms of the amplitude information S112 and the power supply voltage S115 are substantially the same on FIG. 15A.
  • FIG. 15B is an enlarged view of the initial time region 1501 of the feedback control of FIG. 15A.
  • the power supply voltage S115 is delayed by time T1 from the amplitude information S112.
  • Time T1 is 3.5 ns.
  • FIG. 15C is an enlarged view of a time region 1502 in which the feedback control of FIG. 15A has substantially converged.
  • the power supply voltage S115 is delayed by time T2 from the amplitude information S112.
  • the time T2 is 0.7 ns, which is shorter than the time T1 (3.5 ns) in FIG. 15B.
  • FIG. 16 is a diagram corresponding to FIG. 15A and showing the simulation result of the voltage change of the control signal S117 of the first filter 301.
  • FIG. The horizontal axis is time, and the vertical axis is voltage. It can be seen from the feedback control that the control signal S117 converges over time.
  • the delay time of the power supply voltage S115 with respect to the amplitude information S112 is shortened from the time T1 (3.5 ns) to the time T2 (0.7 ns). It can be seen that the delay time T1 is long in the unconverged state, but the delay time T2 is shortened as the convergence approaches. When the delay time is shortened, the difference between the first cutoff frequency f1 and the second cutoff frequency f2 is reduced, and the effect of reducing the distortion of the power supply voltage S115 is increased.
  • FIG. 17 is a diagram illustrating a configuration example of an amplifier circuit according to the second embodiment.
  • the amplifier circuit using the switch mode power amplifier 104 has been described.
  • the second embodiment FIG. 17
  • the delay circuit 1701 is provided instead of the phase generation unit 103 in FIG. 3A.
  • the delay circuit 1701 receives the input signal S111, delays the input signal S111, and outputs a delayed signal S113.
  • the linear mode power amplifier 104 receives supply of the power supply voltage S115 generated by the power supply circuit 102, linearly amplifies the input signal S113 delayed by the delay circuit 1701, and outputs the amplified output signal S114.
  • the timing of the delay signal S113 and the power supply voltage S115 can be adjusted by the delay circuit 1701.
  • the first filter 301 by providing the first filter 301, the low-pass filter characteristic of the power supply circuit 102 can be obtained even when the low-speed power supply circuit 102 with high power supply efficiency is used. The resulting distortion can be reduced. Further, by providing the control unit 320, the effect of reducing distortion can be improved.
  • the first filter By providing the first filter, distortion caused by the low-pass filter characteristics of the power supply circuit can be reduced. Further, by providing the phase difference detector, it is possible to improve the distortion reduction effect.

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Abstract

　増幅回路は、入力信号の振幅情報を入力し、第１のカットオフ周波数より高い周波数成分の利得が第１のカットオフ周波数より低い周波数成分の利得より大きくなるようにフィルタリングを行う第１のフィルタ（３０１）と、第２のカットオフ周波数より低い周波数成分の利得が第２のカットオフ周波数より高い周波数成分の利得より大きいローパスフィルタ特性を有し、第１のフィルタにより出力される振幅情報を入力し、第１のフィルタにより出力される振幅情報に対応する電源電圧を生成する電源回路（１０２）と、電源回路により生成される電源電圧の供給を受け、入力信号に基づく信号を増幅するアンプ（１０４）と、入力信号の振幅情報と電源回路により生成される電源電圧との位相差を検出する位相差検出器（３２３）とを有し、第１のフィルタは、位相差検出器により検出される位相差が小さくなる方向に第１のカットオフ周波数を変化させる。

Description

増幅回路
　本発明は、増幅回路に関する。
　無線通信の送信機には、空中に電波を送信するために、パワーアンプが使用される。パワーアンプは、大電力の信号を出力する必要があるため、送信機の中でも、電力消費が大きいブロックである。そのため、パワーアンプの電力効率を上げ、消費電力を小さくすることが重要である。
　増幅器への入力信号に基づいて変調された電源電圧を当該増幅器に付与する機能と、増幅器の入出力特性に基づいて逆歪特性を推定し歪補償を行う機能と、増幅器に付与される入力信号及び電源電圧の相互のタイミングを調整する機能とを備えた増幅回路において、歪補償部による歪補償を行わない状態で、尖塔波形の調整用信号を増幅器に入力したときのタイミング未調整の出力からタイミング調整により増幅器の出力を増大させてピーク値を出現させ、当該ピーク値近傍の、ピーク値より低い出力における入出力特性の幅（ゲイン幅等）に相当する値が所定値以下（理想的には０）になるようタイミング調整を行う増幅回路が知られている（例えば、特許文献１参照）。
　また、増幅器と、入力信号に基づいて変調された電源電圧を増幅器に付与する電源変調回路と、増幅器に対して前置され、増幅器の歪特性を打ち消す逆歪特性を生成して入力信号に付加する歪補償回路とを備えた増幅回路であって、歪補償回路と増幅器との間に利得調整回路を設け、電源電圧に関わらず増幅器の周波数特性の形を揃える逆特性を利得調整回路の周波数特性とする増幅回路が知られている（例えば、特許文献２参照）。
　また、増幅された出力信号に歪み成分を含む可能性がある増幅回路と、入力信号の振幅を検出する第１の検出手段と、出力信号の振幅を検出する第２の検出手段と、増幅回路の前段に挿入接続され、第１の検出手段及び第２の検出手段で検出される振幅の差又は比が収束するように増幅回路に導入される信号の振幅を制御する振幅制御手段とを具える歪補償増幅装置が知られている（例えば、特許文献３参照）。
特開２００９－２３２２９６号公報 特開２０１１－２１１５３３号公報 特開２００２－３５３７４４号公報
　本発明の目的は、電源回路のローパスフィルタ特性に起因する歪みを低減させることができる増幅回路を提供することである。
　増幅回路は、入力信号の振幅情報を入力し、第１のカットオフ周波数より高い周波数成分の利得が前記第１のカットオフ周波数より低い周波数成分の利得より大きくなるようにフィルタリングを行う第１のフィルタと、第２のカットオフ周波数より低い周波数成分の利得が前記第２のカットオフ周波数より高い周波数成分の利得より大きいローパスフィルタ特性を有し、前記第１のフィルタにより出力される振幅情報を入力し、前記第１のフィルタにより出力される振幅情報に対応する電源電圧を生成する電源回路と、前記電源回路により生成される電源電圧の供給を受け、前記入力信号に基づく信号を増幅するアンプと、前記入力信号の振幅情報と前記電源回路により生成される電源電圧との位相差を検出する位相差検出器とを有し、前記第１のフィルタは、前記位相差検出器により検出される位相差が小さくなる方向に前記第１のカットオフ周波数を変化させる。
　第１のフィルタを設けることにより、電源回路のローパスフィルタ特性に起因する歪みを低減させることができる。また、位相差検出器を設けることにより、歪み低減の効果を向上させることができる。
図１は、増幅回路の構成例を示す図である。 図２は、図１の増幅回路の課題を説明するための図である。 図３Ａは、第１の実施形態による増幅回路の構成例を示す図である。 図３Ｂは、図３Ａの増幅回路の周波数特性の例を示す図である。 図４Ａは、図１及び図２の増幅回路のシミュレーション結果を示す図である。 図４Ｂは、図３Ａの増幅回路のシミュレーション結果を示す図である。 図５は、第１のフィルタの第１のカットオフ周波数及び電源回路の第２のカットオフ周波数にずれが生じた場合のシミュレーション結果を示す図である。 図６は、図３Ｂの場合の入力信号の振幅情報と電源回路により生成される電源電圧との位相関係を示す図である。 図７Ａは、第１のフィルタの周波数特性の第１のカットオフ周波数が、電源回路の周波数特性の第２のカットオフ周波数より高い場合を示す図である。 図７Ｂは、図７Ａの場合の入力信号の振幅情報と電源回路により生成される電源電圧との位相関係を示す図である。 図８Ａは、第１のフィルタの周波数特性の第１のカットオフ周波数が、電源回路の周波数特性の第２のカットオフ周波数より低い場合を示す図である。 図８Ｂは、図８Ａの場合の入力信号の振幅情報と電源回路により生成される電源電圧との位相関係を示す図である。 図９は、図３Ａの制御部の構成例を示す図である。 図１０は、電源電圧の立ち上がりエッジが振幅情報の立ち上がりエッジより進んでいる場合の位相差検出器の動作を説明するためのタイミングチャートである。 図１１は、電源電圧の立ち上がりエッジが振幅情報の立ち上がりエッジより遅れている場合の位相差検出器の動作を説明するためのタイミングチャートである。 図１２は、電源電圧の立ち下がりエッジが振幅情報の立ち下がりエッジより進んでいる場合の位相差検出器の動作を説明するためのタイミングチャートである。 図１３は、電源電圧の立ち下がりエッジが振幅情報の立ち下がりエッジより遅れている場合の位相差検出器の動作を説明するためのタイミングチャートである。 図１４は、図３Ａの第１のフィルタの構成例を示す図である。 図１５Ａは、フィードバック制御による振幅情報及び電源電圧の電圧波形のシミュレーション結果を示す図である。 図１５Ｂは、図１５Ａのフィードバック制御の初期の時間領域の拡大図である。 図１５Ｃは、図１５Ａのフィードバック制御が略収束した時間領域の拡大図である。 図１６は、第１のフィルタの制御信号の電圧変化のシミュレーション結果を示す図である。 図１７は、第２の実施形態による増幅回路の構成例を示す図である。
（第１の実施形態）
　図１は、増幅回路の構成例を示す図である。増幅回路は、振幅生成部１０１、電源回路１０２、位相生成部１０３及びスイッチモードパワーアンプ１０４を有し、入力信号Ｓ１１１を入力し、入力信号Ｓ１１１を増幅した出力信号Ｓ１１４を出力する。
　振幅生成部１０１は、入力信号Ｓ１１１を入力し、入力信号Ｓ１１１の振幅情報Ｓ１１２を生成する。振幅情報Ｓ１１２は、入力信号Ｓ１１１を整流した信号のエンベロープ波形（例えば電圧）に相当する。電源回路１０２は、振幅情報Ｓ１１２を入力し、振幅情報Ｓ１１２に対応する電源電圧Ｓ１１５を生成する。位相生成部１０３は、入力信号Ｓ１１１を入力し、入力信号Ｓ１１１の位相情報Ｓ１１３を生成する。入力信号Ｓ１１１は、振幅情報Ｓ１１２及び位相情報Ｓ１１３に分解される。スイッチモードパワーアンプ１０４は、電源回路１０２により生成される電源電圧Ｓ１１５の供給を受け、トランジスタのスイッチング動作により、位相情報Ｓ１１３を増幅し、増幅した出力信号Ｓ１１４を出力する。
　以上のように、スイッチモードパワーアンプ１０４は、トランジスタをスイッチング動作させるため、位相情報Ｓ１１３のみ増幅可能であり、振幅情報Ｓ１１２を増幅するためには振幅生成部１０１及び電源回路１０２が必要である。入力信号Ｓ１１１は、振幅情報Ｓ１１２及び位相情報Ｓ１１３に分解される。電源回路１０２は、振幅情報Ｓ１１２を基に電源電圧Ｓ１１５を変調する。スイッチモードパワーアンプ１０４は、電源電圧Ｓ１１５の供給を受け、位相情報Ｓ１１３を増幅する。
　図２は、図１の増幅回路の課題を説明するための図である。電源回路１０２は、カットオフ周波数より低い周波数成分の利得がカットオフ周波数より高い周波数成分の利得より大きいローパスフィルタ特性を有する。そのローパスフィルタ特性の影響により、電源電圧Ｓ１１５には歪みが生じる。電源電圧Ｓ１１５の歪みを減らすためには、カットオフ周波数が高い高速な電源回路１０２が必要である。しかし、電源回路１０２は、速度が高速なほど、その電源電圧生成効率が下がるため、増幅回路のトータルの効率が下がってしまう。したがって、高効率化のために低速な電源回路１０２を使用しつつ、電源電圧Ｓ１１５の歪みを低減させることができる増幅回路が望まれる。
　以下、電源回路１０２のローパスフィルタ特性に起因する電源電圧Ｓ１１５の歪みを低減させることができる実施形態を説明する。
　図３Ａは第１の実施形態による増幅回路の構成例を示す図であり、図３Ｂは図３Ａの増幅回路の“振幅情報部（電源パス）の”周波数特性の例を示す図である。図３Ａの増幅回路は、図１及び図２の増幅回路に対して、第１のフィルタ３０１及び制御部３２０を追加したものである。増幅回路は、振幅生成部１０１、歪み補償電源部３００、位相生成部１０３、スイッチモードパワーアンプ１０４及び制御部３２０を有し、入力信号Ｓ１１１を入力し、入力信号Ｓ１１１を増幅した出力信号Ｓ１１４を出力する。歪み補償電源部３００は、第１のフィルタ（歪み補償回路）３０１及び電源回路１０２を有する。制御部３２０は、リミッタ３２１，３２２、位相差検出器３２３、チャージポンプ３２４及びループフィルタ３２５を有する。
　振幅生成部１０１は、入力信号Ｓ１１１を入力し、入力信号Ｓ１１１の振幅情報Ｓ１１２を生成する。振幅情報Ｓ１１２は、入力信号Ｓ１１１を整流した信号のエンベロープ波形に相当する。
　第１のフィルタ３０１は、ハイパスフィルタであり、入力信号の振幅情報Ｓ１１２を入力し、図３Ｂの周波数特性３１２に示すように、第１のカットオフ周波数ｆ１より高い周波数成分の利得が第１のカットオフ周波数ｆ１より低い周波数成分の利得より大きくなるようにフィルタリングを行う。例えば、第１のフィルタ３０１は、第１のカットオフ周波数ｆ１以上で利得が増加するハイパスフィルタ特性を有する。図３Ｂの周波数特性３１２において、高周波数側で利得が一定になっているのは、例えば第１のフィルタ３０１を構成する演算増幅器などが有する有限の帯域のためである。第１のフィルタ３０１は、ハイパスフィルタが好ましい。しかし、実際のハイパスフィルタは、理想的なハイパスフィルタを実現することが困難であり、図３Ｂの周波数特性３１２のように高周波数側で利得が一定になってもよい。
　電源回路１０２は、第２のカットオフ周波数ｆ２より低い周波数成分の利得が第２のカットオフ周波数ｆ２より高い周波数成分の利得より大きいローパスフィルタ特性を有し、第１のフィルタ３０１により出力される振幅情報を入力し、第１のフィルタ３０１により出力される振幅情報に対応する電源電圧Ｓ１１５を生成する。例えば、電源回路１０２は、第２のカットオフ周波数ｆ２以上で利得が減少するローパスフィルタ特性３１１（図３Ｂ）を有する。
　第１のフィルタ３０１は、電源回路１０２のローパスフィルタ特性に起因する電源電圧Ｓ１１５の歪みを低減させるための歪み補償回路である。以下、第１のフィルタ３０１が電源電圧Ｓ１１５の歪みを低減させることができる理由を説明する。第１のフィルタ３０１の周波数特性３１２の第１のカットオフ周波数ｆ１は、電源回路１０２の第２のカットオフ周波数ｆ２と同一又は略同一である。また、第１のフィルタ３０１の周波数に対する利得の特性３１２は、電源回路１０２の周波数に対する利得の特性３１１に対して、dB（デシベル）表示の場合、正負符号が逆であって絶対値が略同じ傾きを有することが好ましい。第１のフィルタ３０１の周波数特性３１２及び電源回路１０２の周波数特性３１１の合成により、電源電圧Ｓ１１５の周波数特性３１３（図３Ｂ）は、電源回路１０２の周波数特性３１１に比べ、カットオフ周波数が高くなり、高利得の周波数帯域が高周波数側に拡張される。これにより、電源電圧Ｓ１１５の歪みを低減させることができる。
　なお、周波数特性３１１及び３１２の低周波数領域の利得が相互に同じ場合を図３Ｂに示したが、これらの利得は必ずしも同じでなくてもよい。
　位相生成部１０３は、例えばリミッタ回路及び遅延回路を有し、入力信号Ｓ１１１を入力し、入力信号Ｓ１１１の位相情報Ｓ１１３を生成する。入力信号Ｓ１１１は、振幅情報Ｓ１１２及び位相情報Ｓ１１３に分解される。スイッチモードパワーアンプ１０４は、電源回路１０２により生成される電源電圧Ｓ１１５の供給を受け、トランジスタのスイッチング動作により、位相情報Ｓ１１３を増幅し、増幅した出力信号Ｓ１１４を出力する。
　スイッチモードパワーアンプ１０４は、トランジスタをスイッチング動作させるため、位相情報Ｓ１１３のみ増幅可能であり、振幅情報Ｓ１１２を増幅するためには振幅生成部１０１及び歪み補償電源部３００が必要である。入力信号Ｓ１１１は、振幅情報Ｓ１１２及び位相情報Ｓ１１３に分解される。歪み補償電源部３００は、振幅情報Ｓ１１２を基に電源電圧Ｓ１１５を変調する。スイッチモードパワーアンプ１０４は、電源電圧Ｓ１１５の供給を受け、位相情報Ｓ１１３を増幅する。
　図４Ａは、図１及び図２の増幅回路のシミュレーション結果を示す図である。横軸は出力信号Ｓ１１４のパワーを示し、左縦軸は出力信号Ｓ１１４の利得を示し、右縦軸は出力信号Ｓ１１４の３次相互変調歪み量を示している。利得特性４００は、出力信号Ｓ１１４のパワーに対する利得（左縦軸）を示す。３次相互変調歪み量特性４０１～４０３は、出力信号Ｓ１１４のパワーに対する３次相互変調歪み量（右縦軸）を示す。３次相互変調歪み量特性４０１は、電源回路１０２の第２のカットオフ周波数ｆ２が５ＭＨｚの場合の特性である。３次相互変調歪み量特性４０２は、電源回路１０２の第２のカットオフ周波数ｆ２が１０ＭＨｚの場合の特性である。３次相互変調歪み量特性４０３は、電源回路１０２の第２のカットオフ周波数ｆ２が１５ＭＨｚの場合の特性である。電源回路１０２の第２のカットオフ周波数ｆ２（５ＭＨｚ、１０ＭＨｚ、１５ＭＨｚ）が低いほど、３次相互変調歪み量が大きくなっている。
　図４Ｂは、図３Ａの増幅回路のシミュレーション結果を示す図である。横軸は出力信号Ｓ１１４のパワーを示し、左縦軸は出力信号Ｓ１１４の利得を示し、右縦軸は出力信号Ｓ１１４の３次相互変調歪み量を示している。利得特性４１０は、出力信号Ｓ１１４のパワーに対する利得（左縦軸）を示す。３次相互変調歪み量特性４１１は、出力信号Ｓ１１４のパワーに対する３次相互変調歪み量（右縦軸）を示し、電源回路１０２の第２のカットオフ周波数ｆ２が５ＭＨｚ、１０ＭＨｚ及び１５ＭＨｚの場合の特性であり、略同じ特性である。電源回路１０２の第２のカットオフ周波数ｆ２が５ＭＨｚの場合には、第１のフィルタ３０１の第１のカットオフ周波数ｆ１も５ＭＨｚに設定した。電源回路１０２の第２のカットオフ周波数ｆ２が１０ＭＨｚの場合には、第１のフィルタ３０１の第１のカットオフ周波数ｆ１も１０ＭＨｚに設定した。電源回路１０２の第２のカットオフ周波数ｆ２が１５ＭＨｚの場合には、第１のフィルタ３０１の第１のカットオフ周波数ｆ１も１５ＭＨｚに設定した。第１のカットオフ周波数ｆ１及び第２のカットオフ周波数ｆ２を同一にすることにより、電源回路１０２の第２のカットオフ周波数ｆ２が低くなっても、歪み量が小さく、良好な歪み特性４１１を示している。
　図３Ａの増幅回路の歪み特性４１１（図４Ｂ）は、図１及び図２の増幅回路の歪み特性４０１～４０３（図４Ａ）に比べ、歪み量が低減している。本実施形態によれば、高効率化のために低速な電源回路１０２を使用しつつ、電源電圧Ｓ１１５の歪みを低減させることができる。
　図３Ａの増幅回路において、第１のフィルタ３０１の第１のカットオフ周波数ｆ１及び電源回路１０２の第２のカットオフ周波数ｆ２は、製造ばらつき、温度変動などにより独立に変化する。その結果、第１のフィルタ３０１の第１のカットオフ周波数ｆ１及び電源回路１０２の第２のカットオフ周波数ｆ２にずれが生じると、電源電圧Ｓ１１５の歪みを低減させる効果が弱まる。
　図５は、第１のフィルタ３０１の第１のカットオフ周波数ｆ１及び電源回路１０２の第２のカットオフ周波数ｆ２にずれが生じた場合のシミュレーション結果を示す図である。横軸は出力信号Ｓ１１４のパワーを示し、左縦軸は出力信号Ｓ１１４の利得を示し、右縦軸は出力信号Ｓ１１４の３次相互変調歪み量を示している。利得特性６００は、出力信号Ｓ１１４のパワーに対する利得（左縦軸）を示す。３次相互変調歪み量特性６０１～６０３は、出力信号Ｓ１１４のパワーに対する３次相互変調歪み量（右縦軸）を示す。３次相互変調歪み量特性６０１は、電源回路１０２の第２のカットオフ周波数ｆ２が５ＭＨｚであり、第１のフィルタ３０１の第１のカットオフ周波数ｆ１が１０ＭＨｚの場合の特性である。３次相互変調歪み量特性６０２は、電源回路１０２の第２のカットオフ周波数ｆ２が１５ＭＨｚであり、第１のフィルタ３０１の第１のカットオフ周波数ｆ１が１０ＭＨｚの場合の特性である。３次相互変調歪み量特性６０３は、電源回路１０２の第２のカットオフ周波数ｆ２が１０ＭＨｚであり、第１のフィルタ３０１の第１のカットオフ周波数ｆ１が１０ＭＨｚの場合の特性である。第１のフィルタ３０１の第１のカットオフ周波数ｆ１及び電源回路１０２の第２のカットオフ周波数ｆ２にずれが生じると、電源電圧Ｓ１１５の歪み量は増加することが分かる。
　上記の図３Ｂの場合、第１のフィルタ３０１の周波数特性３１２の第１のカットオフ周波数ｆ１は、電源回路１０２の周波数特性３１１の第２のカットオフ周波数ｆ２と同一である。この場合、上記のように、第１のフィルタ３０１の周波数特性３１２及び電源回路１０２の周波数特性３１１の合成により、電源電圧Ｓ１１５の周波数特性３１３は、電源回路１０２の周波数特性３１１に比べ、カットオフ周波数が高くなり、高利得の周波数帯域が高周波数側に拡張される。この状態が、電源電圧Ｓ１１５の歪みを低減させる効果が最大となる状態である。
　図６は、図３Ｂの場合の入力信号の振幅情報Ｓ１１２と電源回路１０２により生成される電源電圧Ｓ１１５との位相関係を示す図である。入力信号の振幅情報Ｓ１１２と電源回路１０２により生成される電源電圧Ｓ１１５との位相差は０である。振幅情報Ｓ１１２は歪み補償電源部３００の入力振幅情報であり、電源電圧Ｓ１１５は歪み補償電源部３００の出力振幅情報である。図３Ａにおいて、位相差検出器３２３は、図６の場合、入力信号の振幅情報Ｓ１１２と電源回路１０２により生成される電源電圧Ｓ１１５との位相差が０であることを検出する。その場合、電源電圧Ｓ１１５の歪みを低減させる効果が最大であるので、制御部３２０は、第１のフィルタ３０１の第１のカットオフ周波数ｆ１を変更する必要がなく、第１のカットオフ周波数ｆ１を維持するための制御信号Ｓ１１７を第１のフィルタ３０１に出力する。
　図７Ａは、図３Ｂに対応し、第１のフィルタ３０１の周波数特性３１２の第１のカットオフ周波数ｆ１が、電源回路１０２の周波数特性３１１の第２のカットオフ周波数ｆ２より高い場合を示す図である。この場合、第１のフィルタ３０１の周波数特性３１２及び電源回路１０２の周波数特性３１１の合成により、電源電圧Ｓ１１５の周波数特性３１３は、カットオフ周波数ｆ１及びｆ２付近で、電源回路１０２の周波数特性３１１の影響を大きく受け、電源電圧Ｓ１１５の歪みを十分に低減させることができない。
　図７Ｂは、図７Ａの場合の入力信号の振幅情報Ｓ１１２と電源回路１０２により生成される電源電圧Ｓ１１５との位相関係を示す図である。電源回路１０２により生成される電源電圧Ｓ１１５の位相は、入力信号の振幅情報Ｓ１１２の位相より遅れている。図３Ａにおいて、位相差検出器３２３は、図７Ｂの場合、電源回路１０２により生成される電源電圧Ｓ１１５の位相が入力信号の振幅情報Ｓ１１２の位相より遅れていることを検出する。その場合、第１のフィルタ３０１の周波数特性３１２の第１のカットオフ周波数ｆ１を電源回路１０２の周波数特性３１１の第２のカットオフ周波数ｆ２と同じにするため、制御部３２０は、第１のフィルタ３０１の第１のカットオフ周波数ｆ１が低くなるように、第１のフィルタ３０１に制御信号Ｓ１１７を出力する。この制御により、電源電圧Ｓ１１５の歪みを低減させる効果を増大させることができる。
　図８Ａは、図３Ｂに対応し、第１のフィルタ３０１の周波数特性３１２の第１のカットオフ周波数ｆ１が、電源回路１０２の周波数特性３１１の第２のカットオフ周波数ｆ２より低い場合を示す図である。この場合、第１のフィルタ３０１の周波数特性３１２及び電源回路１０２の周波数特性３１１の合成により、電源電圧Ｓ１１５の周波数特性３１３は、カットオフ周波数ｆ１及びｆ２付近で、第１のフィルタ３０１の周波数特性３１２の影響を大きく受け、電源電圧Ｓ１１５の歪みを十分に低減させることができない。
　図８Ｂは、図８Ａの場合の入力信号の振幅情報Ｓ１１２と電源回路１０２により生成される電源電圧Ｓ１１５との位相関係を示す図である。電源回路１０２により生成される電源電圧Ｓ１１５の位相は、入力信号の振幅情報Ｓ１１２の位相より進んでいる。図３Ａにおいて、位相差検出器３２３は、図８Ｂの場合、電源回路１０２により生成される電源電圧Ｓ１１５の位相が入力信号の振幅情報Ｓ１１２の位相より進んでいることを検出する。その場合、第１のフィルタ３０１の周波数特性３１２の第１のカットオフ周波数ｆ１を電源回路１０２の周波数特性３１１の第２のカットオフ周波数ｆ２と同じにするため、制御部３２０は、第１のフィルタ３０１の第１のカットオフ周波数ｆ１が高くなるように、第１のフィルタ３０１に制御信号Ｓ１１７を出力する。この制御により、電源電圧Ｓ１１５の歪みを低減させる効果を増大させることができる。
　図９は、図３Ａの制御部３２０の構成例を示す図である。制御部３２０は、リミッタ３２１，３２２、位相差検出器３２３、チャージポンプ３２４及びループフィルタ３２５を有する。
　リミッタ３２１は、入力信号の振幅情報Ｓ１１２を増幅し、ハイレベル以上の電位をハイレベルに制限し、ローレベル以下の電位をローレベルに制限し、振幅情報Ａ１を出力する。例えば、ハイレベルは電源電位、ローレベルはグランド電位である。すなわち、リミッタ３２１は、アナログの振幅情報Ｓ１１２を２値のデジタルの振幅情報Ａ１に変換する。
　同様に、リミッタ３２２は、電源回路１０２により生成される電源電圧Ｓ１１５を増幅し、ハイレベル以上の電位をハイレベルに制限し、ローレベル以下の電位をローレベルに制限し、電源電圧Ａ２を出力する。すなわち、リミッタ３２２は、アナログの電源電圧Ｓ１１５を２値のデジタルの電源電圧Ａ２に変換する。
　位相差検出器３２３は、インバータ９０１～９０６、論理積（ＡＮＤ）回路９０７～９１４及びフリップフロップ９１５～９１８を有する。チャージポンプ３２４は、電流源９２１～９２４及びスイッチ９２５～９２８を有する。ループフィルタ３２５は、容量９２９を有する。容量９２９は、出力ノードＮ１及びグランド電位ノード間に接続される。出力ノードＮ１からは制御信号Ｓ１１７が出力される。
　図１０は、電源電圧Ａ２の立ち上がりエッジが振幅情報Ａ１の立ち上がりエッジより進んでいる場合の位相差検出器３２３（図９）の動作を説明するためのタイミングチャートである。インバータ９０１は、振幅情報Ａ１を論理反転した信号を出力する。論理積回路９０７は、インバータ９０１の出力信号と電源電圧Ａ２との論理積信号Ｂ１を出力する。フリップフロップ９１５は、電源電圧Ａ２の立ち上がり時の振幅情報Ａ１のレベル（例えばローレベル）を反転し、その反転したレベル（例えばハイレベル）の信号Ｂ２を保持して出力する。論理積回路９１１は、信号Ｂ１と信号Ｂ２との論理積信号Ｃ１を出力する。この場合、第１の論理積回路９１１は進みパルス信号を論理積信号Ｃ１として出力し、第２～第４の論理積回路９１２～９１４はローレベル信号を論理積信号Ｃ２～Ｃ４として出力する。進みパルス信号のパルス幅は、振幅情報Ｓ１１２と電源電圧Ｓ１１５との位相差に相当する。
　すると、図９において、スイッチ９２５がオンし、スイッチ９２６～９２８がオフする。出力ノードＮ１は、電流源９２１を介して電源電位ノードに接続され、容量９２９には電荷が充電される。すると、制御信号Ｓ１１７の電圧が高くなる。また、制御信号Ｓ１１７は、ループフィルタ３２５により、高周波数成分が抑制される。図３Ａの第１のフィルタ３０１は、制御信号Ｓ１１７の電圧が高くなると、第１のカットオフ周波数ｆ１が高くなる。これにより、第１のフィルタ３０１の第１のカットオフ周波数ｆ１と電源回路１０２の第２のカットオフ周波数ｆ２との差が小さくなり、電源電圧Ｓ１１５の歪みを低減させる効果を増大させることができる。
　図１１は、電源電圧Ａ２の立ち上がりエッジが振幅情報Ａ１の立ち上がりエッジより遅れている場合の位相差検出器３２３（図９）の動作を説明するためのタイミングチャートである。インバータ９０２は、電源電圧Ａ２を論理反転した信号を出力する。論理積回路９０８は、インバータ９０２の出力信号と振幅情報Ａ１との論理積信号Ｂ３を出力する。フリップフロップ９１６は、振幅情報Ａ１の立ち上がり時の電源電圧Ａ２のレベル（例えばローレベル）を反転し、その反転したレベル（例えばハイレベル）の信号Ｂ４を保持して出力する。論理積回路９１２は、信号Ｂ３と信号Ｂ４との論理積信号Ｃ２を出力する。この場合、第２の論理積回路９１２は遅れパルス信号を論理積信号Ｃ２として出力し、第１、第３及び第４の論理積回路９１１，９１３，９１４はローレベル信号を論理積信号Ｃ１，Ｃ３，Ｃ４として出力する。遅れパルス信号のパルス幅は、振幅情報Ｓ１１２と電源電圧Ｓ１１５との位相差に相当する。
　すると、図９において、スイッチ９２６がオンし、スイッチ９２５，９２７，９２８がオフする。出力ノードＮ１は、電流源９２２を介してグランド電位ノードに接続され、容量９２９の電荷が放電される。すると、制御信号Ｓ１１７の電圧が低くなる。また、制御信号Ｓ１１７は、ループフィルタ３２５により、高周波数成分が抑制される。図３Ａの第１のフィルタ３０１は、制御信号Ｓ１１７の電圧が低くなると、第１のカットオフ周波数ｆ１が低くなる。これにより、第１のフィルタ３０１の第１のカットオフ周波数ｆ１と電源回路１０２の第２のカットオフ周波数ｆ２との差が小さくなり、電源電圧Ｓ１１５の歪みを低減させる効果を増大させることができる。
　図１２は、電源電圧Ａ２の立ち下がりエッジが振幅情報Ａ１の立ち下がりエッジより進んでいる場合の位相差検出器３２３（図９）の動作を説明するためのタイミングチャートである。インバータ９０３は、電源電圧Ａ２を論理反転した信号を出力する。論理積回路９０９は、インバータ９０３の出力信号と振幅情報Ａ１との論理積信号Ｂ５を出力する。インバータ９０５は、電源電圧Ａ２を論理反転した信号をフリップフロップ９１７のクロック端子に出力する。フリップフロップ９１７は、電源電圧Ａ２の立ち下がり時の振幅情報Ａ１のレベル（例えばハイレベル）の信号Ｂ６を保持して出力する。論理積回路９１３は、信号Ｂ５と信号Ｂ６との論理積信号Ｃ３を出力する。この場合、第３の論理積回路９１３は進みパルス信号を論理積信号Ｃ３として出力し、第１、第２及び第４の論理積回路９１１，９１２，９１４はローレベル信号を論理積信号Ｃ１，Ｃ２，Ｃ４として出力する。進みパルス信号のパルス幅は、振幅情報Ｓ１１２と電源電圧Ｓ１１５との位相差に相当する。
　すると、図９において、スイッチ９２７がオンし、スイッチ９２５，９２６，９２８がオフする。出力ノードＮ１は、電流源９２３を介して電源電位ノードに接続され、容量９２９には電荷が充電される。すると、制御信号Ｓ１１７の電圧が高くなる。また、制御信号Ｓ１１７は、ループフィルタ３２５により、高周波数成分が抑制される。図３Ａの第１のフィルタ３０１は、制御信号Ｓ１１７の電圧が高くなると、第１のカットオフ周波数ｆ１が高くなる。これにより、第１のフィルタ３０１の第１のカットオフ周波数ｆ１と電源回路１０２の第２のカットオフ周波数ｆ２との差が小さくなり、電源電圧Ｓ１１５の歪みを低減させる効果を増大させることができる。
　図１３は、電源電圧Ａ２の立ち下がりエッジが振幅情報Ａ１の立ち下がりエッジより遅れている場合の位相差検出器３２３（図９）の動作を説明するためのタイミングチャートである。インバータ９０４は、振幅情報Ａ１を論理反転した信号を出力する。論理積回路９１０は、インバータ９０４の出力信号と電源電圧Ａ２との論理積信号Ｂ７を出力する。インバータ９０６は、振幅情報Ａ１を論理反転した信号をフリップフロップ９１８のクロック端子に出力する。フリップフロップ９１８は、振幅情報Ａ１の立ち下がり時の電源電圧Ａ２のレベル（例えばハイレベル）の信号Ｂ８を保持して出力する。論理積回路９１４は、信号Ｂ７と信号Ｂ８との論理積信号Ｃ４を出力する。この場合、第４の論理積回路９１４は遅れパルス信号を論理積信号Ｃ４として出力し、第１～第３の論理積回路９１１～９１３はローレベル信号を論理積信号Ｃ１～Ｃ３として出力する。遅れパルス信号のパルス幅は、振幅情報Ｓ１１２と電源電圧Ｓ１１５との位相差に相当する。
　すると、図９において、スイッチ９２８がオンし、スイッチ９２５～９２７がオフする。出力ノードＮ１は、電流源９２４を介してグランド電位ノードに接続され、容量９２９の電荷が放電される。すると、制御信号Ｓ１１７の電圧が低くなる。また、制御信号Ｓ１１７は、ループフィルタ３２５により、高周波数成分が抑制される。図３Ａの第１のフィルタ３０１は、制御信号Ｓ１１７の電圧が低くなると、第１のカットオフ周波数ｆ１が低くなる。これにより、第１のフィルタ３０１の第１のカットオフ周波数ｆ１と電源回路１０２の第２のカットオフ周波数ｆ２との差が小さくなり、電源電圧Ｓ１１５の歪みを低減させる効果を増大させることができる。
　以上のように、位相差検出器３２３は、入力信号の振幅情報Ｓ１１２と電源回路１０２により生成される電源電圧Ｓ１１５との位相差を検出する。第１のフィルタ３０１は、位相差検出器３２３により検出される位相差が小さくなる方向に第１のカットオフ周波数ｆ１を変化させる。第１のフィルタ３０１は、制御部３２０により、フィードバック制御される。
　ループフィルタ３２５は、電荷を蓄積するための容量９２９を有する。チャージポンプ３２４は、位相差検出器３２３により検出される位相差の正負符号に応じて、ループフィルタ３２５に対して電荷を充電又は放電させる。電源電圧Ｓ１１５が振幅情報Ｓ１１２より進んでいる場合には、位相差が負値になり、図１０及び図１２に示すように、ループフィルタ３２５に電荷が充電される。これに対し、電源電圧Ｓ１１５が振幅情報Ｓ１１２より遅れている場合には、位相差が正値になり、図１１及び図１３に示すように、ループフィルタ３２５の電荷が放電される。第１のフィルタ３０１は、ループフィルタ３２５に蓄積されている電荷量に応じて、第１のカットオフ周波数ｆ１を変化させる。
　図１４は、図３Ａの第１のフィルタ３０１の構成例を示す図である。第１のフィルタ３０１は、容量１１０１，１１０２、ｎチャネルＭＯＳ電界効果トランジスタ１１０３，１１０４，１１０６，１１０７及び差動アンプ１１０５を有し、差動信号Ｓ１１２ｐ及びＳ１１２ｎを振幅生成部１０１から入力し、差動信号Ｓ１１６ｐ及びＳ１１６ｎを電源回路１０２に出力する。差動信号Ｓ１１２ｐ及びＳ１１２ｎは、図３Ａの振幅情報Ｓ１１２に対応する。
　第１のフィルタ３０１は、ＲＣアクティブフィルタの抵抗をＭＯＳトランジスタ１１０３，１１０４，１１０６，１１０７に置き換えたＭＯＳ－Ｃアクティブフィルタ（１次ハイパスフィルタ）である。第１のフィルタ３０１は、制御信号Ｓ１１７によりＭＯＳトランジスタ１１０３，１１０４，１１０６，１１０７のゲート電圧を制御することで、ＭＯＳトランジスタ１１０３，１１０４，１１０６，１１０７のオン抵抗を可変とする。その結果、ＭＯＳトランジスタ１１０３，１１０４，１１０６，１１０７のオン抵抗と容量１１０１，１１０２で決定される第１のカットオフ周波数ｆ１を可変とすることができる。制御信号Ｓ１１７の電圧が高くなれば、ＭＯＳトランジスタ１１０３，１１０４，１１０６，１１０７のオン抵抗が小さくなり、第１のカットオフ周波数ｆ１が高くなる。これに対し、制御信号Ｓ１１７の電圧が低くなれば、ＭＯＳトランジスタ１１０３，１１０４，１１０６，１１０７のオン抵抗が大きくなり、第１のカットオフ周波数ｆ１が低くなる。
　図１４では、１次ハイパスフィルタを例に説明したが、これに限定されず、第１のフィルタ３０１のハイパスフィルタ特性の次数やその周波数特性は、電源回路１０２の周波数特性に従って、適した増幅回路の歪み補償特性が得られるように、選択するのがよい。また、ＭＯＳトランジスタ１１０３，１１０４，１１０６，１１０７がｎチャネルＭＯＳトランジスタである場合を例に説明したが、ｐチャネルＭＯＳトランジスタであってもよい。その場合は、制御信号Ｓ１１７の電圧の正負符号は、逆になる。
　図１５Ａは、フィードバック制御による振幅情報Ｓ１１２及び電源電圧Ｓ１１５の電圧波形のシミュレーション結果を示す図である。横軸が時間であり、縦軸が電圧である。図１５Ａは縮小図であるので、図１５Ａ上では振幅情報Ｓ１１２及び電源電圧Ｓ１１５の波形は略同じである。
　図１５Ｂは、図１５Ａのフィードバック制御の初期の時間領域１５０１の拡大図である。フィードバック制御の初期の時間領域１５０１では、電源電圧Ｓ１１５は、振幅情報Ｓ１１２より時間Ｔ１遅れている。時間Ｔ１は、３．５ｎｓである。
　図１５Ｃは、図１５Ａのフィードバック制御が略収束した時間領域１５０２の拡大図である。フィードバック制御が略収束した時間領域１５０２では、電源電圧Ｓ１１５は、振幅情報Ｓ１１２より時間Ｔ２遅れている。時間Ｔ２は、０．７ｎｓであり、図１５Ｂの時間Ｔ１（３．５ｎｓ）より短い。
　図１６は、図１５Ａに対応し、第１のフィルタ３０１の制御信号Ｓ１１７の電圧変化のシミュレーション結果を示す図である。横軸が時間であり、縦軸が電圧である。フィードバック制御により、制御信号Ｓ１１７が時間経過と共に収束していく様子がわかる。
　以上のように、フィードバック制御により、振幅情報Ｓ１１２に対する電源電圧Ｓ１１５の遅延時間は、時間Ｔ１（３．５ｎｓ）から時間Ｔ２（０．７ｎｓ）に短縮された。未収束状態では遅延時間Ｔ１が長いが、収束に近づくにつれ、遅延時間Ｔ２が短くなっていることがわかる。遅延時間が短くなると、第１のカットオフ周波数ｆ１と第２のカットオフ周波数ｆ２との差が小さくなり、電源電圧Ｓ１１５の歪みを低減させる効果が増大する。
（第２の実施形態）
　図１７は、第２の実施形態による増幅回路の構成例を示す図である。第１の実施形態（図３Ａ）では、スイッチモードパワーアンプ１０４を用いた増幅回路を説明した。これに対して、第２の実施形態（図１７）では、リニアモードパワーアンプ１０４を用いた増幅回路を説明する。以下、本実施形態が第１の実施形態と異なる点を説明する。遅延回路１７０１は、図３Ａの位相生成部１０３の代わりに設けられる。遅延回路１７０１は、入力信号Ｓ１１１を入力し、入力信号Ｓ１１１を遅延させ、遅延した信号Ｓ１１３を出力する。リニアモードパワーアンプ１０４は、電源回路１０２により生成される電源電圧Ｓ１１５の供給を受け、遅延回路１７０１により遅延させられた入力信号Ｓ１１３をリニアに増幅し、その増幅した出力信号Ｓ１１４を出力する。遅延回路１７０１により、遅延信号Ｓ１１３と電源電圧Ｓ１１５のタイミングを調整することができる。
　第１の実施形態のスイッチモードパワーアンプ１０４は、第２の実施形態のリニアモードパワーアンプ１０４に比べ、理想的には電力効率が高い。これは、理想的には、スイッチモードパワーアンプ１０４中のトランジスタのドレインに電圧がかかっている期間にはドレイン電流が流れず、逆にドレイン電流が流れる期間にはドレイン電圧がかからなく、消費電力＝ドレイン電圧×ドレイン電流＝０になるためである。
　以上のように、第１及び第２の実施形態によれば、第１のフィルタ３０１を設けることにより、電源効率の良い低速の電源回路１０２を使用しても、電源回路１０２のローパスフィルタ特性に起因する歪みを低減させることができる。また、制御部３２０を設けることにより、歪み低減の効果を向上させることができる。
　なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
　第１のフィルタを設けることにより、電源回路のローパスフィルタ特性に起因する歪みを低減させることができる。また、位相差検出器を設けることにより、歪み低減の効果を向上させることができる。

Claims (8)

  1. 　入力信号の振幅情報を入力し、第１のカットオフ周波数より高い周波数成分の利得が前記第１のカットオフ周波数より低い周波数成分の利得より大きくなるようにフィルタリングを行う第１のフィルタと、
    　第２のカットオフ周波数より低い周波数成分の利得が前記第２のカットオフ周波数より高い周波数成分の利得より大きいローパスフィルタ特性を有し、前記第１のフィルタにより出力される振幅情報を入力し、前記第１のフィルタにより出力される振幅情報に対応する電源電圧を生成する電源回路と、
    　前記電源回路により生成される電源電圧の供給を受け、前記入力信号に基づく信号を増幅するアンプと、
    　前記入力信号の振幅情報と前記電源回路により生成される電源電圧との位相差を検出する位相差検出器とを有し、
    　前記第１のフィルタは、前記位相差検出器により検出される位相差が小さくなる方向に前記第１のカットオフ周波数を変化させることを特徴とする増幅回路。
  2. 　さらに、電荷を蓄積するループフィルタと、
    　前記位相差検出器により検出される位相差の正負符号に応じて、前記ループフィルタに対して電荷を充電又は放電させるチャージポンプとを有し、
    　前記第１のフィルタは、前記ループフィルタに蓄積されている電荷量に応じて、前記第１のカットオフ周波数を変化させることを特徴とする請求項１記載の増幅回路。
  3. 　前記位相差検出器は、
    　前記電源回路により生成される電源電圧の立ち上がりエッジが前記入力信号の振幅情報の立ち上がりエッジより進んでいる場合に進みパルス信号を生成する第１の論理回路と、
    　前記電源回路により生成される電源電圧の立ち上がりエッジが前記入力信号の振幅情報の立ち上がりエッジより遅れている場合に遅れパルス信号を生成する第２の論理回路と、
    　前記電源回路により生成される電源電圧の立ち下がりエッジが前記入力信号の振幅情報の立ち下がりエッジより進んでいる場合に進みパルス信号を生成する第３の論理回路と、
    　前記電源回路により生成される電源電圧の立ち下がりエッジが前記入力信号の振幅情報の立ち下がりエッジより遅れている場合に遅れパルス信号を生成する第４の論理回路とを有することを特徴とする請求項１記載の増幅回路。
  4. 　前記第１のフィルタは、ハイパスフィルタであることを特徴とする請求項１記載の増幅回路。
  5. 　前記第１のカットオフ周波数は、前記第２のカットオフ周波数と略同一であることを特徴とする請求項１記載の増幅回路。
  6. 　前記第１のフィルタの周波数に対する利得の特性は、前記電源回路の周波数に対する利得の特性に対して、dB(デシベル)表示で、正負符号が逆であって絶対値が略同じ傾きを有することを特徴とする請求項１記載の増幅回路。
  7. 　さらに、前記入力信号を入力し、前記入力信号の振幅情報を生成する振幅生成部と、
    　前記入力信号を入力し、前記入力信号の位相情報を生成する位相生成部とを有し、
    　前記第１のフィルタは、前記振幅生成部により生成される前記入力信号の振幅情報を入力し、
    　前記アンプは、前記位相生成部により生成される前記入力信号の位相情報を増幅することを特徴とする請求項１記載の増幅回路。
  8. 　さらに、前記入力信号を入力し、前記入力信号の振幅情報を生成する振幅生成部と、
    　前記入力信号を入力し、前記入力信号を遅延させる遅延回路とを有し、
    　前記第１のフィルタは、前記振幅生成部により生成される前記入力信号の振幅情報を入力し、
    　前記アンプは、前記遅延回路により遅延させられた入力信号を増幅することを特徴とする請求項１記載の増幅回路。
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