JPH10173637A - クロック断検出回路 - Google Patents
クロック断検出回路Info
- Publication number
- JPH10173637A JPH10173637A JP8333238A JP33323896A JPH10173637A JP H10173637 A JPH10173637 A JP H10173637A JP 8333238 A JP8333238 A JP 8333238A JP 33323896 A JP33323896 A JP 33323896A JP H10173637 A JPH10173637 A JP H10173637A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- capacitor
- circuit
- input
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 クロック断発生時に確実にクロック断検出が
できるコンパクトなクロック断検出回路を得る。 【解決手段】 本発明のクロック断検出回路は、クロッ
ク入力を遅延させる遅延回路３、クロック入力と遅
延回路３の出力とのエクスクルーシブＯＲをとるエク
スクルーシブＯＲ回路９、エクスクルーシブＯＲ回路の
出力が入力され、導通時にキャパシタ６を電源電圧
（ハイレベル相当）５まで充電するＰチャネルＭＯＳト
ランジスタ１、基準電圧４が印加され、キャパシタ６を
定電流で放電するＮチャネルＭＯＳトランジスタ２、基
準電圧８の出力とキャパシタ６の端子間電圧とを比
較する比較器７で構成される。
できるコンパクトなクロック断検出回路を得る。 【解決手段】 本発明のクロック断検出回路は、クロッ
ク入力を遅延させる遅延回路３、クロック入力と遅
延回路３の出力とのエクスクルーシブＯＲをとるエク
スクルーシブＯＲ回路９、エクスクルーシブＯＲ回路の
出力が入力され、導通時にキャパシタ６を電源電圧
（ハイレベル相当）５まで充電するＰチャネルＭＯＳト
ランジスタ１、基準電圧４が印加され、キャパシタ６を
定電流で放電するＮチャネルＭＯＳトランジスタ２、基
準電圧８の出力とキャパシタ６の端子間電圧とを比
較する比較器７で構成される。
Description
【０００１】
【発明の属する技術分野】本発明はクロック断検出回路
に関し、特に半導体集積回路のクロック断検出回路に関
する。
に関し、特に半導体集積回路のクロック断検出回路に関
する。
【０００２】
【従来の技術】クロックを使用する半導体集積回路にお
いては、クロックの有無に応じてその回路の内部あるい
は外部に対する処理が必要な場合が多い。このため、ク
ロック断を検出する回路が必要であり、従来のクロック
断検出回路は、抵抗器及びキャパシタを使用した時定数
（積分）回路で構成されていた。しかし、単純な時定数
（積分）回路では、充分なクロック断検出精度が得られ
ない。
いては、クロックの有無に応じてその回路の内部あるい
は外部に対する処理が必要な場合が多い。このため、ク
ロック断を検出する回路が必要であり、従来のクロック
断検出回路は、抵抗器及びキャパシタを使用した時定数
（積分）回路で構成されていた。しかし、単純な時定数
（積分）回路では、充分なクロック断検出精度が得られ
ない。
【０００３】特開平５−１６０８２３号公報には、図５
に示すようなクロック断検出回路が提案されている。図
５において、この提案されたクロック断検出回路は、ク
ロック入力が入力され、導通時にキャパシタ６を電源
電圧５まで充電するＰチャネルＭＯＳトランジスタ１、
基準電圧４と接地電位をクロック入力に応じて切り替
えるスイッチ回路１０、スイッチ回路１０の出力に接続
され、基準電圧４が印加されたときにキャパシタ６を定
電流で放電するＮチャネルＭＯＳトランジスタ２、基準
電圧８の出力とキャパシタ６の端子間電圧とを比較
する比較器７で構成される。
に示すようなクロック断検出回路が提案されている。図
５において、この提案されたクロック断検出回路は、ク
ロック入力が入力され、導通時にキャパシタ６を電源
電圧５まで充電するＰチャネルＭＯＳトランジスタ１、
基準電圧４と接地電位をクロック入力に応じて切り替
えるスイッチ回路１０、スイッチ回路１０の出力に接続
され、基準電圧４が印加されたときにキャパシタ６を定
電流で放電するＮチャネルＭＯＳトランジスタ２、基準
電圧８の出力とキャパシタ６の端子間電圧とを比較
する比較器７で構成される。
【０００４】クロック入力にクロックパルスが現れる
と、クロックパルスのローレベル期間で、ＰチャネルＭ
ＯＳトランジスタ１が完全にオン（導通）（内抵抗がき
わめて小さい）となり、キャパシタ６はハイレベル（電
源電圧）までごく短時間で充電される。クロックパルス
のハイレベル期間では、ＰチャネルＭＯＳトランジスタ
１がオフ（非導通）となり、ＮチャネルＭＯＳトランジ
スタ２にスイッチ回路１０を経て基準電圧４が印加さ
れ、キャパシタ６は定電流で放電される。
と、クロックパルスのローレベル期間で、ＰチャネルＭ
ＯＳトランジスタ１が完全にオン（導通）（内抵抗がき
わめて小さい）となり、キャパシタ６はハイレベル（電
源電圧）までごく短時間で充電される。クロックパルス
のハイレベル期間では、ＰチャネルＭＯＳトランジスタ
１がオフ（非導通）となり、ＮチャネルＭＯＳトランジ
スタ２にスイッチ回路１０を経て基準電圧４が印加さ
れ、キャパシタ６は定電流で放電される。
【０００５】すなわち図６に示すように、クロック入力
に対し比較器７の（−）入力は、クロック入力が
ローレベルの期間はハイレベルに固定され、クロック入
力がハイレベルの期間はローレベルに向かって直線的
に低下（キャパシタ６が放電）する。一方、比較器７の
（＋）端子には、基準電圧源８の出力（基準レベル）
が加えられているので、図６に示すように、例えばクロ
ック入力のクロック周波数が正常な範囲で低く（周期
が長く）なった場合に、波形が基準レベルにクロス
すると、比較器７の（クロック断）検出出力に正パル
スが出現する可能性がある。
に対し比較器７の（−）入力は、クロック入力が
ローレベルの期間はハイレベルに固定され、クロック入
力がハイレベルの期間はローレベルに向かって直線的
に低下（キャパシタ６が放電）する。一方、比較器７の
（＋）端子には、基準電圧源８の出力（基準レベル）
が加えられているので、図６に示すように、例えばクロ
ック入力のクロック周波数が正常な範囲で低く（周期
が長く）なった場合に、波形が基準レベルにクロス
すると、比較器７の（クロック断）検出出力に正パル
スが出現する可能性がある。
【０００６】この正パルスの発生は明らかに誤検出であ
るので、少なくとも正常なクロック入力（クロック周
波数の変化を含めて）に対して、誤検出が発生しないよ
うにする必要がある。通常は、基準電圧４を調整して、
キャパシタ６の放電傾斜を小さく（定電流の放電電流を
少なく）する。
るので、少なくとも正常なクロック入力（クロック周
波数の変化を含めて）に対して、誤検出が発生しないよ
うにする必要がある。通常は、基準電圧４を調整して、
キャパシタ６の放電傾斜を小さく（定電流の放電電流を
少なく）する。
【０００７】ただし、キャパシタ６の放電傾斜を小さく
しすぎると、クロック断が発生したときの検出タイミン
グが遅れる。図７に示すように、クロック入力が正常
な範囲は検出出力に誤検出がなく、クロックが停止す
る（クロック断が発生する）と、可及的に速やかに検出
出力（ハイレベル）が得られるようにキャパシタ６の放
電傾斜を選ぶ。
しすぎると、クロック断が発生したときの検出タイミン
グが遅れる。図７に示すように、クロック入力が正常
な範囲は検出出力に誤検出がなく、クロックが停止す
る（クロック断が発生する）と、可及的に速やかに検出
出力（ハイレベル）が得られるようにキャパシタ６の放
電傾斜を選ぶ。
【０００８】
【発明が解決しようとする課題】図５に示す特開平５−
１６０８２３号公報記載のクロック断検出回路は、クロ
ック断時、ＰチャネルＭＯＳトランジスタ１の入力クロ
ックパルスがハイレベルになる場合は、図７に示すよう
にクロック断後速やかにクロック断検出出力が発生す
る。しかし、ＰチャネルＭＯＳトランジスタ１の入力ク
ロックパルスがローレベルになる場合は、図８に示すよ
うにクロック断後にクロック断検出出力が発生しな
い。従って、クロック断検出ができない問題がある。
１６０８２３号公報記載のクロック断検出回路は、クロ
ック断時、ＰチャネルＭＯＳトランジスタ１の入力クロ
ックパルスがハイレベルになる場合は、図７に示すよう
にクロック断後速やかにクロック断検出出力が発生す
る。しかし、ＰチャネルＭＯＳトランジスタ１の入力ク
ロックパルスがローレベルになる場合は、図８に示すよ
うにクロック断後にクロック断検出出力が発生しな
い。従って、クロック断検出ができない問題がある。
【０００９】尚、特開平５−１６０８２３号公報の図１
には、図５の回路において、クロック入力端子とＰチャ
ネルＭＯＳトランジスタのゲート間にＮＡＮＤゲートが
挿入されているが、クロック入力端子とＰチャネルＭＯ
Ｓトランジスタのゲート間で、クロック位相が反転する
だけで、ＰチャネルＭＯＳトランジスタ（のゲート）の
入力でみれば、図５と特開平５−１６０８２３の図１と
は等価である。
には、図５の回路において、クロック入力端子とＰチャ
ネルＭＯＳトランジスタのゲート間にＮＡＮＤゲートが
挿入されているが、クロック入力端子とＰチャネルＭＯ
Ｓトランジスタのゲート間で、クロック位相が反転する
だけで、ＰチャネルＭＯＳトランジスタ（のゲート）の
入力でみれば、図５と特開平５−１６０８２３の図１と
は等価である。
【００１０】図９に示すように、図５に示す回路を基本
回路１２及び１３として並列に配置し、一方の基本回路
１２の入力側にＮＡＮＤゲート１１を挿入して、基本回
路１２及び１３の入力クロックの位相を反転すると、ク
ロック断発生時にクロック入力がハイレベルに保たれて
も、ローレベルに保たれても、基本回路１２あるいは１
３のいずれかの出力にクロック断検出出力が発生する。
基本回路１２及び１３の出力をＯＲゲート１４で混合す
ると、クロック断発生時に確実にクロック断を検出でき
る。しかし、図９に示す回路は冗長で、回路のコンパク
ト化には逆行する。
回路１２及び１３として並列に配置し、一方の基本回路
１２の入力側にＮＡＮＤゲート１１を挿入して、基本回
路１２及び１３の入力クロックの位相を反転すると、ク
ロック断発生時にクロック入力がハイレベルに保たれて
も、ローレベルに保たれても、基本回路１２あるいは１
３のいずれかの出力にクロック断検出出力が発生する。
基本回路１２及び１３の出力をＯＲゲート１４で混合す
ると、クロック断発生時に確実にクロック断を検出でき
る。しかし、図９に示す回路は冗長で、回路のコンパク
ト化には逆行する。
【００１１】本発明の目的は、クロック断発生時に確実
にクロック断検出ができるコンパクトなクロック断検出
回路を提供することである。
にクロック断検出ができるコンパクトなクロック断検出
回路を提供することである。
【００１２】
【課題を解決するための手段】本発明によるクロック断
検出回路は、クロック入力を遅延するクロック遅延手段
と、前記クロック遅延手段の入力信号と出力信号との排
他的論理和をとる排他的論理和手段と、前記排他的論理
和手段の出力パルス信号の極性に応じてキャパシタを電
源電圧まで急速に充電するキャパシタ充電手段と、前記
キャパシタ充電手段と相補的に動作し前記キャパシタを
定電流で放電するキャパシタ放電手段と、前記キャパシ
タの端子電圧を第一の基準電圧と比較し前記キャパシタ
放電手段の動作時に前記キャパシタの端子電圧が前記第
一の基準電圧と交差したタイミングでクロック断を検出
するクロック断検出手段とを含むことを特徴とする。
検出回路は、クロック入力を遅延するクロック遅延手段
と、前記クロック遅延手段の入力信号と出力信号との排
他的論理和をとる排他的論理和手段と、前記排他的論理
和手段の出力パルス信号の極性に応じてキャパシタを電
源電圧まで急速に充電するキャパシタ充電手段と、前記
キャパシタ充電手段と相補的に動作し前記キャパシタを
定電流で放電するキャパシタ放電手段と、前記キャパシ
タの端子電圧を第一の基準電圧と比較し前記キャパシタ
放電手段の動作時に前記キャパシタの端子電圧が前記第
一の基準電圧と交差したタイミングでクロック断を検出
するクロック断検出手段とを含むことを特徴とする。
【００１３】本発明の作用は次の通りである。クロック
入力とＰチャネルＭＯＳトランジスタのゲート入力間
に、遅延回路とエクスクルーシブＯＲ回路を設け、遅延
回路の入出力間のエクスクルーシブＯＲをとって、Ｐチ
ャネルＭＯＳトランジスタに入力する。
入力とＰチャネルＭＯＳトランジスタのゲート入力間
に、遅延回路とエクスクルーシブＯＲ回路を設け、遅延
回路の入出力間のエクスクルーシブＯＲをとって、Ｐチ
ャネルＭＯＳトランジスタに入力する。
【００１４】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１５】図１は本発明によるクロック断検出回路の
実施例の構成を示す回路図であり、図５と同等部分は同
一符号にて示している。
実施例の構成を示す回路図であり、図５と同等部分は同
一符号にて示している。
【００１６】図１において、本発明のクロック断検出回
路は、クロック入力を遅延させる遅延回路３、クロッ
ク入力と遅延回路３の出力とのエクスクルーシブＯ
Ｒ（排他的論理和）をとるエクスクルーシブＯＲ回路
（排他的論理和回路）９、エクスクルーシブＯＲ回路の
出力が入力され、導通時にキャパシタ６を電源電圧
（ハイレベル相当）５まで充電するＰチャネルＭＯＳト
ランジスタ１、基準電圧４が印加され、キャパシタ６を
定電流で放電するＮチャネルＭＯＳトランジスタ２、基
準電圧８の出力とキャパシタ６の端子間電圧とを比
較する比較器７で構成される。
路は、クロック入力を遅延させる遅延回路３、クロッ
ク入力と遅延回路３の出力とのエクスクルーシブＯ
Ｒ（排他的論理和）をとるエクスクルーシブＯＲ回路
（排他的論理和回路）９、エクスクルーシブＯＲ回路の
出力が入力され、導通時にキャパシタ６を電源電圧
（ハイレベル相当）５まで充電するＰチャネルＭＯＳト
ランジスタ１、基準電圧４が印加され、キャパシタ６を
定電流で放電するＮチャネルＭＯＳトランジスタ２、基
準電圧８の出力とキャパシタ６の端子間電圧とを比
較する比較器７で構成される。
【００１７】本発明の実施例の動作は、クロック入力
にクロックパルスが現れると、図２〜４に示すように、
クロック入力は遅延回路３で例えばクロック周期の１
／４だけ遅延され、遅延回路３の出力となる。クロッ
ク入力と遅延回路３の出力のエクスクルーシブＯＲ
をエクスクルーシブＯＲ回路９でとると、その出力すな
わちＰチャネルＭＯＳトランジスタ１の入力に、信号
が得られる。
にクロックパルスが現れると、図２〜４に示すように、
クロック入力は遅延回路３で例えばクロック周期の１
／４だけ遅延され、遅延回路３の出力となる。クロッ
ク入力と遅延回路３の出力のエクスクルーシブＯＲ
をエクスクルーシブＯＲ回路９でとると、その出力すな
わちＰチャネルＭＯＳトランジスタ１の入力に、信号
が得られる。
【００１８】この信号の特徴は、図示のごとくクロッ
ク信号存在期間は、クロック周期があたかも１／２とな
り、クロック入力がクロック断時ハイレベルに保持
（図２参照）されても逆にローレベルに保持（図３参
照）されても、常に信号はクロック断後ハイレベルに
保持されることである。
ク信号存在期間は、クロック周期があたかも１／２とな
り、クロック入力がクロック断時ハイレベルに保持
（図２参照）されても逆にローレベルに保持（図３参
照）されても、常に信号はクロック断後ハイレベルに
保持されることである。
【００１９】クロックパルス（信号）のローレベル期
間で、ＰチャネルＭＯＳトランジスタ１が完全にオン
（導通）（内抵抗がきわめて小さい）となり、キャパシ
タ６はごく短い時間でハイレベルまで充電され、クロッ
クパルスのハイレベル期間では、ＰチャネルＭＯＳトラ
ンジスタ１がオフ（非導通）となる。ＮチャネルＭＯＳ
トランジスタ２には常に基準電圧４が印加され、キャパ
シタ６は定電流で放電される。
間で、ＰチャネルＭＯＳトランジスタ１が完全にオン
（導通）（内抵抗がきわめて小さい）となり、キャパシ
タ６はごく短い時間でハイレベルまで充電され、クロッ
クパルスのハイレベル期間では、ＰチャネルＭＯＳトラ
ンジスタ１がオフ（非導通）となる。ＮチャネルＭＯＳ
トランジスタ２には常に基準電圧４が印加され、キャパ
シタ６は定電流で放電される。
【００２０】ＰチャネルＭＯＳトランジスタ１がオンの
場合、キャパシタ６への充電電流が充分に大きいので、
ＮチャネルＭＯＳトランジスタ２を通じてのキャパシタ
６からの放電（定）電流は無視される。ＰチャネルＭＯ
Ｓトランジスタ１がオフの場合、キャパシタ６への充電
電流がなくなるので、ＮチャネルＭＯＳトランジスタ２
を通じてのキャパシタ６から放電（定）電流が流れる。
場合、キャパシタ６への充電電流が充分に大きいので、
ＮチャネルＭＯＳトランジスタ２を通じてのキャパシタ
６からの放電（定）電流は無視される。ＰチャネルＭＯ
Ｓトランジスタ１がオフの場合、キャパシタ６への充電
電流がなくなるので、ＮチャネルＭＯＳトランジスタ２
を通じてのキャパシタ６から放電（定）電流が流れる。
【００２１】すなわち図４に示すように、クロック入力
（信号）に対し比較器７の（−）入力は、信号が
ローレベルの期間はハイレベルに固定され、信号がハ
イレベルの期間はローレベルに向かって直線的に低下
（キャパシタ６が放電）する。
（信号）に対し比較器７の（−）入力は、信号が
ローレベルの期間はハイレベルに固定され、信号がハ
イレベルの期間はローレベルに向かって直線的に低下
（キャパシタ６が放電）する。
【００２２】一方、比較器７の（＋）端子には、基準電
圧源８の出力（基準レベル）が加えられているので、
クロック断でキャパシタ６が放電して、比較器７の
（−）端子に加わる入力（キャパシタ６の端子間電
圧）が基準レベルにクロスすると、図２，３に示すよ
うにクロック断検出出力が得られる。
圧源８の出力（基準レベル）が加えられているので、
クロック断でキャパシタ６が放電して、比較器７の
（−）端子に加わる入力（キャパシタ６の端子間電
圧）が基準レベルにクロスすると、図２，３に示すよ
うにクロック断検出出力が得られる。
【００２３】図６に示す場合、例えばクロック入力の
クロック周波数が正常な範囲で低く（周期が長く）なっ
た際に、波形が基準レベルにクロスすると、比較器
７の（クロック断）検出出力に正パルスが出現する可
能性があり、クロック断の誤検出となる可能性があった
が、図１に示す本発明の実施例の場合は、図２〜４に示
すように、クロック入力に比べ、信号のクロック
（状）波形が例えば１／２の周期を持っているので、キ
ャパシタ６の放電時間が例えば１／２となり、キャパシ
タ６の放電電流が多くても、正常なクロックに対して誤
検出を行う可能性が少ない。従って、キャパシタ６の放
電電流を増加させることにより、クロック断発生からク
ロック断検出までの時間を短くすることもできる。
クロック周波数が正常な範囲で低く（周期が長く）なっ
た際に、波形が基準レベルにクロスすると、比較器
７の（クロック断）検出出力に正パルスが出現する可
能性があり、クロック断の誤検出となる可能性があった
が、図１に示す本発明の実施例の場合は、図２〜４に示
すように、クロック入力に比べ、信号のクロック
（状）波形が例えば１／２の周期を持っているので、キ
ャパシタ６の放電時間が例えば１／２となり、キャパシ
タ６の放電電流が多くても、正常なクロックに対して誤
検出を行う可能性が少ない。従って、キャパシタ６の放
電電流を増加させることにより、クロック断発生からク
ロック断検出までの時間を短くすることもできる。
【００２４】尚、図１の回路の構成トランジスタ，電源
電圧，基準電圧などの極性を変えて使用することもでき
ることは明白である。
電圧，基準電圧などの極性を変えて使用することもでき
ることは明白である。
【００２５】
【発明の効果】以上説明したように本発明は、Ｐチャネ
ルＭＯＳトランジスタに加えるクロック信号波形を、遅
延回路とエクスクルーシブＯＲ回路を用いて修正するこ
とにより、クロック断後、クロック入力がハイレベルに
保持されてもローレベルに保持されても、コンパクトな
回路で確実にクロック断が検出できる効果がある。
ルＭＯＳトランジスタに加えるクロック信号波形を、遅
延回路とエクスクルーシブＯＲ回路を用いて修正するこ
とにより、クロック断後、クロック入力がハイレベルに
保持されてもローレベルに保持されても、コンパクトな
回路で確実にクロック断が検出できる効果がある。
【図１】本発明の実施例の回路図である。
【図２】本発明の実施例のクロック入力がハイレベルで
停止する場合の波形図である。
停止する場合の波形図である。
【図３】本発明の実施例のクロック入力がローレベルで
停止する場合の波形図である。
停止する場合の波形図である。
【図４】本発明の実施例のクロックが正常である場合の
波形図である。
波形図である。
【図５】従来のクロック断検出回路の一例の回路図であ
る。
る。
【図６】従来のクロック断検出回路の一例のクロック入
力が正常である場合の波形図である。
力が正常である場合の波形図である。
【図７】従来のクロック断検出回路の一例のクロック入
力がハイレベルで停止する場合の波形図である。
力がハイレベルで停止する場合の波形図である。
【図８】従来のクロック断検出回路の一例のクロック入
力がローレベルで停止する場合の波形図である。
力がローレベルで停止する場合の波形図である。
【図９】従来のクロック断検出回路の一例の修正例のブ
ロック図である。
ロック図である。
１ ＰチャネルＭＯＳトランジスタ ２ ＮチャネルＭＯＳトランジスタ ３ 遅延回路 ４，８ 基準電圧 ５ 電源電圧 ６ キャパシタ ７ 比較器 ９ エクスクルーシブＯＲ回路
Claims (4)
- 【請求項１】 クロック入力を遅延するクロック遅延手
段と、前記クロック遅延手段の入力信号と出力信号との
排他的論理和をとる排他的論理和手段と、前記排他的論
理和手段の出力パルス信号の極性に応じてキャパシタを
電源電圧まで急速に充電するキャパシタ充電手段と、前
記キャパシタ充電手段と相補的に動作し前記キャパシタ
を定電流で放電するキャパシタ放電手段と、前記キャパ
シタの端子電圧を第一の基準電圧と比較し前記キャパシ
タ放電手段の動作時に前記キャパシタの端子電圧が前記
第一の基準電圧と交差したタイミングでクロック断を検
出するクロック断検出手段とを含むことを特徴とするク
ロック断検出回路。 - 【請求項２】 前記キャパシタ充電手段がＰチャネルＭ
ＯＳトランジスタで構成され、前記キャパシタ放電手段
がＮチャネルＭＯＳトランジスタを含む定電流回路で構
成され、前記電源電圧が正の電圧であることを特徴とす
る請求項１記載のクロック断検出回路。 - 【請求項３】 前記キャパシタ充電手段がＮチャネルＭ
ＯＳトランジスタで構成され、前記キャパシタ放電手段
がＰチャネルＭＯＳトランジスタを含む定電流回路で構
成され、前記電源電圧が負の電圧であることを特徴とす
る請求項１記載のクロック断検出回路。 - 【請求項４】 前記クロック遅延手段の遅延量を前記ク
ロック入力の繰り返し周期の１／４に選ぶことを特徴と
する請求項１，２あるいは３記載のクロック断検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8333238A JPH10173637A (ja) | 1996-12-13 | 1996-12-13 | クロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8333238A JPH10173637A (ja) | 1996-12-13 | 1996-12-13 | クロック断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173637A true JPH10173637A (ja) | 1998-06-26 |
Family
ID=18263876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8333238A Withdrawn JPH10173637A (ja) | 1996-12-13 | 1996-12-13 | クロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104009737A (zh) * | 2013-02-25 | 2014-08-27 | 精工电子有限公司 | 振荡停止检测电路以及电子设备 |
-
1996
- 1996-12-13 JP JP8333238A patent/JPH10173637A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104009737A (zh) * | 2013-02-25 | 2014-08-27 | 精工电子有限公司 | 振荡停止检测电路以及电子设备 |
| KR20140106404A (ko) * | 2013-02-25 | 2014-09-03 | 세이코 인스트루 가부시키가이샤 | 발진 정지 검출 회로 및 전자 기기 |
| JP2014165670A (ja) * | 2013-02-25 | 2014-09-08 | Seiko Instruments Inc | 発振停止検出回路及び電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6501248B2 (en) | Charge/discharge protection apparatus having a charge-state overcurrent detector, and battery pack including the same | |
| US6281710B1 (en) | Selective latch for a domino logic gate | |
| US20060152266A1 (en) | Duty cycle detector with first, second, and third values | |
| US7034581B2 (en) | Voltage detecting circuit | |
| WO2005119919A2 (en) | Tri-value decoder circuit and method | |
| US20040130355A1 (en) | High-voltage detecting circuit | |
| US7724047B2 (en) | Semiconductor integrated circuit driving external FET and power supply incorporating the same | |
| US20100176864A1 (en) | Level shifter circuit | |
| JPH07135452A (ja) | 電流比較器 | |
| JPH10173637A (ja) | クロック断検出回路 | |
| US7212034B2 (en) | Current mode signaling in electronic data processing circuit | |
| US20120112813A1 (en) | Latch Circuits with Synchronous Data Loading and Self-Timed Asynchronous Data Capture | |
| JP2003124811A (ja) | クランプ回路 | |
| US6377080B1 (en) | Dynamic logic circuit | |
| US4436436A (en) | Detection circuit for an electronic timepiece | |
| US6392855B1 (en) | Floating body charge monitor circuit for partially depleted SOI CMOS technology | |
| JP2540765B2 (ja) | 誤動作防止テスト回路 | |
| US11558046B2 (en) | Resistor-capacitor (RC) delay circuit with a precharge mode | |
| JP2958724B2 (ja) | クロック断検出回路 | |
| KR100290892B1 (ko) | 씨모스전압레벨쉬프트회로 | |
| JP2004317414A (ja) | 電源検出回路 | |
| JP4007250B2 (ja) | パワーオンリセット回路装置 | |
| JPH05146049A (ja) | 負荷状態検出回路 | |
| JPH0955769A (ja) | クロック断検出回路 | |
| JPH11353899A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |