KR20140106404A - 발진 정지 검출 회로 및 전자 기기 - Google Patents
발진 정지 검출 회로 및 전자 기기 Download PDFInfo
- Publication number
- KR20140106404A KR20140106404A KR1020140018288A KR20140018288A KR20140106404A KR 20140106404 A KR20140106404 A KR 20140106404A KR 1020140018288 A KR1020140018288 A KR 1020140018288A KR 20140018288 A KR20140018288 A KR 20140018288A KR 20140106404 A KR20140106404 A KR 20140106404A
- Authority
- KR
- South Korea
- Prior art keywords
- terminal
- oscillation
- circuit
- capacitor
- stop detection
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/19—Monitoring patterns of pulse trains
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
Abstract
[과제] 입력 신호가 High, Lo 어느 쪽의 신호에서 정지되어도 발진 정지를 검출할 수 있고, 발진 정지 검출 시간을 정확히 측정하는 것이 가능하고, 소비 전류가 적은 발진 정지 검출 회로를 제공한다.
[해결 수단] 입력 단자로부터 입력되는 발진 신호에 동기하여 1 쇼트 펄스를 출력하는 펄스 생성 회로와, 일방의 단자가 제 1 전원 단자에 접속되고, 타방의 단자가 출력 단자에 접속된 용량과, 상기 제 1 전원 단자와 용량의 타방의 단자에 접속된 정전류 회로와, 펄스 생성 회로의 출력 단자와 용량의 타방의 단자 사이에 접속되고 1 쇼트 펄스에 의해 용량의 타방의 단자를 제 2 전원 단자에 접속시키는 스위치 회로를 구비하였다.
[해결 수단] 입력 단자로부터 입력되는 발진 신호에 동기하여 1 쇼트 펄스를 출력하는 펄스 생성 회로와, 일방의 단자가 제 1 전원 단자에 접속되고, 타방의 단자가 출력 단자에 접속된 용량과, 상기 제 1 전원 단자와 용량의 타방의 단자에 접속된 정전류 회로와, 펄스 생성 회로의 출력 단자와 용량의 타방의 단자 사이에 접속되고 1 쇼트 펄스에 의해 용량의 타방의 단자를 제 2 전원 단자에 접속시키는 스위치 회로를 구비하였다.
Description
본 발명은, 발진 회로를 내장한 전자 기기에 있어서, 발진 회로의 발진이 정지된 상태를 검출하는 발진 정지 검출 회로에 관한 것이다.
발진 회로를 내장한 전자 기기에는, 발진 회로가 정상적으로 발진하고 있는지 판정하는 발진 정지 검출 회로가 형성되어 있는 경우가 있으며, 발진이 정지된 경우에는, 즉시 발진 회로를 재개, 또는 시스템을 리셋시키고 있다.
도 4 에, 종래의 발진 정지 검출 회로의 회로도를 나타낸다. 종래의 발진 정지 검출 회로는, 인버터 (10, 11, 12) 와, NMOS 트랜지스터 (20) 와, PMOS 트랜지스터 (30) 와, 용량 (40) 과, 정 (正) 의 전원 단자 (1) 와, 입력 단자 (3) 와, 정전압 단자 (4) 와, 출력 단자 (7) 로 구성되어 있다. 인버터 (10) 의 출력을 노드 (B), 인버터 (12) 의 입력을 노드 (C) 로 한다.
도 5 는 종래의 발진 정지 검출 회로의 동작을 나타내는 타이밍 차트이다. 입력 단자 (3) 에는 발진 신호 (IN) 가 입력되고, 노드 (B) 에는 인버터 (10) 를 통하여 발진 신호 (IN) 와 역상의 신호가 출력된다. 발진 신호 (IN) 가 Lo 일 때, 노드 (B) 는 High 가 되어 NMOS 트랜지스터 (20) 를 온시키고 용량 (40) 의 전하를 충전하여 노드 (C) 를 Lo 로 만든다. 정전압 단자 (4) 에는 정전압 (Vref) 이 입력되고, 발진 신호 (IN) 가 High 일 때, 노드 (B) 는 Lo 가 되어 NMOS 트랜지스터 (20) 를 오프시키고 용량 (40) 의 전하를 방전하여 노드 (C) 의 전압을 상승시킨다. 발진 신호 (IN) 가 High, Lo 의 진폭을 갖는 경우, 노드 (C) 는 용량 (40) 의 충전 방전을 반복하고, 인버터 (12) 를 통하여 출력 단자 (7) 의 신호 (STOPX) 에 High 의 신호를 출력시킨다. 발진 신호 (IN) 의 발진이 정지되고 Lo 의 신호가 되면 노드 (C) 전압은 계속 상승하고, 인버터 (12) 의 반전 레벨을 초과하면 인버터 (12) 의 출력이 반전되고 출력 단자 (7) 로부터 Lo 의 신호가 출력된다. 이렇게 하여, 발진 신호 (IN) 의 발진이 정지된 것을 검출할 수 있다 (예를 들어, 특허문헌 1 참조).
그러나 종래의 발진 정지 검출 회로에서는, 발진 회로의 원진 (源振) 을 분주 회로 등으로 분주한 신호를 입력 단자 (3) 에 입력하는 경우에는, 발진 회로의 원진이 정지되었을 때에 입력 단자 (3) 가 High, Low 의 어느 쪽에서 정지되는지 알 수 없고, 발진 정지를 검출할 수 없다는 과제가 있었다. 또, 발진 회로가 정지되고 나서 출력 단자 (7) 에 신호가 출력될 때까지의 발진 정지 검출 시간을 정확히 측정하는 것도 곤란하였다. 또한, 입력 단자 (3) 가 Lo 일 때, PMOS 트랜지스터 (30) 로부터 NMOS 트랜지스터 (20), 인버터 (11) 의 NMOS 트랜지스터로 전류가 흘러 소비 전류가 크다는 과제도 있었다.
본 발명은, 이상과 같은 과제를 해결하기 위하여 고안된 것으로, 입력 단자가 High, Lo 어느 쪽의 신호여도 발진 정지를 검출할 수 있고, 발진 정지 검출 시간을 정확히 측정하는 것이 가능하고, 소비 전류를 적게 하는 기술을 실현하는 것이다.
종래의 과제를 해결하기 위하여, 본 발명의 발진 정지 검출 회로는 이하와 같은 구성으로 하였다.
입력 단자로부터 입력되는 발진 신호에 동기하여 1 쇼트 펄스를 출력하는 펄스 생성 회로와, 일방의 단자가 제 1 전원 단자에 접속되고, 타방의 단자가 출력 단자에 접속된 용량과, 상기 제 1 전원 단자와 용량의 타방의 단자에 접속된 정전류 회로와, 펄스 생성 회로의 출력 단자와 용량의 타방의 단자 사이에 접속되고 1 쇼트 펄스에 의해 용량의 타방의 단자를 제 2 전원 단자에 접속시키는 스위치 회로를 구비하였다.
본 발명에 의해, High, Lo 어느 쪽의 신호에서 입력 신호가 정지되어도 발진 정지를 검출할 수 있고, 발진 정지 검출 시간을 정확히 측정하는 것이 가능하고, 소비 전류를 줄일 수 있다.
도 1 은 제 1 실시형태의 발진 정지 검출 회로의 회로도.
도 2 는 제 1 실시형태의 동작을 설명하는 타이밍 차트.
도 3 은 제 2 실시형태의 발진 정지 검출 회로의 회로도.
도 4 는 종래의 발진 정지 검출 회로의 회로도.
도 5 는 종래의 발진 정지 검출 회로의 동작을 설명하는 타이밍 차트.
도 2 는 제 1 실시형태의 동작을 설명하는 타이밍 차트.
도 3 은 제 2 실시형태의 발진 정지 검출 회로의 회로도.
도 4 는 종래의 발진 정지 검출 회로의 회로도.
도 5 는 종래의 발진 정지 검출 회로의 동작을 설명하는 타이밍 차트.
이하, 본 실시형태에 대하여 도면을 참조하여 설명한다.
실시예
<제 1 실시형태>
도 1 은, 제 1 실시형태의 발진 정지 검출 회로를 나타내는 회로도이다. 제 1 실시형태의 발진 정지 검출 회로는, 펄스 생성 회로 (50) 와, 인버터 (11, 12) 와, NMOS 트랜지스터 (20, 21) 와, PMOS 트랜지스터 (30, 31) 와, 용량 (40) 과, 정의 전원 단자 (1) 와, 부 (負) 의 전원 단자 (2) 와, 입력 단자 (3) 와, 정전압 단자 (4) 와, 테스트 단자 (5, 6) 와, 출력 단자 (7) 로 구성되어 있다. 펄스 생성 회로 (50) 는, 인버터 (13) 와, NOR 회로 (14) 와, 용량 (41) 으로 구성되어 있다. 인버터 (13) 의 출력을 노드 (A), NOR 회로 (14) 의 출력을 노드 (B), 인버터 (12) 의 입력을 노드 (C) 로 한다.
인버터 (13) 는, 입력은 입력 단자 (3) 에 접속되고, 출력은 NOR 회로 (14) 의 제 1 입력과 용량 (41) 의 일방의 단자에 접속된다. 용량 (41) 의 타방의 단자는 정의 전원 단자 (1) 에 접속된다. NOR 회로 (14) 는, 제 2 입력은 입력 단자 (3) 에 접속되고, 출력은 인버터 (11) 의 입력 및 NMOS 트랜지스터 (20) 의 게이트에 접속된다. NMOS 트랜지스터 (20) 는, 소스는 인버터 (11) 의 출력에 접속되고, 드레인은 인버터 (12) 의 입력에 접속된다. PMOS 트랜지스터 (30) 는, 게이트는 정전압 단자 (4) 에 접속되고, 소스는 PMOS 트랜지스터 (31) 의 드레인에 접속되고, 드레인은 인버터 (12) 의 입력에 접속된다. PMOS 트랜지스터 (31) 는, 게이트는 테스트 단자 (5) 에 접속되고, 소스는 정의 전원 단자 (1) 에 접속된다. NMOS 트랜지스터 (21) 는, 게이트는 테스트 단자 (6) 에 접속되고, 드레인은 인버터 (12) 의 입력 및 용량 (40) 의 일방의 단자에 접속되고, 소스는 부의 전원 단자 (2) 에 접속된다. 용량 (40) 의 타방의 단자는 정의 전원 단자 (1) 에 접속된다. 인버터 (12) 의 출력은 출력 단자 (7) 에 접속된다.
제 1 실시형태의 발진 정지 검출 회로의 동작에 대하여 설명한다. 입력 단자 (3) 는 발진 신호 (IN) 가 입력되고, 출력 단자 (7) 는 신호 (STOPX) 가 출력된다. 정전압 단자 (4) 에는 전압 (Vref) 이 입력되고, 테스트 단자 (5, 6) 에는 동일하게 신호 (TEST) 가 입력된다. 도 2 는 제 1 실시형태의 발진 정지 검출 회로의 동작을 설명하는 타이밍 차트이다. 시간 (T1) 에서 발진 신호 (IN) 가 High 가 되면, 용량 (41) 에 의해 지연이 발생하고 지연 시간이 경과한 시간 (T2) 에서 노드 (A) 가 Lo 가 된다. 시간 (T3) 에서 발진 신호 (IN) 가 Lo 가 되면, 용량 (41) 에 의해 지연이 발생하고 지연 시간이 경과한 시간 (T4) 에서 노드 (A) 가 High 가 된다. 발진 신호 (IN) 와 노드 (A) 가 모두 Lo 인 시간 (T3) 내지 시간 (T4) 만 노드 (B) 가 High 가 되고 1 쇼트의 펄스가 생성된다. 노드 (B) 가 High 일 때 NMOS 트랜지스터 (20) 가 온되어 용량 (40) 이 충전되고, 노드 (C) 는 부의 전원 단자 (2) 의 전압 (VSS) 까지 충전된다. 신호 (TEST) 는 Lo 가 되어 있고, 노드 (B) 가 Lo 가 되면, 정전압 (Vref) 과 PMOS 트랜지스터 (30) 에 의해 발생되는 정전류로 용량 (41) 의 전하가 방전된다. 이렇게 하여, 발진 신호 (IN) 가 High, Low 의 신호를 반복함으로써, 용량 (40) 의 충방전이 반복되어 노드 (C) 는 인버터 (12) 의 반전 레벨을 초과하지 않고, 신호 (STOPX) 로부터 High 가 출력된다.
시간 (T5) 에서 발진 신호 (IN) 가 Lo 에서 정지되면 용량 (41) 에 의한 지연 시간 (T6) 까지는 노드 (C) 를 충전한다. 그러나, 그 후 노드 (B) 가 High 가 되지 않기 때문에, PMOS 트랜지스터 (30) 로부터의 정전류에 의해 용량 (41) 의 전하가 계속 방전되고, 노드 (C) 의 전압은 인버터 (12) 의 임계값 전압에 도달하고 시간 (T7) 에서 신호 (STOPX) 가 Lo 가 된다. 이렇게 하여, 발진 신호 (IN) 의 발진이 정지된 것을 검출할 수 있다. 발진 신호 (IN) 가 High 에서 정지되면 용량 (41) 에 의한 지연 후 노드 (A) 가 Lo 인 상태가 되고, 노드 (B) 도 Lo 인 상태가 된다. 그 후 노드 (B) 는 High 가 되지 않기 때문에, PMOS 트랜지스터 (30) 로부터의 정전류에 의해 용량 (41) 의 전하가 계속 방전되고, 노드 (C) 의 전압은 인버터 (12) 의 임계값 전압에 도달하고 STOPX 가 Lo 가 된다. 이렇게 하여, 발진 신호 (IN) 가 High 에서 정지되어도 발진이 정지된 것을 검출할 수 있다. 또, 발진 신호 (IN) 가 High, Lo 어느 쪽의 상태에서 정지되어도 반드시 정지 상태를 검출할 수 있으므로, 어느 쪽의 경우여도 발진 정지 검출 시간을 측정할 수 있다.
발진 신호 (IN) 의 발진이 정지된 상태에서, 신호 (TEST) 가 High 가 되면 노드 (C) 가 강제적으로 Lo 가 되고 STOPX 가 High 가 된다. 이 상태로부터 신호 (TEST) 를 Lo 로 하면, PMOS 트랜지스터 (30) 에 의해 정전류 방전이 개시되어 도 2 의 시간 (T6 내지 T7) 과 동일한 동작이 되고, 발진 정지 검출 시간을 측정하는 것이 가능해진다. 이 경우에는 발진의 원진이 정지되고 나서 분주단 (分周段) 을 개재하여 IN 이 정지될 때까지의 기간이 없기 때문에, 보다 정확히 측정하는 것이 가능하다.
시간 (T3) 내지 시간 (T4) 의 노드 (C) 의 충전 기간 중에는 PMOS 트랜지스터 (30) 에 의한 방전도 있기 때문에, 정의 전원 단자 (1) 로부터 PMOS 트랜지스터 (31), PMOS 트랜지스터 (30), NMOS 트랜지스터 (20), 인버터 (11) 의 NMOS 트랜지스터, 부의 전원 단자 (2) 의 경로에서 전류가 소비되지만, 종래 기술과 비교하여 충전 기간이 짧아져 있으므로, 소비 전류 삭감이 가능해진다.
또한, 발진 정지를 검출하기 위하여 펄스 생성 회로를 사용하여 설명하였지만, 이 구성에 구애되지 않고 발진의 원진이 High 또는 Low 의 어느 쪽에서 정지되어도 발진 정지를 검출할 수 있는 구성이면 어떠한 구성이어도 된다.
이상에 의해 제 1 실시형태의 발진 정지 검출 회로는, 발진 신호가 High, Lo 어느 쪽에서 정지되어도 발진 정지를 검출할 수 있고 발진 정지 검출 시간을 측정할 수 있다. 또, 용량 (40) 에 대한 충전 기간이 짧기 때문에 소비 전류를 삭감할 수 있다.
<제 2 실시형태>
도 3 은, 제 2 실시형태의 발진 정지 검출 회로를 나타내는 회로도이다. 제 1 실시형태와의 차이는 OR 회로 (15) 를 추가한 점이다. OR 회로 (15) 는, 제 1 입력은 테스트 단자 (5) 에 접속되고, 제 2 입력은 NOR 회로 (14) 의 출력에 접속되고, 출력은 PMOS 트랜지스터 (31) 의 게이트에 접속된다. 그 외에는 제 1 실시형태와 동일하다.
제 2 실시형태의 발진 정지 검출 회로의 동작에 대하여 설명한다. 제 2 실시형태의 발진 정지 검출 회로의 타이밍 차트는, 도 2 의 제 1 실시형태의 발진 정지 검출 회로와 타이밍 차트는 동일하다. 시간 (T3) 일 때, 노드 (B) 가 High 가 되면 NMOS 트랜지스터 (20) 가 온되고 용량 (40) 의 충전이 개시된다. 또, OR 회로 (15) 의 출력이 High 가 되어 PMOS 트랜지스터 (31) 를 오프시킨다. 이렇게 하여, 시간 (T4) 까지 PMOS 트랜지스터 (31) 는 오프되고, 용량 (40) 의 충전 기간 중, 정의 전원 단자 (1) 로부터 전류가 흐르는 것을 방지하여 소비 전류를 삭감할 수 있다. 이 밖의 동작에 대해서는 제 1 실시형태와 동일하다.
또한, 발진 정지를 검출하기 위하여 펄스 생성 회로를 사용하여 설명하였지만, 이 구성에 구애되지 않고 발진의 원진이 High 또는 Low 의 어느 쪽에서 정지되어도 발진 정지를 검출할 수 있는 구성이면 어떠한 구성이어도 된다. 또, 소비 전류를 삭감하기 위하여 OR 회로 (15) 와 PMOS 트랜지스터 (31) 를 사용하여 설명하였지만, 소비 전류를 삭감할 수 있는 구성이면 이 구성에 한정되지 않고 어떠한 구성이어도 된다.
이상 설명한 바와 같이, 제 2 실시형태의 발진 정지 검출 회로는, 발진 신호가 High, Lo 어느 쪽에서 정지되어도 발진 정지를 검출할 수 있고 발진 정지 검출 시간을 측정할 수 있다. 또, 용량 (40) 의 충전 기간 중, 정의 전원 단자 (1) 로부터 전류가 흐르는 것을 방지하여 소비 전류를 삭감할 수 있다.
또한, 본 발명의 발진 정지 검출 회로는, 예를 들어 저소비 전류화가 요구되는 전자 시계와 같은 발진 회로를 내장한 전자 기기에 사용된다. 발진 정지 검출 회로는, 소비 전류가 적고, 또한 발진 회로의 발진 정지를 정확히 검출할 수 있으므로, 전자 기기는 저소비 전류, 또한 안정 동작할 수 있다.
11, 12, 13 : 인버터 회로
14 : NOR 회로
15 : OR 회로
50 : 펄스 생성 회로
14 : NOR 회로
15 : OR 회로
50 : 펄스 생성 회로
Claims (3)
- 입력 단자로부터 입력되는 발진 신호에 동기하여 1 쇼트 펄스를 출력하는 펄스 생성 회로와,
일방의 단자가 제 1 전원 단자에 접속되고, 타방의 단자가 출력 단자에 접속된 용량과,
상기 제 1 전원 단자와 상기 용량의 타방의 단자에 접속된 정전류 회로와,
상기 펄스 생성 회로의 출력 단자와 상기 용량의 타방의 단자 사이에 접속되고, 상기 1 쇼트 펄스에 의해 상기 용량의 타방의 단자를 제 2 전원 단자에 접속시키는 제 1 스위치 회로를 구비하는 것을 특징으로 하는 발진 정지 검출 회로. - 제 1 항에 있어서,
상기 제 1 전원 단자와 상기 정전류 회로 사이에 제 2 스위치 회로를 구비하고,
상기 제 1 스위치 회로가 온되어 있을 때에는, 상기 제 2 스위치 회로는 오프되는 것을 특징으로 하는 발진 정지 검출 회로. - 발진 회로와,
상기 발진 회로가 출력하는 발진 신호의 발진 정지를 검출하는 제 1 항에 기재된 발진 정지 검출 회로를 구비하는 것을 특징으로 하는 전자 기기.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2013-035061 | 2013-02-25 | ||
| JP2013035061A JP6163319B2 (ja) | 2013-02-25 | 2013-02-25 | 発振停止検出回路及び電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140106404A true KR20140106404A (ko) | 2014-09-03 |
| KR102076952B1 KR102076952B1 (ko) | 2020-02-13 |
Family
ID=51370254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140018288A KR102076952B1 (ko) | 2013-02-25 | 2014-02-18 | 발진 정지 검출 회로 및 전자 기기 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9106215B2 (ko) |
| JP (1) | JP6163319B2 (ko) |
| KR (1) | KR102076952B1 (ko) |
| CN (1) | CN104009737B (ko) |
| TW (1) | TWI608703B (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10173637A (ja) * | 1996-12-13 | 1998-06-26 | Nec Eng Ltd | クロック断検出回路 |
| JP2003188717A (ja) * | 2001-12-17 | 2003-07-04 | Citizen Watch Co Ltd | 発振停止検出回路およびこれを用いた電子時計 |
| JP2005252873A (ja) | 2004-03-05 | 2005-09-15 | Citizen Watch Co Ltd | 発振停止検出システムおよび電子機器 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793725A (en) * | 1980-12-03 | 1982-06-10 | Seiko Epson Corp | Oscillation stop detect circuit |
| JPH0443436A (ja) * | 1990-06-08 | 1992-02-13 | Fujitsu Ltd | マイクロプロセッサを有する装置 |
| JP2658592B2 (ja) * | 1991-01-30 | 1997-09-30 | 日本電気株式会社 | 発振停止検出回路 |
| JPH09319456A (ja) * | 1996-06-03 | 1997-12-12 | Mitsubishi Electric Corp | 発振停止検出装置 |
| US6078193A (en) * | 1998-04-06 | 2000-06-20 | Graychip, Inc. | Apparatus and method for providing a static mode for dynamic logic circuits |
| JP3567747B2 (ja) * | 1998-07-31 | 2004-09-22 | 富士通株式会社 | 電圧制御発振器及び周波数−電圧変換器 |
| JP2000122749A (ja) * | 1998-10-20 | 2000-04-28 | Mitsubishi Electric Corp | 発振停止検出装置 |
| JP3613095B2 (ja) * | 1999-10-29 | 2005-01-26 | ヤマハ株式会社 | 電源制御装置 |
| US6388479B1 (en) * | 2000-03-22 | 2002-05-14 | Cypress Semiconductor Corp. | Oscillator based power-on-reset circuit |
| US6668334B1 (en) * | 2000-06-27 | 2003-12-23 | Lucent Technologies Inc. | Apparatus for detecting clock failure within a fixed number of cycles of the clock |
| JP2002043906A (ja) * | 2000-07-24 | 2002-02-08 | Oki Electric Ind Co Ltd | 発振停止検出回路 |
| JP3489560B2 (ja) * | 2000-11-10 | 2004-01-19 | 日本電気株式会社 | クロック断検出回路 |
| JP2003264453A (ja) * | 2002-03-12 | 2003-09-19 | Citizen Watch Co Ltd | クロック異常検出回路 |
| US7151419B2 (en) * | 2004-03-05 | 2006-12-19 | Citizen Watch Co., Ltd. | Oscillation-stop detection circuit, oscillation-stop detection system, electronic device, and oscillation-stop detection method |
| US7667534B2 (en) * | 2007-03-15 | 2010-02-23 | Fairchild Semiconductor Corporation | Control interface and protocol |
| JP5679681B2 (ja) * | 2009-03-25 | 2015-03-04 | ローム株式会社 | 発振回路およびスイッチング電源 |
| JP2012160775A (ja) * | 2011-01-28 | 2012-08-23 | Seiko Epson Corp | 発振停止検出回路、半導体装置、時計および電子機器 |
-
2013
- 2013-02-25 JP JP2013035061A patent/JP6163319B2/ja active Active
-
2014
- 2014-02-06 TW TW103103928A patent/TWI608703B/zh active
- 2014-02-18 KR KR1020140018288A patent/KR102076952B1/ko active IP Right Grant
- 2014-02-24 US US14/188,379 patent/US9106215B2/en not_active Expired - Fee Related
- 2014-02-24 CN CN201410061340.5A patent/CN104009737B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10173637A (ja) * | 1996-12-13 | 1998-06-26 | Nec Eng Ltd | クロック断検出回路 |
| JP2003188717A (ja) * | 2001-12-17 | 2003-07-04 | Citizen Watch Co Ltd | 発振停止検出回路およびこれを用いた電子時計 |
| JP2005252873A (ja) | 2004-03-05 | 2005-09-15 | Citizen Watch Co Ltd | 発振停止検出システムおよび電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014165670A (ja) | 2014-09-08 |
| US20140240054A1 (en) | 2014-08-28 |
| KR102076952B1 (ko) | 2020-02-13 |
| CN104009737A (zh) | 2014-08-27 |
| TWI608703B (zh) | 2017-12-11 |
| US9106215B2 (en) | 2015-08-11 |
| TW201503594A (zh) | 2015-01-16 |
| CN104009737B (zh) | 2018-02-09 |
| JP6163319B2 (ja) | 2017-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100218040B1 (ko) | 반도체장치 및 비교회로 | |
| US20050248381A1 (en) | Level shift circuit | |
| KR20100083737A (ko) | 전압 검출 회로 | |
| US6388479B1 (en) | Oscillator based power-on-reset circuit | |
| KR100234713B1 (ko) | 반도체 메모리 소자의 기판 전압 발생 회로 | |
| US9461632B2 (en) | Oscillator circuit | |
| JP2002091604A (ja) | クロック発生回路 | |
| JP2002043906A (ja) | 発振停止検出回路 | |
| US8018240B2 (en) | Apparatus, circuit and method of monitoring leakage current characteristics | |
| CN103368500A (zh) | 用于生成时钟信号的振荡器电路 | |
| KR102076952B1 (ko) | 발진 정지 검출 회로 및 전자 기기 | |
| KR20200034604A (ko) | 정전류 회로 | |
| US6911873B2 (en) | Detection circuit and method for an oscillator | |
| US8981734B2 (en) | Power source generation circuit and integrated circuit | |
| JP2010093562A (ja) | 電源検出回路 | |
| US20150168460A1 (en) | Apparatus for detecting clock signal and system for detecting clock signal using the same | |
| KR20160025520A (ko) | 지연 회로, 발진 회로 및 반도체 장치 | |
| KR101719098B1 (ko) | 펄스 폭 측정을 위한 회로 및 방법 | |
| CN110830035B (zh) | 一种锁相环及其锁定检测方法和电路 | |
| JP5347460B2 (ja) | 二次電池保護用集積回路装置及び二次電池保護用集積回路装置の検査方法 | |
| CN112285602B (zh) | 漏电流检测电路、漏电流处理电路及处理器系统 | |
| CN110943496B (zh) | 一种充放电电路及振荡器 | |
| CN110943497B (zh) | 一种充放电电路及振荡器 | |
| JP2008047990A (ja) | 短時間信号検出回路 | |
| US8742847B1 (en) | Amplifier and dynamic-bias generation device and dynamic-bias method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |