KR20100083737A

KR20100083737A - 전압 검출 회로

Info

Publication number: KR20100083737A
Application number: KR1020100003147A
Authority: KR
Inventors: 마사카즈 스기우라; 아츠시 이가라시; 난 가와시마
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2009-01-13
Filing date: 2010-01-13
Publication date: 2010-07-22
Also published as: US20100176874A1; CN101865941A; TW201040545A; JP2010166110A

Abstract

본 발명은 작은 회로 규모의 전압 검출 회로를 제공한다.
PMOS 트랜지스터(11)는 최저 동작 전압과 동일한 임계값 전압의 절대값 Vtp를 가진다. 전원 전압 VDD가 최저 동작 전압보다 높아지면, PMOS 트랜지스터(11)는 온하여 전류를 흐르게 한다. 그러면, 전류에 의거해, 용량(15)은 출력 전압 Vout를 발생한다.

Description

전압 검출 회로{VOLTAGE DETECTION CIRCUIT}

본 발명은, 회로가 동작할 수 있는 최저 동작 전압을 검출하는 전압 검출 회로에 관한 것이다.

종래의 전압 검출 회로에 대해 설명한다. 도 11은, 종래의 전압 검출 회로를 예시하는 도면이다.

여기서, 신호(10)에 의해 PMOS 트랜지스터(93)가 온하고 있어, 용량(95)은 PMOS 트랜지스터(93)에 의해 충전되어 있다.

전원 전압 VDD는, 분압 회로(91)에 의해 분압되어 분압 전압 Vfb가 된다. 콤퍼레이터(92)는 분압 전압 Vfb와 기준 전압 Vref를 비교하고 있으며, 분압 전압 Vfb가 기준 전압 Vref보다 낮으면, 즉, 전원 전압 VDD가 소정 전압보다 낮으면, 출력 신호 RST가 하이가 되고, 전압 검출 회로는 대상이 되는 대상 회로(도시하지 않음)를 리셋한다.

또, 상기와 같이 출력 신호 RST가 하이가 되면, NMOS 트랜지스터(94)가 온하고, 용량(95)은 방전하여, 출력 신호 RSTX는 로우가 되며, 전압 검출 회로는 대상이 되는 대상 회로를 리셋한다(예를 들면, 특허 문헌 1 참조).

[특허 문헌 1 : 일본국 특허공개 2007－318770호 공보(도 14)]

그러나, 종래의 기술에서는, 분압 회로(91) 및 콤퍼레이터(92)가 전원 전압 VDD를 감시하므로, 그만큼, 전압 검출 회로의 회로 규모가 크다.

본 발명은, 상기 과제를 감안하여 이루어지고, 작은 회로 규모의 전압 검출 회로를 제공한다.

본 발명은, 상기 과제를 해결하기 위해, 대상이 되는 대상 회로가 동작할 수 있는 최저 동작 전압을 검출하는 전압 검출 회로에 있어서, 상기 최저 동작 전압에 의거한 임계값 전압의 절대값을 가지며, 전원 전압이 상기 최저 동작 전압보다 높아지면 온하여 전류를 흐르게 하는 트랜지스터와, 상기 전류에 의거해, 출력 전압을 발생하는 용량을 구비하는 것을 특징으로 하는 전압 검출 회로를 제공한다.

본 발명에서는, 전원 전압의 감시에 분압 회로 및 콤퍼레이터 등의 회로가 사용되지 않고, 트랜지스터가 전원 전압을 감시하므로, 전압 검출 회로의 회로 규모가 작아진다.

도 1은 본 발명의 전압 검출 회로를 나타내는 회로도이다.
도 2는 본 발명의 전압 검출 회로의 출력 전압을 나타내는 타임 차트이다.
도 3은 본 발명의 전압 검출 회로의 출력 전압을 나타내는 타임 차트이다.
도 4는 본 발명의 전압 검출 회로를 다른 예를 나타내는 회로도이다.
도 5는 본 발명의 전압 검출 회로를 다른 예를 나타내는 회로도이다.
도 6은 본 발명의 전압 검출 회로를 다른 예를 나타내는 회로도이다.
도 7은 도 6의 전압 검출 회로의 출력 전압을 나타내는 타임 차트이다.
도 8은 도 6의 전압 검출 회로의 출력 전압을 나타내는 타임 차트이다.
도 9는 본 발명의 전압 검출 회로를 다른 예를 나타내는 회로도이다.
도 10은 본 발명의 전압 검출 회로를 다른 예를 나타내는 회로도이다.
도 11은 종래의 전압 검출 회로를 나타내는 회로도이다.

이하, 본 발명의 실시 형태를, 도면을 참조해 설명한다.

우선, 대상이 되는 대상 회로가 동작할 수 있는 최저 동작 전압을 검출하는 전압 검출 회로의 구성에 대해 설명한다. 도 1은, 본 발명의 전압 검출 회로를 예시하는 회로도이다.

전압 검출 회로는, PMOS 트랜지스터(11), 전류원(21) 및 용량(15)을 구비한다. 전류원(21)은, PMOS 트랜지스터(12)를 가진다. 또, 전압 검출 회로의 출력 단자에 입력 단자가 접속되는 대상 회로(40)는, 예를 들면, 인버터(41)를 가진다.

PMOS 트랜지스터(11)는, 게이트가 접지 단자에 접속되고, 소스가 전원 단자에 접속되며, 드레인이 PMOS 트랜지스터(12)의 소스에 접속된다. PMOS 트랜지스터(12)는, 게이트가 기준 전압 입력 단자에 접속되고, 드레인이 전압 검출 회로의 출력 단자에 접속된다. 용량(15)은, 전압 검출 회로의 출력 단자와 접지 단자의 사이에 설치된다. 인버터(41)는, 입력 단자가 전압 검출 회로의 출력 단자에 접속되고, 출력 단자가 도시하지 않는 회로에 접속된다.

전압 검출 회로는 전원 전압 VDD 및 접지 전압 VSS에 의거해 동작한다. 출력 전압 Vout는 용량(15)에 발생한다. 인버터(41)는 출력 전압 Vout에 의거해 전압 Vc를 출력한다.

PMOS 트랜지스터(12)는, 기준 전압 Vref가 게이트에 인가되며, 전류원으로서 기능한다. 또, PMOS 트랜지스터(12)는, PMOS 트랜지스터(11)의 전류를 PMOS 트랜지스터(12)의 구동 전류에 제한한다. PMOS 트랜지스터(11)는 최저 동작 전압과 동일한 임계값 전압의 절대값 Vtp를 가진다. 전원 전압 VDD가 최저 동작 전압보다 높아지면, PMOS 트랜지스터(11)는 온하여 전류를 흐르게 하고, PMOS 트랜지스터(12)(전류원(21))는 용량(15)의 충전을 행한다. 그러면, 전류에 의거해, 용량(15)은 출력 전압 Vout를 발생한다.

다음으로, 전원 전압 VDD가 가파르게 상승할 때의 전압 검출 회로의 동작에 대해 설명한다. 도 2는, 본 발명의 전압 검출 회로의 출력 전압을 예시하는 타임 차트이다.

tO≤t＜t1일 때, 전원 전압 VDD가 전혀 상승하고 있지 않기 때문에, 출력 전압 Vout 및 전압 Vc는 접지 전압 VSS가 되어 있다.

t=t1일 때(검출시), 전원 전압 VDD가 가파르게 상승한다. 그러면, PMOS 트랜지스터(11)의 게이트·소스간 전압이 PMOS 트랜지스터(11)의 임계값 전압의 절대값 Vtp보다 높아지므로, PMOS 트랜지스터(11)가 온하며, 전원 전압 VDD가 최저 동작 전압보다 높아진 것이 검출된다. 또, 이 때, 기준 전압 Vref는 안정되어 있으므로, PMOS 트랜지스터(12)도 온하고, PMOS 트랜지스터(12)는 전류원으로서 기능한다. 따라서, PMOS 트랜지스터(12)가 용량(15)의 충전을 개시한다. 그러나, 이 때, 출력 전압 Vout는 아직 접지 전압 VSS이므로, 전압 Vc는 하이가 된다.

t1＜t＜t2일 때(검출 기간), PMOS 트랜지스터(12)가 용량(15)의 충전을 행하고 있으므로, 출력 전압 Vout는 완만히 높아진다. 이 때의 출력 전압 Vout는, 인버터(41)에 있어 로우이며, 전압 검출 회로는, 이 로우 신호를 사용해, 전원 전압 VDD가 최저 동작 전압보다 높은 것을 검출하여 대상 회로(40)에 전하고 있다. 즉, 전압 검출 회로는, 대상 회로(40)를 리셋한다. 또, 출력 전압 Vout는 인버터(41)에 있어 로우이므로, 전압 Vc는 하이이며 전원 전압 VDD가 된다.

여기서의 검출 기간은, PMOS 트랜지스터(12)의 구동 능력과 용량(15)의 용량값 및 리크 전류와 인버터(41)의 반전 임계값 전압 V2에 의거해, 정해진다.

t=t2일 때, 출력 전압 Vout가 인버터(41)의 반전 임계값 전압 V2보다 높아지면, 전압 Vc는 로우가 된다. 이 때의 출력 전압 Vout는, 인버터(41)에 있어 하이이며, 전압 검출 회로는, 전원 전압 VDD가 최저 동작 전압보다 높은 것을 대상 회로(40)에 전하지 않게 되어 있다.

그 후, 전원 전압 VDD가 하강하면, 도시하지 않지만, 용량(15)의 리크 전류에 의해, 출력 전압 Vout는 디스차지(discharge)되어 접지 전압 VSS가 된다. 여기서, 전원 전압 VDD가 상승하고 나서 하강하며, 용량(15)의 리크 전류에 의한 디스차지에 필요한 디스차지 시간이 경과하고, 그 후, 전원 전압 VDD가 재차 상승하는 경우, 전압 검출 회로는 최저 동작 전압보다 전원 전압 VDD가 높은 것을 대상 회로(40)에 재차 전할 수 있다. 즉, 디스차지 시간에 의해, 전원 재투입의 가능 시기가 정해진다.

다음으로, 전원 전압 VDD가 완만하게 상승할 때의 전압 검출 회로의 동작에 대해 설명한다. 도 3은, 본 발명의 전압 검출 회로의 출력 전압을 예시하는 타임 차트이다.

t0≤t≤t1일 때의, 전원 전압 VDD가 전혀 상승하고 있지 않기 때문에, 출력 전압 Vout 및 전압 Vc는 접지 전압 VSS가 되어 있다.

t1＜t＜t2일 때, 전원 전압 VDD가 완만하게 상승한다. 이 때, 출력 전압 Vout가 로우이며, 전압 Vc은 하이이므로, 전압 Vc도 완만하게 높아진다.

t=t2일 때(검출시), 전원 전압 VDD가 높아져, PMOS 트랜지스터(11)의 게이트·소스간 전압이 PMOS 트랜지스터(11)의 임계값 전압의 절대값 Vtp보다 높아지면, PMOS 트랜지스터(11)가 온하고, 전원 전압 VDD가 최저 동작 전압보다 높아진 것이 검출된다. 또, 이 때, 기준 전압 Vref는 안정되어 있으므로, PMOS 트랜지스터(12)도 온하며, PMOS 트랜지스터(12)는 전류원으로서 기능한다. 따라서, PMOS 트랜지스터(12)가 용량(15)의 충전을 개시한다. 그러나, 이 때, 출력 전압 Vout는 아직 접지 전압 VSS이므로, 전압 Vc는 아직 하이이다.

t2＜t＜t3일 때(검출 기간), PMOS 트랜지스터(12)가 용량(15)의 충전을 행하고 있으므로, 출력 전압 Vout는 완만하게 높아진다. 이 때의 출력 전압 Vout는, 인버터(41)에 있어 로우이며, 전압 검출 회로는, 이 로우 신호를 사용해, 전원 전압 VDD가 최저 동작 전압보다 높은 것을 검출하여 대상 회로(40)에 전하고 있다. 즉, 전압 검출 회로는, 대상 회로(40)를 리셋한다. 또, 출력 전압 Vout는 인버터(41)에 있어 로우이므로, 전압 Vc는 하이이며 전원 전압 VDD에 추종한다.

t=t3일 때, 출력 전압 Vout가 인버터(41)의 반전 임계값 전압 V2보다 높아지면, 전압 Vc는 로우가 된다. 이 때의 출력 전압 Vout는, 인버터(41)에 있어 하이이고, 전압 검출 회로는, 전원 전압 VDD가 최저 동작 전압보다 높은 것을 대상 회로(40)에 전하지 않게 되어 있다.

이와 같이 하면, 전원 전압 VDD의 감시에 분압 회로 및 콤퍼레이터 등의 회로가 사용되지 않고, PMOS 트랜지스터(11)가 대상이 되는 대상 회로(40)가 동작할 수 있는 최저 동작 전압(최저 동작 전압)보다 전원 전압 VDD가 높아지는 것을 감시하므로, 전압 검출 회로의 회로 규모가 작아진다.

또, 전원 전압 VDD가 가파르게 상승해도 완만하게 상승해도, PMOS 트랜지스터(12)의 구동 능력과 용량(15)의 용량값 및 리크 전류와 인버터(41)의 반전 임계값 전압 V2에 의거한 검출 기간이 존재하므로, 전압 검출 회로는 최저 동작 전압보다 전원 전압 VDD가 높아지는 것을 감시할 수 있다.

또한, 도시하지 않지만, 전원 단자와 PMOS 트랜지스터(11)의 소스 사이에 다이오드 또는 다이오드 접속하는 MOS 트랜지스터가 설치되어도 된다. 이 때, PMOS 트랜지스터(11)와 다이오드 또는 MOS 트랜지스터의 임계값 전압의 절대값의 합계 전압이, 최저 동작 전압이 된다.

또, 도시하지 않지만, PMOS 트랜지스터(11)의 게이트와 접지 단자 사이에 다이오드 또는 다이오드 접속하는 MOS 트랜지스터가 설치되어도 된다. 이 때, PMOS 트랜지스터(11)와 다이오드 또는 MOS 트랜지스터의 임계값 전압의 절대값의 합계 전압이, 최저 동작 전압이 된다.

또, 도 4에 나타내는 바와 같이, 전압 검출 회로의 출력 단자와 접지 단자 사이에 저임피던스 소자(22)가 설치되어도 된다. 저임피던스 소자(22)는, 전류원이나 저항 등이다. 그러면, 용량(15)의 리크 전류뿐만 아니라 용량(15)의 리크 전류 및 저임피던스 소자(22)의 구동 전류에 의해, 디스차지 시간이 정해진다. 따라서, 저임피던스 소자(22)의 구동 전류만큼, 디스차지 시간이 짧아진다. 여기서, 예를 들면, 상정되는 순간적 정전이 일어나는 경우, 전압 검출 회로는 그 순간적 정전 시간보다 디스차지 시간을 짧게 할 수 있다. 그러면, 그 순간적 정전이 일어나도, 순간적 정전중에 디스차지가 완료하고 있으므로, 전압 검출 회로는 최저 동작 전압보다도 전원 전압 VDD가 높은 것을 대상 회로(40)에 재차 전할 수 있다. 또, 전원 전압 VDD가 상승하고 나서 하강하는 경우, 저임피던스 소자(22)에 의해, 출력 전압 Vout는 보다 확실히 디스차지되어 보다 확실히 접지 전압 VSS가 된다.

또, 도 5에 나타내는 바와 같이, PMOS 트랜지스터(12)와 출력 단자 사이에 저항(14)이 설치되어도 된다. 그러면, 저항(14)에 의해, 검출시에 있어서의 전원 단자와 PMOS 트랜지스터(11)와 PMOS 트랜지스터(12)와 저항(14)과 용량(15)과 접지 단자의 전류 경로에 흐르는 전류가 제한되므로, 이 전류 경로에 과전류가 흐르기 어려워진다. 또, 저항(14)이 존재하지 않으면, 기생 용량(도시하지 않음)이 전원 전압 VDD의 영향을 받는 PMOS 트랜지스터(12)의 백 게이트와 출력 전압 Vout를 출력하는 PMOS 트랜지스터(12)의 드레인 사이에 존재하므로, 전원 전압 VDD가 노이즈 등에 의해 가파르게 변동하면 기생 용량의 커플링에 따라 출력 전압 Vout도 가파르게 변동하는 일이 있지만, 저항(14)이 존재하고, 저항(14) 및 용량(15)이 로우패스 필터로서 기능하므로, 이 기생 용량을 경유해 전원 전압 VDD의 가파른 변동이 출력 전압 Vout에 대해서 영향을 미치기 어려워진다.

또, 도 6에 나타내는 바와 같이, 전압 검출 회로의 출력 단자에 인버터(16)가 설치되어도 된다. 이 인버터(16)는, 전류원(23) 및 NMOS 트랜지스터(17)를 가진다. 이 전류원(23)은, 기준 전압 Vref가 게이트에 인가되어 전류원으로서 기능하는 PMOS 트랜지스터(13)를 가진다. 이 때, 도 2의 전압 Vc는 도 7의 출력 전압 Vout2와 동일해지고, 도 7의 전압 Vc는 t=t2일 때에 하이가 된다. 또, 도 3의 전압 Vc는 도 8의 출력 전압 Vout2와 동일해지며, 도 8의 전압 Vc는 t=t3일 때에 하이가 된다. 그러면, 도 7~8의 출력 전압 Vout2에 나타내는 바와 같이, 원샷 펄스가 전압 검출 회로 내부에서 생성되므로, 전압 검출 회로의 후단의 대상 회로(40)에 대한 편리성이 높아진다. 여기서, 인버터(16)의 반전 임계값 전압 V1은 NMOS 트랜지스터(17)의 임계값 전압 Vtn이 되므로, 전원 전압 VDD가 변동해도, 인버터(16)의 반전 임계값 전압 V1은 변동하지 않는다. 따라서, 전원 전압 VDD가 변동해도, 전압 검출 회로의 검출 기간은 변동하지 않게 된다. 또한, 도 9에 나타내는 바와 같이, 전압 검출 회로의 출력 단자에 인버터(16)가 설치되어도 된다. 이 인버터(16)는, 저항(28) 및 NMOS 트랜지스터(17)를 가진다.

또, 전원 단자와 접지 단자의 사이에, 도 1에서는, PMOS 트랜지스터(11)와 전류원(21)과 용량(15)이 차례로 설치되어 있지만, 도 10에 나타내는 바와 같이, 용량(65)과 전류원(71)과 NMOS 트랜지스터(61)가 차례로 설치되어도 된다. 이 때, NMOS 트랜지스터(61)는 최저 동작 전압과 동일한 임계값 전압의 절대값 Vtn을 가진다. 전원 전압 VDD가 최저 동작 전압보다 높아지면, NMOS 트랜지스터(61)는 온하여 전류를 흐르게 한다. 그러면, 전류에 의거해, 용량(65)은 출력 전압 Vout를 발생한다.

또, 도 1에서는, 전류원(21)이 존재하지만, 도시하지 않지만, 전류원(21)은 존재하지 않아도 된다. 이 때, PMOS 트랜지스터(11)의 전류가 용량(15)을 직접 충전하므로, 그 전류 및 용량(15)의 리크 전류에 의거해, 용량(15)의 용량값이 회로 설계되며, 원하는 검출 기간이 실현된다.

11~12 : PMOS 트랜지스터 21 : 전류원
15 : 용량 40 : 대상 회로
41 : 인버터

Claims

회로가 동작할 수 있는 최저 동작 전압을 검출하는 전압 검출 회로로서,
임계값 전압의 절대값이 상기 최저 동작 전압이며, 전원 전압이 상기 최저 동작 전압보다 높아지면 온하는 트랜지스터와,
상기 트랜지스터가 온하면 전류를 흐르게 하는 제1 전류원과,
상기 제1 전류원이 흐르게 하는 전류에 의해 충전되고, 출력 단자에 출력 전압을 발생하는 용량을 구비하는 것을 특징으로 하는 전압 검출 회로.
청구항 1에 있어서,
상기 출력 단자의 방전 또는 충전을 행하는 저임피던스 소자를 구비하는 것을 특징으로 하는 전압 검출 회로.
청구항 1 또는 청구항 2에 있어서,
상기 출력 단자에 인버터를 구비하는 것을 특징으로 하는 전압 검출 회로.
청구항 3에 있어서,
상기 인버터는 제2 전류원 및 NMOS 트랜지스터를 가지는 것을 특징으로 하는 전압 검출 회로.
청구항 3에 있어서,
상기 인버터는 제2 저항 및 NMOS 트랜지스터를 가지는 것을 특징으로 하는 전압 검출 회로.
청구항 1에 있어서,
상기 트랜지스터는, 게이트가 접지 단자에 접속되고, 소스가 전원 단자에 접속되며, 드레인이 출력 단자에 설치되는 PMOS 트랜지스터인 것을 특징으로 하는 전압 검출 회로.
청구항 1에 있어서,
상기 트랜지스터는, 게이트가 접지 단자에 접속되고, 소스가 전원 단자에 다이오드 또는 다이오드 접속하는 MOS 트랜지스터를 통해 접속되며, 드레인이 출력 단자에 설치되는 PMOS 트랜지스터인 것을 특징으로 하는 전압 검출 회로.
청구항 1에 있어서,
상기 트랜지스터는, 게이트가 접지 단자에 다이오드 또는 다이오드 접속하는 MOS 트랜지스터를 통해 접속되고, 소스가 전원 단자에 접속되며, 드레인이 출력 단자에 설치되는 PMOS 트랜지스터인 것을 특징으로 하는 전압 검출 회로.
청구항 1에 있어서,
상기 트랜지스터는, 게이트가 전원 단자에 접속되고, 소스가 접지 단자에 접속되며, 드레인이 출력 단자에 설치되는 NMOS 트랜지스터인 것을 특징으로 하는 전압 검출 회로.
청구항 1에 있어서,
상기 트랜지스터는, 게이트가 전원 단자에 접속되고, 소스가 접지 단자에 다이오드 또는 다이오드 접속하는 MOS 트랜지스터를 통해 접속되며, 드레인이 출력 단자에 설치되는 NMOS 트랜지스터인 것을 특징으로 하는 전압 검출 회로.
청구항 1에 있어서,
상기 트랜지스터는, 게이트가 전원 단자에 다이오드 또는 다이오드 접속하는 MOS 트랜지스터를 통해 접속되고, 소스가 접지 단자에 접속되며, 드레인이 출력 단자에 설치되는 NMOS 트랜지스터인 것을 특징으로 하는 전압 검출 회로.
청구항 1에 있어서,
상기 트랜지스터와 출력 단자의 사이에 설치되는 제1 저항을 더 구비하는 것을 특징으로 하는 전압 검출 회로.