JP2003264453A

JP2003264453A - クロック異常検出回路

Info

Publication number: JP2003264453A
Application number: JP2002066726A
Authority: JP
Inventors: Yoichi Nagata; 洋一永田
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 2002-03-12
Filing date: 2002-03-12
Publication date: 2003-09-19

Abstract

(57)【要約】【課題】低消費電力でかつ検出時間の安定したクロッ
ク異常検出回路を提供する。【解決手段】クロック入力信号に同期して充電される
第１の容量１３と、第１の容量１３が非充電の期間に充
電される第２の容量２３と、これらの容量のうちいずれ
か一方でも放電したことを検知する判定回路とを備えて
いる。さらに第１の選択スイッチ１１と第２の選択スイ
ッチ２１により、非充電中の一方の容量へ放電回路４０
が選択的に接続する構成となっている。これにより検出
動作の低消費電力化や検出安定性の向上が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発振回路等の基準
クロック源を有する電子機器において、ある信号が所定
の周波数で正常に出力されているかどうかを判定するク
ロック異常検出回路に関するものであり、特に当該回路
の動作時の低消費電力化に関するものである。

【０００２】

【従来の技術】現在、電子時計等の電子機器では、電源
投入時の誤動作防止のため、ラッチ回路などの保持デー
タを初期化する必要がある。この初期化動作は、特に内
蔵する発振回路や分周回路が所定の周波数を出力してい
ないタイミングで行う必要があり、その状態判定のため
にクロック異常検出回路が用いられている。

【０００３】図５に従来のクロック異常検出回路の回路
を示す。従来のクロック異常検出回路は、クロック入力
信号Ｓ１を、バッファ６を介して遅延抵抗７と遅延容量
８とからなる遅延回路に入力し、さらにこの遅延回路の
出力する遅延信号とクロック入力信号Ｓ１との排他論理
和信号をエクスクルーシブオアゲート９で得ることによ
り、細いパルス波形を生成可能なように構成し、このエ
クスクルーシブオアゲート９の出力に応じてスイッチ２
を開閉することで容量３を間欠的に充電可能な構成にな
っている。この容量３の充電に要する時間、すなわちス
イッチ２が導通状態となる時間は数μ秒程度に設定され
る。さらに容量３には高抵抗または逆方向に接続したダ
イオードによる放電回路４０が常時接続している。

【０００４】従来のクロック異常検出回路では、通常時
は方形波信号が得られるクロック入力信号Ｓ１と、この
クロック入力信号Ｓ１を遅延させた遅延信号との排他論
理和である細いパルス信号を用い、クロック入力信号Ｓ
１の立上がりと立ち下がりに同期した微小時間で容量を
充電する。すなわち、正しい信号入力がある間は容量３
は間欠的に充電されるために出力はロウレベルとなるよ
うに動作する。一方、クロック入力信号Ｓ１の信号入力
が停止すると細いパルス波形は現れなくなるので容量３
は充電されなくなり、放電回路４０により容量３は放電
がなされ、出力である容量３の負極端子はやがてハイレ
ベルとなる。

【０００５】

【発明が解決しようとする課題】微小パルスを発生する
回路（微分回路）は、一般的にはこの例のように、抵抗
素子と容量素子とからなる遅延回路で構成する。ところ
がこの容量素子の充電波形の変化は緩やかであり、この
波形を論理回路素子に直接入力すると、その論理回路素
子での貫通電流が多くなり、クロック異常検出回路の消
費電力が大きくなるという問題があった。

【０００６】図５に示した従来のクロック異常検出回路
においては、エクスクルーシブオアゲート９における貫
通電流が増大し、かつこの貫通電流はクロックの両エッ
ジで発生するため、特に１．６Ｖ程度以上の高電圧で動
作させる場合の消費電力増大が問題となっていた。これ
は、発電器からの発電出力を２次電池に蓄電し、この２
次電池を動作電源として利用する充電機能付き電子時計
においては特に問題であった。

【０００７】［発明の目的］そこで本発明は上記の問題
点を解決し、従来よりも低消費電力でさらにクロック信
号の異常判定が安定したクロック異常検出回路を提供す
ることを目的とする。

【０００８】

【課題を解決するための手段】本発明のクロック異常検
出回路は、クロック入力信号がロウレベルの期間のみ第
１の容量を蓄電する第１の蓄電回路と、クロック入力信
号がハイレベルの期間のみ第２の容量を蓄電する第２の
蓄電回路と、前記第１の容量または前記第２の容量に蓄
えられた電荷を選択回路を介して放電可能な放電回路
と、前記第１の容量および前記第２の容量に接続され第
１の容量または第２の容量が放電したことを判定する判
定回路とを備え、前記選択回路はクロック入力信号がハ
イレベルの期間は前記第１の容量と前記放電回路との間
を接続しかつ前記第２の容量と前記放電回路との間を切
断し、クロック入力信号がロウレベルの期間は前記第２
の容量と前記放電回路との間を接続しかつ前記第１の容
量と前記放電回路との間を切断することを特徴とする。

【０００９】本発明のクロック異常検出回路は、従来例
における容量３に相当する第１の容量および第２の容量
の充電タイミング生成を、遅延回路を用いずに行う構成
としているため、従来問題となっていた論理回路素子で
の貫通電流の増大を抑えることが可能となる。

【００１０】［作用］このため本発明のクロック異常検
出回路によれば、電源電圧が増加しても消費電力が少な
く、かつクロック信号の異常な状態を安定して検知する
ことが可能なクロック異常検出回路を実現できる。

【００１１】

【発明の実施の形態】以下、本発明のクロック異常検出
回路を実施するための最適な形態について図面を用いて
説明する。図１は本発明のクロック異常検出回路の全体
回路の構成を示す回路図である。図２は本発明のクロッ
ク異常検出回路の第１の実施の形態における放電回路の
構成を示す回路図である。図３は本発明のクロック異常
検出回路の第１の実施の形態における回路要部の電圧を
示す波形図である。図４は本発明のクロック異常検出回
路の第２の実施の形態における放電回路の構成を示す回
路図である。

【００１２】［本発明の第１の実施の形態の構成説明：
図１〜２］本発明の第１の実施の形態の構成について、
図１および図２を用いて説明する。本実施の形態のクロ
ック異常検出回路は、図１に記載のように、第１のイン
バータ１０と第２のインバータ２０と放電回路４０と第
１の選択スイッチ１１と第２の選択スイッチ２１と第１
の充電スイッチ１２と第２の充電スイッチ２２と第１の
容量１３と第２の容量２３と判定回路３０とで構成して
いる。なお第１の充電スイッチ１２とが第１の蓄電回路
に相当し、第２の充電スイッチ２２とが第２の蓄電回路
に相当する。さらに第１の選択スイッチ１１と第２の選
択スイッチ２１とが選択回路に相当している。また本実
施の形態のクロック異常検出回路を構成する回路素子
は、全て接地−電源端子Ｖｓｓ間に印加された電圧で駆
動されることとする（正極側を接地とした）。

【００１３】第１のインバータ１０および第２のインバ
ータ２０は、一般的なＣＭＯＳインバータ回路である。
クロック入力信号Ｓ１は、クロック信号が正常な状態か
否かを判定する対象であるクロック信号であり、第１の
インバータ１０に入力している。第１のインバータ１０
の出力は第２のインバータ２０に入力している。

【００１４】ＰチャネルＭＯＳ電界効果トランジスタ
（以下ＭＯＳＦＥＴと表記する）である第１の選択スイ
ッチ１１と第２の選択スイッチ２１はソース端子は共に
放電回路４０の出力端子に接続している。放電回路につ
いては後述する。さらに第１の選択スイッチ１１のゲー
ト端子は第１のインバータ１０の出力が接続し、第２の
選択スイッチ２１のゲート端子は第２のインバータ２０
の出力が接続している。

【００１５】ＮチャネルＭＯＳＦＥＴである第１の充電
スイッチ１２と第２の充電スイッチ２２はソース端子が
共に電源端子Ｖｓｓに接続している。さらに第１の充電
スイッチ１２のゲート端子は第１のインバータ１０の出
力が接続し、第２の充電スイッチ２２のゲート端子は第
２のインバータ２０の出力が接続している。

【００１６】第１の選択スイッチ１１のドレイン端子と
第１の充電スイッチ１２のドレイン端子は共に第１の容
量１３の負極に接続している。第１の容量１３の正極は
接地している。同様に第２の選択スイッチ２１のドレイ
ン端子と第２の充電スイッチ２２のドレイン端子は共に
第２の容量２３の負極に接続している。第２の容量２３
の正極は接地している。第１の容量１３および第２の容
量２３はコンデンサであり、それぞれ１０ｐＦの容量の
ものを用いる。

【００１７】判定回路３０は２入力のＣＭＯＳオアゲー
トであり、第１の容量１３の負極端子および第２の容量
２３の負極端子をそれぞれ入力する。判定回路３０の論
理しきい値は一般的なオアゲートと同様に、動作する電
源電圧の１／２であるとする。なお、判定回路３０の出
力はクロック異常検出出力Ｓ２とし、第１の容量１３の
負極端子はＳ１３とし、第２の容量２３の負極端子はＳ
２３とした。

【００１８】つぎに本実施の形態の放電回路の構成を図
２を用いて説明する。放電回路４０は基準電圧発生回路
４１と定電流回路４２とで構成する。基準電圧発生回路
４１は一般的な定電圧回路である。基準電圧発生回路４
１は、基準抵抗ＲとＰチャネルＭＯＳＦＥＴであるトラ
ンジスタＱ１とＱ２と、ＮチャネルＭＯＳＦＥＴである
トランジスタＱ３およびＱ４とで構成する。またＰチャ
ネルＭＯＳＦＥＴで定電流回路４２を構成する。トラン
ジスタＱ１のソース端子は接地し、ドレイン端子をゲー
ト端子と共通にする。トランジスタＱ１のドレイン端子
は定電圧出力Ｓ４０とする。トランジスタＱ２のソース
端子は基準抵抗Ｒを介して接地し、ドレイン端子をトラ
ンジスタＱ３のドレイン端子と共通にする。基準抵抗Ｒ
は４ＭΩに設定する。さらにトランジスタＱ２のゲート
端子はトランジスタＱ１のゲート端子と共通にする。

【００１９】そしてトランジスタＱ３のソース端子は電
源端子Ｖｓｓに接続し、ドレイン端子をゲート端子と共
通にする。トランジスタＱ４のソース端子も電源端子Ｖ
ｓｓに接続し、ドレイン端子をトランジスタＱ１のドレ
イン端子と共通にする。トランジスタＱ４のゲート端子
はトランジスタＱ３のゲート端子と共通にする。なおこ
こではトランジスタＱ１とトランジスタＱ２は同一の寸
法のものとし、トランジスタＱ４はトランジスタＱ３と
チャネル長が同一でチャネル幅が４０％大きくなるよう
に設定する。

【００２０】定電流回路４２はソース端子を接地し、ゲ
ート端子には定電圧出力Ｓ４０を接続する。定電流回路
４２のドレイン端子は放電回路４０の出力端子となる。
この放電回路４０の出力端子は、前述のとおり選択回路
である第１の選択スイッチ１１および第２の選択スイッ
チ２１へと接続することとなる。

【００２１】このように放電回路４０を構成することに
より、基準電圧発生回路４１は接地−Ｖｓｓ間電圧によ
らないほぼ一定の電圧を定電圧出力Ｓ４０から出力可能
となる。さらにその一定電圧出力により定電流回路４２
は一定電流を通電する定電流回路として動作する。定電
流回路４２は回路素子寸法（チャネル幅／チャネル長）
によって電流値を調整することができるので、ここでは
特にチャネル長を大きくして０．０１ｎＡの電流が得ら
れるように設定する。以上のようにして本発明のクロッ
ク異常検出回路を構成する。

【００２２】［本発明の第１の実施の形態の動作説明：
図１〜３］つぎに本発明のクロック異常検出回路の動作
説明を行う。まず通常状態としてクロック信号が送られ
ている場合について説明する。仮にここではクロック入
力信号Ｓ１が２５６Ｈｚの方形波であるとする（周期約
４ミリ秒）。また電源としては接地−Ｖｓｓ間に１．５
Ｖが印加されているものとする。

【００２３】第１のインバータ１０からはクロック入力
信号Ｓ１とは逆相のクロックが得られ、第２のインバー
タ２０からはクロック入力信号Ｓ１と同相のクロックが
得られる。クロック入力信号Ｓ１がロウレベルの期間は
第１の充電スイッチ１２が導通状態となり第１の容量１
３は充電される。第１の選択スイッチ１１は非導通とな
る。また第２の選択スイッチ２１は導通状態となり第２
の充電スイッチ２２は非導通となる。よって第２の容量
２３は放電回路４０に２ミリ秒間（クロック入力信号Ｓ
１の半周期）だけ接続されるが、放電される時間が充分
短いので第２の容量２３の端子間電圧は僅かに減少する
だけである。

【００２４】逆にクロック入力信号Ｓ１がハイレベルの
期間は第２の充電スイッチ２２が導通状態となり第２の
容量２３が充電される。第２の選択スイッチ２１は非導
通となる。また第１の選択スイッチ１１は導通状態とな
り第１の充電スイッチ１２は非導通となるが、第１の容
量１３の端子間電圧は僅かにしか減少しない。

【００２５】すなわち正しくクロック信号が送られてい
る間は、第１の容量１３および第２の容量２３は定期的
に充電されるため、これら容量のの負極は電源端子Ｖｓ
ｓとほぼ等しい電位となる。従って判定回路３０はロウ
レベルの出力を継続する。

【００２６】続いてクロック信号が異常となった場合に
ついて説明する。仮にここではクロック信号が停止して
クロック入力信号Ｓ１がハイレベルになった状態を維持
しているものとする。

【００２７】クロック入力信号Ｓ１がハイレベルのまま
であると、第２の選択スイッチ２１は非導通状態でかつ
第２の充電スイッチ２２は導通状態を継続するため第２
の容量２３は常に充電状態となる。

【００２８】しかし第１の選択スイッチ２１は導通状態
でかつ第１の充電スイッチ１２は非導通状態を継続する
ため、第１の容量１３の負極は放電回路４０に接続され
た状態となる。

【００２９】放電回路４０は第１の容量１３に蓄えられ
た電荷を放電するため、やがて第１の容量１３の負極の
電位は接地電位に近づき、判定回路３０のしきい値であ
る−０．７５Ｖよりも接地電位近くまで放電したとき、
判定回路３０はこれを検知し、クロック異常検出出力Ｓ
２をロウレベルからハイレベルへと変化させる。

【００３０】一方、特に図示はしないが、クロック入力
信号Ｓ１がロウレベルのままで停止した場合は、これと
は反対に第２の容量が放電され、第１の容量１３が常に
充電状態となるだけでクロック異常検出出力Ｓ２は同様
にハイレベルへ変化することとなる。クロック異常検出
出力Ｓ２がハイレベルへ変化するまでの時間は、信号が
停止してから約７５０ミリ秒である（０．７５Ｖ×１０
ｐＦ÷０．０１ｎＡより）。

【００３１】なお本実施の形態に示した放電回路４０に
よれば、特に定電圧発生回路４１の性質により第１の容
量１３および第２の容量２３に蓄えられた電荷を放電す
る電流値が温度変化などに対して変化しにくい性質があ
るため、クロック入力信号の異常を判定するまでの時間
が大きく変化せず、安定した検出性能が得られるという
特徴がある。

【００３２】また本実施の形態のクロック異常検出回路
の消費電力は、第１のインバータ１０および第２のイン
バータ２０の動作電力と、第１の容量１３および第２の
容量の放電電力との和となるが、本実施の形態のように
各インバータを２５６Ｈｚで動作させた場合で多くとも
１ｎＷ程度であり、従来よりも低消費電力化が可能であ
る。また、基準電圧発生回路４１は数ｎＷ程度は消費す
るが、これは他の回路、例えば一定電圧で論理回路を動
作させるための電源回路である電圧レギュレータ回路の
基準電圧発生源として共用化できるため、実質的には消
費電力を無視できる。

【００３３】［本発明の第２の実施の形態の構成説明：
図４］つぎに、本発明のクロック異常検出回路の第２の
実施の形態についての説明を行う。本実施の形態は前述
の第１の実施の形態とは放電回路４０の構成のみが異な
るだけであるため、その構成の説明のみ示すこととす
る。クロック信号が異常かどうかの判定の動作について
も第１の実施の形態と同様であるので動作説明について
も省略する。

【００３４】放電回路４０としては、ＰチャネルＭＯＳ
ＦＥＴを用いる。ただし、このＭＯＳＦＥＴのしきい値
は、各選択スイッチなどに用いる値よりも絶対値の低い
値（例えば−０．２Ｖ）に設定されたものを用いること
とする。放電回路４０のソース端子およびゲート端子は
接地し、ドレイン端子を放電出力端子とする。

【００３５】放電回路４０を構成するＭＯＳＦＥＴはゲ
ート−ソース間の電圧が０Ｖと一定となるので、ほぼ一
定の電流が流れる定電流回路となる。ここでは放電回路
４０には０．０１ｎＡ程度の一定電流が流れるようにＭ
ＯＳＦＥＴの寸法を設定する。

【００３６】このように放電回路４０を１つのＭＯＳＦ
ＥＴで構成することで、前述の第１の実施の形態におけ
る放電回路４０中の定電流回路４２とほぼ同等の機能が
得られる。特に本実施の形態の場合は第１の実施の形態
のような基準電圧発生回路４１が必要なくなるため、回
路構成を簡素化できるという効果がある。

【００３７】その他、特に図示はしないが、クロック入
力信号の周波数が高い場合は、放電回路４０を数ＭΩ〜
数百ＭΩの高抵抗とすることも可能である。この場合は
第１の容量１３および第２の容量２３の放電時の端子電
圧波形が上記までの実施の形態とは異なった波形となる
が、抵抗値を適宜設定することでクロック異常判定に要
する時間を任意に設定することが可能である。

【００３８】また上記の実施の形態においては第１の容
量１３および第２の容量２３を共に１０ｐＦとし、かつ
放電回路４０の放電電流設定を０．０１ｎＡとしたが、
これらは仕様に応じて変更可能である。例えばクロック
入力信号が停止してからクロック信号が異常であると判
定されるまでの時間を短くするには、放電電流値の設定
を０．０１ｎＡよりも大きくすればよい。これには放電
回路４０を構成するＭＯＳＦＥＴの寸法を調整すること
で実現可能である。同様に、第１の容量１３および第２
の容量２３の容量値を小さくすることによってもクロッ
ク信号異常と判定されるまでの時間を短く設定できる。

【００３９】

【発明の効果】上記までの説明で明らかなように、本発
明のクロック異常検出回路を用いれば、従来は難しかっ
た低消費電力でのクロック異常検出が可能となる。

【００４０】また放電回路として定電流回路を用いるこ
とで、実際に信号が停止してから異常判定されるまでの
時間を従来よりも高精度にすることが可能となる。

【００４１】さらに、第１の容量１３および第２の容量
２３の放電を行う放電回路は、選択回路によって接続を
切り換えるようにしてあるので、比較的占有スペースの
大きい放電回路の数は１つでよく、集積回路上での面積
効率を向上させることができるという効果もある。これ
は放電回路を集積回路外の外付け抵抗部品とする場合で
あっても有用である。

【図面の簡単な説明】

【図１】本発明のクロック異常検出回路の第１の実施の
形態の回路構成を示す回路図である。

【図２】本発明のクロック異常検出回路の第１の実施の
形態における放電回路の構成を示す回路図である。

【図３】本発明のクロック異常検出回路の要部電圧波形
を示す波形図である。

【図４】本発明のクロック異常検出回路の第２の実施の
形態における放電回路の構成を示す回路図である。

【図５】従来のクロック異常検出回路の回路構成を示す
回路図である。

【符号の説明】

１０第１のインバータ１１第１の選択スイッチ１２第１の充電スイッチ１３第１のコンデンサ２０第２のインバータ２１第２の選択スイッチ２２第２の充電スイッチ２３第２のコンデンサ３０判定回路４０放電回路４１基準電圧発生回路４２定電流回路

Claims

【特許請求の範囲】

【請求項１】クロック入力信号が正常か否かを検出す
るクロック異常検出回路であって、クロック入力信号がロウレベルの期間のみ第１の容量を
蓄電する第１の蓄電回路と、クロック入力信号がハイレ
ベルの期間のみ第２の容量を蓄電する第２の蓄電回路
と、前記第１の容量または前記第２の容量に蓄えられた
電荷を選択回路を介して放電可能な放電回路と、前記第
１の容量および前記第２の容量が接続され第１の容量ま
たは第２の容量が放電したことを判定する判定回路とを
備え、前記選択回路はクロック入力信号がハイレベルの期間は
前記第１の容量と前記放電回路との間を接続しかつ前記
第２の容量と前記放電回路との間を切断し、クロック入
力信号がロウレベルの期間は前記第２の容量と前記放電
回路との間を接続しかつ前記第１の容量と前記放電回路
との間を切断することを特徴とするクロック異常検出回
路。
【請求項２】前記放電回路を定電流回路で構成したこ
とを特徴とする請求項１に記載のクロック異常検出回
路。
【請求項３】前記定電流回路を、所定の電圧を出力す
る基準電圧発生回路と前記基準電圧発生回路出力をゲー
ト端子に接続したＭＯＳＦＥＴとで構成したことを特徴
とする請求項２に記載のクロック異常検出回路。
【請求項４】前記定電流回路を、ゲート端子とソース
端子を短絡したＭＯＳＦＥＴで構成したことを特徴とす
る請求項２に記載のクロック異常検出回路。
【請求項５】前記放電回路を、抵抗素子で構成したこ
とを特徴とする請求項１に記載のクロック異常検出回
路。