KR20160025520A - 지연 회로, 발진 회로 및 반도체 장치 - Google Patents

지연 회로, 발진 회로 및 반도체 장치 Download PDF

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KR20160025520A
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에스아이아이 세미컨덕터 가부시키가이샤
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Abstract

소비 전력이 낮고 출력 트랜지스터에 NMOS 트랜지스터를 사용한 볼티지 레귤레이터를 제공한다.
디프레션형 NMOS 트랜지스터와 그 게이트 및 백 게이트와 소스 사이에 형성된 저항으로 이루어지는 정전류 회로와, 용량 사이에, 게이트와 백 게이트가 그라운드 단자에 접속된 디프레션형 NMOS 트랜지스터를 구비하여 구성한 지연 회로.

Description

지연 회로, 발진 회로 및 반도체 장치{DELAY CIRCUIT, OSCILLATION CIRCUIT, AND SEMICONDUCTOR DEVICE}
본 발명은, 지연 회로, 그 지연 회로를 구비한 발진 회로 및 반도체 장치에 관한 것이다.
종래의 지연 회로에 대하여 설명한다. 도 4 는, 종래의 지연 회로를 나타내는 회로도이다.
종래의 지연 회로는, 인버터 (611, 617, 618) 와, NMOS 트랜지스터 (612) 와, PMOS 트랜지스터 (615, 616) 와, 용량 (613) 과, 정전류 회로 (614) 와, 입력 단자 (VIN) 와, 출력 단자 (VOUT) 와, 전원 단자 (101) 와, 그라운드 단자 (100) 를 구비하고 있다.
도 5 는, 종래의 지연 회로의 동작을 설명한 타이밍차트이다.
전원 단자 (101) 의 전원 전압 (VDD) 을 기동 후, 입력 단자 (VIN) 의 전압이 Lo 일 때에는, 노드 (631) 의 전압은 High 가 되어 NMOS 트랜지스터 (612) 가 온되고, PMOS 트랜지스터 (616) 는 오프된다. NMOS 트랜지스터 (612) 가 온됨으로써 용량 (613) 은 방전되고, 노드 (632) 는 Lo 가 된다. 이 때, 인버터 (617) 의 반전 출력은 High 이기 때문에, 노드 (633) 의 전압은 High 가 된다. 따라서, PMOS 트랜지스터 (615) 는 오프되어 있고, 출력 단자 (VOUT) 의 전압은 Lo 가 된다.
입력 단자 (VIN) 의 전압이 High 로 변화되면, 노드 (631) 의 전압은 Lo 가 되어 NMOS 트랜지스터 (612) 는 오프되고, PMOS 트랜지스터 (616) 는 온된다. NMOS 트랜지스터 (612) 가 오프됨으로써 용량 (613) 은 충전을 개시하고 노드 (632) 는 상승한다. 그리고, 노드 (632) 의 전압이 인버터 (617) 의 검지 전압 (VR1) 을 초과하면, 노드 (633) 의 전압은 Lo 가 되어 PMOS 트랜지스터 (615) 가 온되고, 출력 단자 (VOUT) 의 전압은 High 로 변화된다. 이와 같이 하여, 입력 단자 (VIN) 의 전압이 Lo 에서 High 로 변화된 시점으로부터 노드 (632) 의 전압이 검지 전압 (VR1) 을 초과할 때까지의 시간 (Td) 을 지연시켜, 출력 단자 (VOUT) 의 전압이 Lo 에서 High 로 변화된다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2004-260730호
그러나, 종래의 지연 회로는, 노드 (632) 의 전압이 검지 전압 (VR1) 을 초과할 때까지의 시간 (Td) 이 편차가 생겨, 입력 단자 (VIN) 의 전압이 Lo 에서 High 로 변화되고 나서 출력 단자 (VOUT) 의 전압이 Lo 에서 High 로 변화될 때까지의 지연 시간을 정확하게 설정하는 것이 곤란하다는 과제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어지며, 입력 단자 (VIN) 의 전압이 변화되고 나서 출력 단자 (VOUT) 의 전압이 변화될 때까지의 지연 시간을 정확하게 설정할 수 있는 지연 회로를 제공한다.
종래의 과제를 해결하기 위하여, 본 발명의 지연 회로 및 반도체 장치는 이하와 같은 구성으로 하였다.
디프레션형 NMOS 트랜지스터와 그 게이트 및 백 게이트와 소스 사이에 형성된 저항으로 이루어지는 정전류 회로와, 용량 사이에, 게이트와 백 게이트가 그라운드 단자에 접속된 디프레션형 NMOS 트랜지스터를 구비하여 구성한 지연 회로.
본 발명의 지연 회로는, 정전류 회로와 용량 사이에, 게이트와 백 게이트가 그라운드 단자에 접속된 디프레션형 NMOS 트랜지스터를 구비하였기 때문에, 정전류 회로의 저항과 용량만으로 정확하게 지연 시간을 설정할 수 있다.
도 1 은 본 실시형태의 지연 회로를 나타내는 회로도이다.
도 2 는 본 실시형태의 지연 회로의 동작을 나타내는 타이밍차트이다.
도 3 은 본 실시형태의 지연 회로를 사용한 반도체 장치의 일례를 나타내는 회로도이다.
도 4 는 종래의 지연 회로를 나타내는 회로도이다.
도 5 는 종래의 지연 회로의 동작을 나타내는 타이밍차트이다.
도 6 은 본 실시형태의 지연 회로를 사용한 발진 회로의 일례를 나타내는 회로도이다.
도 7 은 도 6 의 발진 회로의 동작을 나타내는 타이밍차트이다.
도 1 은, 본 실시형태의 지연 회로를 나타내는 회로도이다.
본 실시형태의 지연 회로는, 인버터 (111, 119, 120) 와, NMOS 트랜지스터 (112, 118, 114, 121) 와, 디프레션형 NMOS 트랜지스터 (113, 116) 와, 용량 (117) 과, 저항 (115) 과, 입력 단자 (VIN) 와, 출력 단자 (VOUT) 와, 전원 단자 (101) 와, 그라운드 단자 (100) 로 구성되어 있다.
다음으로, 본 실시형태의 지연 회로의 접속에 대하여 설명한다.
인버터 (111) 는, 입력은 입력 단자 (VIN) 에 접속되고, 출력은 노드 (131) 를 개재하여 NMOS 트랜지스터 (112) 의 게이트 및 NMOS 트랜지스터 (121) 의 게이트에 접속된다. NMOS 트랜지스터 (112) 는, 드레인은 노드 (132) 에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (121) 는, 드레인은 노드 (133) 에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. 용량 (117) 은, 일방의 단자는 노드 (132) 에 접속되고, 타방의 단자는 그라운드 단자 (100) 에 접속된다. 디프레션형 NMOS 트랜지스터 (113) 는, 게이트 및 백 게이트는 그라운드 단자 (100) 에 접속되고, 드레인은 NMOS 트랜지스터 (114) 의 소스 및 백 게이트에 접속되고, 소스는 노드 (132) 에 접속된다. NMOS 트랜지스터 (118) 는, 게이트는 출력 단자 (VOUT) 에 접속되고, 드레인은 노드 (132) 에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (114) 는, 게이트는 인버터 (119) 의 출력에 접속되고, 드레인은 노드 (133) 에 접속된다. 저항 (115) 은 디프레션형 NMOS 트랜지스터 (116) 의 소스와 노드 (133) 사이에 접속된다. 디프레션형 NMOS 트랜지스터 (116) 는, 게이트 및 백 게이트는 노드 (133) 및 인버터 (119) 의 입력에 접속되고, 드레인은 전원 단자 (101) 에 접속된다. 인버터 (120) 는, 입력은 인버터 (119) 의 출력에 접속되고, 출력은 출력 단자 (VOUT) 에 접속된다.
다음으로, 본 실시형태의 지연 회로의 동작에 대하여 설명한다. 도 2 는, 본 실시형태의 지연 회로의 동작을 나타내는 타이밍차트이다.
디프레션형 NMOS 트랜지스터 (116) 와 저항 (115) 으로 정전류 회로를 구성하고 있다. 전원 단자 (101) 의 전원 전압 (VDD) 을 기동 후 입력 단자 (VIN) 의 전압이 Lo 일 때에는, 노드 (131) 의 전압은 High 가 되어 NMOS 트랜지스터 (112) 가 온됨으로써 용량 (117) 은 방전되고, 노드 (132) 는 Lo 가 된다. NMOS 트랜지스터 (121) 도 온되어 노드 (133) 는 Lo 가 되고, 인버터 (119) 는 노드 (133) 의 전압을 받아 High 를 출력하고 NMOS 트랜지스터 (114) 를 온시킨다. 인버터 (120) 는 인버터 (119) 로부터의 신호를 받아 Lo 를 출력하고, 출력 단자 (VOUT) 의 전압은 Lo 가 된다.
입력 단자 (VIN) 의 전압이 High 로 변화되면, 노드 (131) 의 전압은 Lo 가 되어 NMOS 트랜지스터 (112, 121) 는 오프된다. NMOS 트랜지스터 (112, 121) 가 오프됨으로써 용량 (117) 은 충전을 개시하고 노드 (132) 및 노드 (133) 의 전압이 상승한다. 디프레션형 NMOS 트랜지스터 (116) 의 게이트 소스 간 전압을 VGS1 로 하면, 노드 (132) 의 전압이 상승하고 VGS1 을 상회하면 디프레션형 NMOS 트랜지스터 (113) 가 오프되고 노드 (133) 의 전압이 High 가 된다. 인버터 (119) 는 노드 (133) 의 전압을 받아 Lo 의 신호를 출력하고 NMOS 트랜지스터 (114) 를 오프시킨다. 인버터 (120) 는 인버터 (119) 의 신호를 받아 High 의 신호를 출력하고, 출력 단자 (VOUT) 의 전압을 High 로 만든다. 그리고, NMOS 트랜지스터 (118) 를 온시키고, 노드 (132) 의 전압을 Lo 로 만든다. 이와 같이 하여, 입력 단자 (VIN) 의 전압이 Lo 에서 High 로 변화된 시점으로부터 디프레션형 NMOS 트랜지스터 (116) 의 게이트 소스 간 전압을 초과할 때까지의 시간 (Td) 을 지연시켜, 출력 단자 (VOUT) 의 전압이 Lo 에서 High 로 변화된다.
저항 (115) 의 저항값을 Rdly, 용량 (117) 의 용량값을 Cdly 로 하면, 용량 (117) 을 충전하는 충전 전류 (Ichg) 는
[수학식 1]
Ichg ＝ VGS1/Rdly … (식 1)
로 나타낸다. 지연 시간 (Td) 은
[수학식 2]
Td ＝ Cdly × VGS1/Ichg … (식 2)
로 나타내고, 식 1 로부터
[수학식 3]
Td ＝ Cdly × Rdly … (식 3)
으로 나타낸다. 지연 시간 (Td) 을 결정하는 파라미터는, 식 3 으로부터 용량 (117) 의 용량값과 저항 (115) 의 저항값만이 된다. 따라서, 지연 시간은, 용량 (117) 과 저항 (115) 을 조정함으로써 고정밀도로 설정할 수 있다.
그 후, 입력 단자 (VIN) 의 전압이 Lo 로 변화되고 지연 회로의 동작이 해제되면, 노드 (131) 의 전압은 High 가 되고 NMOS 트랜지스터 (112, 121) 를 온시킨다. 그리고, 노드 (133) 의 전압이 Lo 가 되고 출력 단자 (VOUT) 의 전압이 Lo 로 변화된다.
이상 설명한 바와 같이, 본 실시형태의 지연 회로는, 지연 시간을 결정하는 파라미터를 용량 (117) 과 저항 (115) 만으로 할 수 있기 때문에, 용량 (117) 과 저항 (115) 만을 조정함으로써 고정밀도의 지연 시간을 얻을 수 있다.
또한, 인버터 (111, 119, 120) 는, 원하는 논리가 만족되어 있으면, 그 유무나 접속 관계는 이 회로에 한정되는 것은 아니다.
도 3 은, 본 실시형태의 지연 회로를 사용한 반도체 장치의 일례를 나타내는 회로도이다. 도 3 에 나타낸 반도체 장치는, 전원 (501) 과, 전원 (501) 에 의해 구동되는 마이크로컴퓨터 (502) 와, 지연 회로 (503) 를 구비하고 있다.
다음으로, 본 실시형태의 지연 회로를 사용한 반도체 장치의 동작에 대하여 설명한다.
마이크로컴퓨터 (502) 는, 전원 (501) 을 기동 후에 내부 회로가 곧바로 동작을 개시할 수 없는 구성이면, 전원 전압이 입력되어 있을 뿐이면, 정상적으로 동작을 개시하지 못하고, 폭주할 가능성이 있다. 지연 회로 (503) 는, 출력 단자가 예를 들어 마이크로컴퓨터 (502) 의 리셋 단자에 접속되어 있다. 지연 회로 (503) 는, 도 2 에서 나타낸 바와 같이 동작한다. 즉, 입력 단자 (VIN) 의 전압이 High 로 변화되면, 소정의 지연 시간 후에 출력 단자 (VOUT) 의 전압이 Lo 에서 High 로 변화된다. 마이크로컴퓨터 (502) 는, 리셋 단자의 전압이 High 가 되면, 리셋이 해제된다. 소정의 지연 시간을 마이크로컴퓨터 (502) 가 안정적으로 동작을 개시할 수 있는 시간으로 설정해 두면, 마이크로컴퓨터 (502) 는 정상적으로 동작을 개시할 수 있다.
이상 설명한 바와 같이, 도 3 에 나타낸 반도체 장치는, 전원 (501) 을 기동 후, 지연 회로 (503) 에서 발생하는 지연 신호를 받아 마이크로컴퓨터 (502) 가 동작을 개시하는 구성으로 했기 때문에, 안정적으로 동작을 개시하는 것이 가능해지고, 오동작을 방지할 수 있다.
또한, 도 3 에서는, 마이크로컴퓨터를 사용한 반도체 장치를 예로 설명했지만, 전원 기동 후에 동작 개시까지 지연 시간을 필요로 하는 회로이면, 마이크로컴퓨터에 한정되는 것은 아니다.
도 6 은, 본 실시형태의 지연 회로를 사용한 발진 회로의 일례를 나타내는 회로도이다. 도 6 에 나타낸 발진 회로는, 지연 회로 (701) 와, 컴퍼레이터 (702) 와, 논리 회로 (703) 와, 출력 단자 (OSCOUT) 를 구비하고 있다.
발진 회로에 사용하는 지연 회로 (701) 는, 도 1 의 지연 회로로부터 인버터 (111, 119, 120) 와 NMOS 트랜지스터 (112, 114) 가 삭제되어 있다. 그리고, 단자는, 입력 단자 (IN) 와, 출력 단자 (VO1, VO2) 와, 전원 단자 (101) 와, 그라운드 단자 (100) 를 구비하고 있다. NMOS 트랜지스터 (121) 는, 접속 관계가 상이하긴 하지만, 기능이 동일하므로 동일한 부호를 붙였다.
지연 회로 (701) 는, 노드 (133) 가 출력 단자 (VO1) 에 접속되고, 노드 (132) 가 출력 단자 (VO2) 에 접속되고, 입력 단자 (IN) 가 NMOS 트랜지스터 (118, 121) 의 게이트에 접속된다. 지연 회로 (701) 의 출력 단자 (VO1, VO2) 는 컴퍼레이터 (702) 의 입력 단자에 접속된다. 컴퍼레이터의 출력 단자는 논리 회로 (703) 의 입력 단자에 접속된다. 논리 회로 (703) 는, 발진 신호가 출력되는 출력 단자가 발진 회로의 출력 단자에 접속되고, 제어 신호가 출력되는 출력 단자가 지연 회로 (701) 의 입력 단자 (IN) 에 접속된다.
여기서, 컴퍼레이터 (702) 는, 출력 단자 (VO1) 가 접속되는 제 1 입력 단자에 오프셋이 형성되어 있고, 출력 단자 (VO2) 가 접속되는 제 2 입력 단자의 전압보다 오프셋 전압 (VOF) 분만큼 높아졌을 때에 출력 신호가 반전된다. 또, 논리 회로 (703) 는, 컴퍼레이터 (702) 의 출력 신호가 반전되었을 때에 제어 신호가 원하는 펄스 폭을 얻어지도록 구성되어 있고, 컴퍼레이터 (702) 의 출력 신호를 분주 (分周) 하여 원하는 주파수의 발진 신호가 출력 단자 (OSCOUT) 에 출력되도록 구성되어 있다.
도 7 은, 도 6 의 발진 회로의 동작을 나타내는 타이밍차트이다.
발진 회로가 기동하면, 지연 회로 (701) 의 입력 단자 (IN) 에 High 가 입력되고, 지연 회로 (701) 는 초기화된다. 노드 (132, 133) 의 전압은 Lo 가 되기 때문에, 출력 단자 (VO1, VO2) 의 전압은 Lo 가 된다. 컴퍼레이터 (702) 는, 제 1 입력 단자에 오프셋이 형성되어 있으며, 예를 들어 출력 단자는 Lo 가 출력된다. 컴퍼레이터 (702) 의 출력 신호와 논리 회로 (703) 의 제어 신호는 동일한 논리라고 하면, 지연 회로 (701) 는 입력 단자 (IN) 에 Lo 가 입력되고, 용량 (117) 에 대한 충전을 개시한다.
저항 (115) 의 양단의 전압을 VGS1 로 하면, 전압 (VGS1) 까지는 노드 (132, 133) 의 전압은 동일한 전압으로 상승한다. 그리고, 노드 (132) 의 전압이 전압 (VGS1) 에 이르면, 노드 (133) 의 전압은 급격하게 상승한다. 노드 (132) 와 노드 (133) 의 전압차가 오프셋 전압 (VOF) 이상이 되면, 컴퍼레이터 (702) 는, 출력 단자의 출력 신호가 반전된다. 이 때, 논리 회로 (703) 는, 컴퍼레이터 (702) 의 출력 신호가 Lo 가 되었을 때에 원하는 펄스 폭을 확보하고 나서 제어 신호를 Lo 로 한다. 발진 회로는, 이상의 동작을 반복함으로써, 논리 회로 (703) 가 컴퍼레이터 (702) 의 출력 신호를 분주하여 원하는 주파수를 발진 신호가 출력한다.
이상 설명한 바와 같이, 본 실시형태의 발진 회로는, 고정밀도의 지연 시간을 얻을 수 있는 지연 회로를 구비하고 있기 때문에, 간편한 구성이면서, 정밀도가 양호한 발진 회로를 제공할 수 있다.
또한, 본 실시형태의 발진 회로는, 도 6 과 같이 구성했지만, 지연 회로 (701) 의 출력 전압을 상기 서술한 바와 같이 검출하여 제어하는 회로이면, 컴퍼레이터 (702) 와 논리 회로 (703) 의 구성에 한정되는 것은 아니다.
100 : 그라운드 단자
101 : 전원 단자
103 : 출력 단자
119, 120 : 인버터
501 : 전원
502 : 마이크로컴퓨터
503 : 지연 회로
702 : 컴퍼레이터
703 : 논리 회로

Claims (5)

  1. 소스가 그라운드 단자에 접속되고, 게이트에 입력 신호가 입력되는 제 1 NMOS 트랜지스터와,
    상기 제 1 NMOS 트랜지스터의 드레인과 그라운드 단자 사이에 접속된 용량과,
    상기 용량에 전류를 흘리는 정전류 회로와,
    입력이 상기 정전류 회로의 출력 단자에 접속된 제 1 인버터와,
    입력이 상기 제 1 인버터의 출력 단자에 접속된 제 2 인버터와,
    게이트와 백 게이트가 그라운드 단자에 접속되고, 소스가 상기 제 1 NMOS 트랜지스터의 드레인에 접속된 제 1 디프레션형 NMOS 트랜지스터와,
    소스가 그라운드 단자에 접속되고, 드레인이 상기 정전류 회로의 출력 단자에 접속되고, 게이트에 상기 입력 신호가 입력되는 제 2 NMOS 트랜지스터와,
    게이트가 상기 제 1 인버터의 출력 단자에 접속되고, 소스 및 백 게이트가 상기 제 1 디프레션형 NMOS 트랜지스터의 드레인에 접속되고, 드레인이 상기 정전류 회로의 출력 단자에 접속된 제 3 NMOS 트랜지스터와,
    소스가 그라운드 단자에 접속되고, 게이트가 상기 제 2 인버터의 출력 단자에 접속되고, 드레인이 상기 제 1 NMOS 트랜지스터의 드레인에 접속된 제 4 NMOS 트랜지스터를 구비하고,
    상기 정전류 회로는, 제 2 디프레션형 NMOS 트랜지스터와, 상기 제 2 디프레션형 NMOS 트랜지스터의 게이트 및 백 게이트와 소스 사이에 접속된 저항을 구비한 것을 특징으로 하는 지연 회로.
  2. 제 1 항에 기재된 지연 회로와,
    상기 지연 회로가 출력하는 신호에 의해 제어되는 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 입력 단자와 제 1 출력 단자와 제 2 출력 단자를 구비한 지연 회로로서,
    상기 지연 회로는,
    입력 단자가 전원 단자에 접속되고, 출력 단자가 상기 제 1 출력 단자에 접속된 정전류 회로와,
    게이트와 백 게이트가 그라운드 단자에 접속되고, 드레인이 상기 정전류 회로의 출력 단자에 접속된 제 1 디프레션형 NMOS 트랜지스터와,
    상기 제 1 디프레션형 NMOS 트랜지스터의 소스 및 상기 제 2 출력 단자와 그라운드 단자 사이에 접속된 용량과,
    상기 입력 단자가 게이트에 접속되고, 드레인이 상기 정전류 회로의 출력 단자에 접속된 제 1 NMOS 트랜지스터와,
    상기 입력 단자가 게이트에 접속되고, 드레인이 상기 제 1 NMOS 트랜지스터의 소스에 접속되고, 소스가 그라운드 단자에 접속된 제 2 NMOS 트랜지스터를 구비하고,
    상기 정전류 회로는,
    제 2 디프레션형 NMOS 트랜지스터와,
    상기 제 2 디프레션형 NMOS 트랜지스터의 게이트 및 백 게이트와 소스 사이에 접속된 저항을 구비한 것을 특징으로 하는 지연 회로.
  4. 제 3 항에 기재된 지연 회로와,
    상기 지연 회로의 제 1 출력 단자와 제 2 출력 단자로부터 출력되는 출력 신호를 받아, 상기 지연 회로를 제어하는 신호를 상기 지연 회로의 입력 단자에 출력하는 논리 회로를 구비한, 발진 회로.
  5. 제 4 항에 기재된 발진 회로를 구비하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106533407B (zh) * 2016-11-09 2019-05-03 上海华力微电子有限公司 一种上电复位电路
JP2019200147A (ja) * 2018-05-17 2019-11-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置および容量値測定方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270988A (ja) * 1997-03-21 1998-10-09 Texas Instr Japan Ltd 基板バイアス効果を利用した遅延回路
JP2004260730A (ja) 2003-02-27 2004-09-16 Toshiba Corp パルス発生回路及びそれを用いたハイサイドドライバ回路
JP2005027178A (ja) * 2003-07-04 2005-01-27 Toshiba Corp 遅延回路
JP2011147190A (ja) * 2007-03-29 2011-07-28 Fujitsu Ten Ltd 遅延回路、及び電子機器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5912218B2 (ja) * 1978-04-28 1984-03-21 株式会社日立製作所 可変周波発振回路
JPS5812422A (ja) * 1981-07-15 1983-01-24 Nec Corp 遅延回路
US4547749A (en) * 1983-12-29 1985-10-15 Motorola, Inc. Voltage and temperature compensated FET ring oscillator
DE3419213A1 (de) * 1984-05-23 1985-11-28 Staiber, Heinrich, 8201 Bad Feilnbach Stromkonstanter
US4972162A (en) * 1988-02-16 1990-11-20 At&T Bell Laboratories Wideband relaxation oscillator utilizing parasitic capacitances
JPH06224705A (ja) * 1993-01-26 1994-08-12 Matsushita Electric Works Ltd 発振回路
EP0665648A1 (en) * 1994-01-31 1995-08-02 STMicroelectronics S.r.l. Circuit for recovering initial condictions when starting-up an integrated circuit device
US5870345A (en) * 1997-09-04 1999-02-09 Siemens Aktiengesellschaft Temperature independent oscillator
JP3581610B2 (ja) * 1999-10-25 2004-10-27 セイコーインスツルメンツ株式会社 ラッチ回路
JP3683188B2 (ja) * 2001-06-21 2005-08-17 富士通テン株式会社 遅延回路
FR2874467B1 (fr) * 2004-08-17 2006-11-17 Atmel Corp Circuit pour un generateur d'eeprom haute tension
JP4568595B2 (ja) * 2004-12-10 2010-10-27 三菱電機株式会社 半導体回路
JP4259485B2 (ja) * 2005-04-28 2009-04-30 エプソントヨコム株式会社 圧電発振回路
TW200906038A (en) * 2007-07-26 2009-02-01 Richtek Technology Corp Non-synchronous step-up voltage converter with anti-oscillation function and the anti-oscillation method thereof
JP5533345B2 (ja) * 2009-12-25 2014-06-25 ミツミ電機株式会社 電流源回路及びそれを用いた遅延回路及び発振回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270988A (ja) * 1997-03-21 1998-10-09 Texas Instr Japan Ltd 基板バイアス効果を利用した遅延回路
JP2004260730A (ja) 2003-02-27 2004-09-16 Toshiba Corp パルス発生回路及びそれを用いたハイサイドドライバ回路
JP2005027178A (ja) * 2003-07-04 2005-01-27 Toshiba Corp 遅延回路
JP2011147190A (ja) * 2007-03-29 2011-07-28 Fujitsu Ten Ltd 遅延回路、及び電子機器

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