CN105340179B - 延迟电路、振荡电路及半导体装置 - Google Patents

Abstract

提供能够正确设定自输入端子VIN的电压变化到输出端子VOUT的电压变化为止的延迟时间的延迟电路。延迟电路在由耗尽型NMOS晶体管和在其栅极及背栅极与源极之间设置的电阻构成的恒流电路与电容之间，具备栅极和背栅极与接地端子连接的耗尽型NMOS晶体管而构成。

Description

延迟电路、振荡电路及半导体装置

技术领域

本发明涉及延迟电路、具备该延迟电路的振荡电路及半导体装置。

背景技术

对现有的延迟电路进行说明。图4是示出现有的延迟电路的电路图。

现有的延迟电路具备：反相器611、617、618；NMOS晶体管612；PMOS晶体管615、616；电容613；恒流电路614；输入端子VIN；输出端子VOUT；电源端子101；以及接地端子100。

图5是说明现有的延迟电路的动作的时间图。

在提升电源端子101的电源电压VDD之后，输入端子VIN的电压为低电平（Lo）时，节点631的电压成为高电平（High）而NMOS晶体管612导通、PMOS晶体管616截止。因NMOS晶体管612导通而电容613放电，节点632成为低电平。此时，反相器617的反转输出为高电平，因此节点633的电压成为高电平。因而，PMOS晶体管615被截止，输出端子VOUT的电压成为低电平。

若输入端子VIN的电压变为高电平，则节点631的电压成为低电平而NMOS晶体管612截止、PMOS晶体管616导通。因NMOS晶体管612截止而电容613开始充电并且节点632上升。而且，如果节点632的电压超过反相器617的探测电压VR1，节点633的电压就会成为低电平而PMOS晶体管615导通，输出端子VOUT的电压变为高电平。这样，延迟自输入端子VIN的电压从低电平变到高电平时起到节点632的电压超过探测电压VR1为止的时间（Td），而输出端子VOUT的电压从低电平变为高电平（例如，参照专利文献1）。

现有技术文献

专利文献

专利文献1：日本特开2004－260730号公报。

发明内容

发明要解决的课题

然而，现有的延迟电路存在的课题是节点632的电压超过探测电压VR1为止的时间（Td）出现偏差，难以正确地设定自输入端子VIN的电压从低电平变到高电平到输出端子VOUT的电压从低电平变到高电平为止的延迟时间。

本发明鉴于上述课题而成，提供能够正确设定自输入端子VIN的电压变化到输出端子VOUT的电压变化为止的延迟时间的延迟电路。

用于解决课题的方式

为了解决现有的课题，本发明的延迟电路及半导体装置采用如下结构。

延迟电路在由耗尽型NMOS晶体管和在其栅极及背栅极与源极之间设置的电阻构成的恒流电路与电容之间，具备栅极和背栅极与接地端子连接的耗尽型NMOS晶体管而构成。

发明的效果

本发明的延迟电路在恒流电路与电容之间具备栅极和背栅极与接地端子连接的耗尽型NMOS晶体管，因此只用恒流电路的电阻和电容能够正确地设定延迟时间。

附图说明

图1是示出本实施方式的延迟电路的电路图。

图2是示出本实施方式的延迟电路的动作的时间图。

图3是示出利用本实施方式的延迟电路的半导体装置的一个例子的电路图。

图4是示出现有的延迟电路的电路图。

图5是示出现有的延迟电路的动作的时间图。

图6是示出利用本实施方式的延迟电路的振荡电路的一个例子的电路图。

图7是示出图6的振荡电路的动作的时间图。

具体实施方式

图1是示出本实施方式的延迟电路的电路图。

本实施方式的延迟电路由以下部分构成：反相器111、119、120；NMOS晶体管112、118、114、121；耗尽型NMOS晶体管113、116；电容117；电阻115；输入端子VIN；输出端子VOUT；电源端子101；以及接地端子100。

接着，对本实施方式的延迟电路的连接进行说明。

反相器111的输入与输入端子VIN连接，输出经由节点131与NMOS晶体管112的栅极及NMOS晶体管121的栅极连接。NMOS晶体管112的漏极与节点132连接，源极与接地端子100连接。NMOS晶体管121的漏极与节点133连接，源极与接地端子100连接。电容117的一个端子与节点132连接，另一个端子与接地端子100连接。耗尽型NMOS晶体管113的栅极及背栅极与接地端子100连接，漏极与NMOS晶体管114的源极及背栅极连接，源极与节点132连接。NMOS晶体管118的栅极与输出端子VOUT连接，漏极与节点132连接，源极与接地端子100连接。NMOS晶体管114的栅极与反相器119的输出连接，漏极与节点133连接。电阻115连接在耗尽型NMOS晶体管116的源极与节点133之间。耗尽型NMOS晶体管116的栅极及背栅极与节点133及反相器119的输入连接，漏极与电源端子101连接。反相器120的输入与反相器119的输出连接，输出与输出端子VOUT连接。

接着，对本实施方式的延迟电路的动作进行说明。图2是示出本实施方式的延迟电路的动作的时间图。

由耗尽型NMOS晶体管116和电阻115构成恒流电路。在提升电源端子101的电源电压VDD后输入端子VIN的电压为低电平时，节点131的电压成为高电平而NMOS晶体管112导通，从而电容117放电，节点132成为低电平。NMOS晶体管121也导通并且节点133成为低电平，反相器119接受节点133的电压而输出高电平并使NMOS晶体管114导通。反相器120接受来自反相器119的信号而输出低电平，从而输出端子VOUT的电压成为低电平。

若输入端子VIN的电压变为高电平，则节点131的电压成为低电平而NMOS晶体管112、121被截止。因NMOS晶体管112、121截止而电容117开始充电并且节点132及节点133的电压上升。若设耗尽型NMOS晶体管116的栅极源极间电压为VGS1，则在节点132的电压上升并超过VGS1时耗尽型NMOS晶体管113截止且节点133的电压成为高电平。反相器119接受节点133的电压而输出低电平的信号，使NMOS晶体管114截止。反相器120接受反相器119的信号而输出高电平的信号，使输出端子VOUT的电压成为高电平。然后，使NMOS晶体管118导通，使节点132的电压成为低电平。这样，延迟自输入端子VIN的电压从低电平变到高电平时起到超过耗尽型NMOS晶体管116的栅极源极间电压为止的时间（Td），而输出端子VOUT的电压从低电平变到高电平。

若设电阻115的电阻值为Rdly、电容117的电容值为Cdly，则对电容117进行充电的充电电流Ichg可表示为：

[数1]

。

延迟时间Td可表示为：

[数2]

。

由式1可表示为：

[数3]

。

决定延迟时间Td的参数在式3中仅为电容117的电容值和电阻115的电阻值。因此，延迟时间能够通过调整电容117和电阻115来高精度地设定。

然后，当输入端子VIN的电压变到低电平并解除了延迟电路的动作时，节点131的电压成为高电平并使NMOS晶体管112、121导通。而且，节点133的电压成为低电平并且输出端子VOUT的电压变到低电平。

如以上说明的那样，本实施方式的延迟电路能够使决定延迟时间的参数仅为电容117和电阻115，因此通过仅调整电容117和电阻115，能够得到高精度的延迟时间。

此外，反相器111、119、120只要能满足期望的逻辑，其有无或连接关系就不局限于该电路。

图3是示出利用本实施方式的延迟电路的半导体装置的一个例子的电路图。图3所示的半导体装置具备：电源501；利用电源501驱动的微机502；以及延迟电路503。

接着，对利用本实施方式的延迟电路的半导体装置的动作进行说明。

微机502如果构成为内部电路不能在提升电源501后立即开始动作，则仅输入电源电压时不能开始正常动作，有可能失控。延迟电路503的输出端子例如与微机502的复位端子连接。延迟电路503如图2所示那样动作。即，当输入端子VIN的电压变为高电平时，在既定延迟时间后输出端子VOUT的电压从低电平变为高电平。微机502在复位端子的电压成为高电平时，解除复位。若将既定延迟时间设定为能够使微机502稳定开始动作的时间，则微机502能够开始正常动作。

如以上说明的那样，图3所示的半导体装置采用提升电源501后，接受在延迟电路503产生的延迟信号而微机502开始动作的结构，因此可以稳定地开始动作，从而能够防止误动作。

此外，在图3中，虽然举例说明了利用微机的半导体装置，但是，只要为电源提升后直至动作开始需要延迟时间的电路，就不局限于微机。

图6是示出利用本实施方式的延迟电路的振荡电路的一个例子的电路图。图6所示的振荡电路具备：延迟电路701；比较器702；逻辑电路703；以及输出端子OSCOUT。

振荡电路所使用的延迟电路701从图1的延迟电路中删除了反相器111、119、120和NMOS晶体管112、114。而且，端子具备：输入端子IN；输出端子VO1、VO2；电源端子101；以及接地端子100。NMOS晶体管121虽然连接关系不同，但功能相同，因此标注相同标号。

延迟电路701中，节点133与输出端子VO1连接，节点132与输出端子VO2连接，输入端子IN与NMOS晶体管118、121的栅极连接。延迟电路701的输出端子VO1、VO2与比较器702的输入端子连接。比较器的输出端子与逻辑电路703的输入端子连接。逻辑电路703的输出振荡信号的输出端子与振荡电路的输出端子连接，输出控制信号的输出端子与延迟电路701的输入端子IN连接。

在此，比较器702对连接输出端子VO1的第一输入端子设置偏置（offset），当比连接输出端子VO2的第二输入端子的电压仅高出偏置电压VOF的量时使输出信号反相。另外，逻辑电路703以在比较器702的输出信号反相时控制信号能得到期望的脉宽的方式构成，从而构成为对比较器702的输出信号进行分频以在输出端子OSCOUT输出期望频率的振荡信号。

图7是示出图6的振荡电路的动作的时间图。

当启动振荡电路时，高电平输入延迟电路701的输入端子IN，延迟电路701被初始化。节点132、133的电压成为低电平，因此输出端子VO1、VO2的电压成为低电平。比较器702对第一输入端子设置偏置，例如输出端子输出低电平。若比较器702的输出信号和逻辑电路703的控制信号为相同逻辑，则延迟电路701向输入端子IN输入低电平，开始对电容117的充电。

若设电阻115的两端的电压为VGS1，则直至电压VGS1为止节点132、133的电压以相同的电压上升。而且，若节点132的电压达到电压VGS1，则节点133的电压急剧上升。若节点132和节点133的电压之差成为偏置电压VOF以上，则比较器702输出端子的输出信号反相。此时，逻辑电路703在比较器702的输出信号成为低电平时确保期望的脉宽之后使控制信号成为低电平。振荡电路重复以上的动作，从而逻辑电路703对比较器702的输出信号进行分频而振荡信号输出期望频率。

如以上说明的那样，本实施方式的振荡电路具备能够得到高精度的延迟时间的延迟电路，因此能够提供结构简单并且精度良好的振荡电路。

此外，本实施方式的振荡电路如图6那样构成，但是，只要为如上述那样检测延迟电路701的输出电压并进行控制的电路，就不局限于比较器702和逻辑电路703的结构。

标号说明

100 接地端子

101 电源端子

103 输出端子

119、120 反相器

501 电源

502 微机

503 延迟电路

702 比较器

703 逻辑电路。

Claims (5)

1.一种延迟电路，其特征在于，具备：

第一NMOS晶体管，其源极与接地端子连接，栅极被输入输入信号；

电容，连接在所述第一NMOS晶体管的漏极与接地端子之间；

恒流电路；

第一反相器，其输入与所述恒流电路的输出端子连接；

第二反相器，其输入与所述第一反相器的输出端子连接；

第一耗尽型NMOS晶体管，其栅极和背栅极与接地端子连接，源极与所述第一NMOS晶体管的漏极连接；

第二NMOS晶体管，其源极与接地端子连接，漏极与所述恒流电路的输出端子连接，栅极被输入所述输入信号；

第三NMOS晶体管，其栅极与所述第一反相器的输出端子连接，源极及背栅极与所述第一耗尽型NMOS晶体管的漏极连接，漏极与所述恒流电路的输出端子连接；以及

第四NMOS晶体管，其源极与接地端子连接，栅极与所述第二反相器的输出端子连接，漏极与所述第一NMOS晶体管的漏极连接，

所述恒流电路具备：第二耗尽型NMOS晶体管；以及电阻，一端与所述第二耗尽型NMOS晶体管的栅极及背栅极连接、另一端与所述第二耗尽型NMOS晶体管的源极连接。

2.一种半导体装置，其特征在于，具备：

权利要求1所述的延迟电路；以及

通过所述延迟电路输出的信号来控制的电路。

3.一种延迟电路，具备输入端子、第一输出端子和第二输出端子，其特征在于，

所述延迟电路具备：

恒流电路，其输入端子与电源端子连接，输出端子与所述第一输出端子连接；

第一耗尽型NMOS晶体管，其栅极和背栅极与接地端子连接，漏极与所述恒流电路的输出端子连接；

电容，在所述第一耗尽型NMOS晶体管的源极及所述第二输出端子与接地端子之间连接；

第一NMOS晶体管，其栅极与所述输入端子连接，漏极与所述恒流电路的输出端子连接；以及

第二NMOS晶体管，其栅极与所述输入端子连接，漏极与所述第一NMOS晶体管的源极连接，源极与接地端子连接，

所述恒流电路具备：

第二耗尽型NMOS晶体管；以及

电阻，一端与所述第二耗尽型NMOS晶体管的栅极及背栅极连接、另一端与所述第二耗尽型NMOS晶体管的源极连接。

4.一种振荡电路，具备：

权利要求3所述的延迟电路；以及

逻辑电路，接受从所述延迟电路的第一输出端子和第二输出端子输出的输出信号，向所述延迟电路的输入端子输出控制所述延迟电路的信号。

5.一种半导体装置，其特征在于，具备权利要求4所述的振荡电路。