JPH0955769A - クロック断検出回路 - Google Patents
クロック断検出回路Info
- Publication number
- JPH0955769A JPH0955769A JP7205828A JP20582895A JPH0955769A JP H0955769 A JPH0955769 A JP H0955769A JP 7205828 A JP7205828 A JP 7205828A JP 20582895 A JP20582895 A JP 20582895A JP H0955769 A JPH0955769 A JP H0955769A
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- Japan
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- clock
- channel mos
- input terminal
- terminal
- input
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Abstract
(57)【要約】
【課題】 回路規模と消費電力の小さいクロック断検出
回路を提供する。 【解決手段】 クロック入力端子３をＰチャネルＭＯＳ
トランジスタ１のゲート並びにインバータ１２を介して
ＰチャネルＭＯＳトランジスタ１０のゲートにそれぞれ
接続する。ＰチャネルＭＯＳトランジスタ１０のソース
は電源５に接続し、またそのドレインとＰチャネルＭＯ
Ｓトランジスタ１のソースの間にコンデンサ１１を、ま
たＰチャネルＭＯＳトランジスタ１のドレインとＮチャ
ネルＭＯＳトランジスタ２のドレインの間にコンデンサ
６をそれぞれ接続する。コンデンサ６には、一方の入力
端子に基準電圧８を接続した比較器７の他方の入力端子
に接続する。クロックがハイレベルないしローレベルで
停止した場合、ＰチャネルＭＯＳトランジスタ１ないし
１０はオフとなり、比較器７の他方の入力端子の電圧が
基準電圧８より低くなって、クロックなしと判定され
る。
回路を提供する。 【解決手段】 クロック入力端子３をＰチャネルＭＯＳ
トランジスタ１のゲート並びにインバータ１２を介して
ＰチャネルＭＯＳトランジスタ１０のゲートにそれぞれ
接続する。ＰチャネルＭＯＳトランジスタ１０のソース
は電源５に接続し、またそのドレインとＰチャネルＭＯ
Ｓトランジスタ１のソースの間にコンデンサ１１を、ま
たＰチャネルＭＯＳトランジスタ１のドレインとＮチャ
ネルＭＯＳトランジスタ２のドレインの間にコンデンサ
６をそれぞれ接続する。コンデンサ６には、一方の入力
端子に基準電圧８を接続した比較器７の他方の入力端子
に接続する。クロックがハイレベルないしローレベルで
停止した場合、ＰチャネルＭＯＳトランジスタ１ないし
１０はオフとなり、比較器７の他方の入力端子の電圧が
基準電圧８より低くなって、クロックなしと判定され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
属し、特に、クロックの有無を検出するためのクロック
断検出回路に係る。
属し、特に、クロックの有無を検出するためのクロック
断検出回路に係る。
【０００２】
【従来の技術】従来のクロック断検出回路として、図４
に示す回路を基本回路とするものが知られている。この
クロック断検出回路では、ソースを電源５に接続したＰ
チャネルＭＯＳトランジスタ１のゲートをクロック入力
端子３に接続する。ＰチャネルＭＯＳトランジスタ１の
ドレインは、ゲートを第１の基準電圧４に接続し、ソー
スを接地したＮチャネルＭＯＳトランジスタ２のドレイ
ンと、第１端子を接地したコンデンサ６の第２端子と、
第１入力端子を第２の基準電圧８に接続した比較器７の
第２入力端子とにそれぞれ接続し、さらに比較器７の出
力端子９から出力信号を得るようになっている。
に示す回路を基本回路とするものが知られている。この
クロック断検出回路では、ソースを電源５に接続したＰ
チャネルＭＯＳトランジスタ１のゲートをクロック入力
端子３に接続する。ＰチャネルＭＯＳトランジスタ１の
ドレインは、ゲートを第１の基準電圧４に接続し、ソー
スを接地したＮチャネルＭＯＳトランジスタ２のドレイ
ンと、第１端子を接地したコンデンサ６の第２端子と、
第１入力端子を第２の基準電圧８に接続した比較器７の
第２入力端子とにそれぞれ接続し、さらに比較器７の出
力端子９から出力信号を得るようになっている。
【０００３】図５は上記基本回路２２、２３を使用して
構成されるクロック断検出回路であり、入力端子２０を
インバータ２１の入力端子と第１の基本回路２３の入力
端子に接続し、インバータ２１の出力端子を第２の基本
回路２２の入力端子に接続して構成される。また、第１
の基本回路２３と第２の基本回路２２の出力端子をそれ
ぞれ２入力ＯＲ回路２４の第１入力端子と第２入力端子
にそれぞれ接続し、２入力ＯＲ回路２４の出力端子２５
から出力信号を得ている。
構成されるクロック断検出回路であり、入力端子２０を
インバータ２１の入力端子と第１の基本回路２３の入力
端子に接続し、インバータ２１の出力端子を第２の基本
回路２２の入力端子に接続して構成される。また、第１
の基本回路２３と第２の基本回路２２の出力端子をそれ
ぞれ２入力ＯＲ回路２４の第１入力端子と第２入力端子
にそれぞれ接続し、２入力ＯＲ回路２４の出力端子２５
から出力信号を得ている。
【０００４】次に、図４の基本回路の動作を図６及び図
７を参照して説明する。これらの図において、クロック
が継続入力している間、ＰチャネルＭＯＳトランジスタ
１はオン（ＯＮ）、オフ（ＯＦＦ）を繰り返し、コンデ
ンサ６を充電させる。このとき、ＮチャネルＭＯＳトラ
ンジスタ２のオン抵抗とコンデンサ６で決まる放電時定
数は充電時定数より大きく設定されている。よって、比
較器７の入力はほぼハイ（ＨＩ）レベルとなり、基準電
圧８より高いため、比較器７はクロックありと判定し、
出力端子９にロー（ＬＯ）レベルを出力する。
７を参照して説明する。これらの図において、クロック
が継続入力している間、ＰチャネルＭＯＳトランジスタ
１はオン（ＯＮ）、オフ（ＯＦＦ）を繰り返し、コンデ
ンサ６を充電させる。このとき、ＮチャネルＭＯＳトラ
ンジスタ２のオン抵抗とコンデンサ６で決まる放電時定
数は充電時定数より大きく設定されている。よって、比
較器７の入力はほぼハイ（ＨＩ）レベルとなり、基準電
圧８より高いため、比較器７はクロックありと判定し、
出力端子９にロー（ＬＯ）レベルを出力する。
【０００５】ここで、図６に示されるように、クロック
入力端子３へのクロックがハイレベルで停止した場合、
ＰチャネルＭＯＳトランジスタ１はオフとなり、比較器
７の入力はＮチャネルＭＯＳトランジスタ２のオン抵抗
とコンデンサ６とで決まる時定数で電圧降下し、基準電
圧８より低くなる。このため、比較器７はクロックなし
と判定し、出力端子９にハイレベルを出力する。一方、
図７に示したように、クロックがローレベルで停止した
場合には、ＰチャネルＭＯＳトランジスタ１はオンとな
り、コンデンサ６を充電し続けることから、比較器７の
入力はハイレベルの状態を維持し、比較器７はクロック
なしを判定することができない。
入力端子３へのクロックがハイレベルで停止した場合、
ＰチャネルＭＯＳトランジスタ１はオフとなり、比較器
７の入力はＮチャネルＭＯＳトランジスタ２のオン抵抗
とコンデンサ６とで決まる時定数で電圧降下し、基準電
圧８より低くなる。このため、比較器７はクロックなし
と判定し、出力端子９にハイレベルを出力する。一方、
図７に示したように、クロックがローレベルで停止した
場合には、ＰチャネルＭＯＳトランジスタ１はオンとな
り、コンデンサ６を充電し続けることから、比較器７の
入力はハイレベルの状態を維持し、比較器７はクロック
なしを判定することができない。
【０００６】このため、図５のように同じ基本回路２
２、２３を２つ用い、基本回路２２の入力にはクロック
の反転を、また基本回路２３の入力にはクロックの正転
をそれぞれ入力するとともに、これら２つの基本回路の
論理和をとることで、クロックがハイレベルないしロー
レベルで停止した場合でもクロック断検出をするような
構成としている。
２、２３を２つ用い、基本回路２２の入力にはクロック
の反転を、また基本回路２３の入力にはクロックの正転
をそれぞれ入力するとともに、これら２つの基本回路の
論理和をとることで、クロックがハイレベルないしロー
レベルで停止した場合でもクロック断検出をするような
構成としている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のクロック断検出回路では、ハイレベルおよびローレ
ベルの双方においてクロックが停止した際にクロック断
を検出するために２つの基本回路を用いる必要がある。
このため、回路規模が増大し、また消費電流（消費電
力）が大きいという欠点があった。
来のクロック断検出回路では、ハイレベルおよびローレ
ベルの双方においてクロックが停止した際にクロック断
を検出するために２つの基本回路を用いる必要がある。
このため、回路規模が増大し、また消費電流（消費電
力）が大きいという欠点があった。
【０００８】本発明の課題は、上記欠点を解消し、回路
規模および消費電流（消費電力）の小さいクロック断検
出回路を提供することにある。
規模および消費電流（消費電力）の小さいクロック断検
出回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のクロック断検出
回路は、ゲートにクロック信号が入力される第１のＰチ
ャネルＭＯＳトランジスタと、ゲートに前記クロック信
号が反転入力されるとともにソースに電源が接続された
第２のＰチャネルＭＯＳトランジスタと、第１端子が接
地され第２端子が前記第２のＰチャネルＭＯＳトランジ
スタのドレインと前記第１のＰチャネルＭＯＳトランジ
スタのソースとの間に接続された第１のコンデンサと、
第１端子が接地され第２端子が前記第１のＰチャネルＭ
ＯＳトランジスタのドレインに接続された第２のコンデ
ンサと、第１入力端子に所定の基準電圧が入力され第２
入力端子に前記第２のコンデンサの第２端子が接続され
た比較器とを有することを特徴とする。
回路は、ゲートにクロック信号が入力される第１のＰチ
ャネルＭＯＳトランジスタと、ゲートに前記クロック信
号が反転入力されるとともにソースに電源が接続された
第２のＰチャネルＭＯＳトランジスタと、第１端子が接
地され第２端子が前記第２のＰチャネルＭＯＳトランジ
スタのドレインと前記第１のＰチャネルＭＯＳトランジ
スタのソースとの間に接続された第１のコンデンサと、
第１端子が接地され第２端子が前記第１のＰチャネルＭ
ＯＳトランジスタのドレインに接続された第２のコンデ
ンサと、第１入力端子に所定の基準電圧が入力され第２
入力端子に前記第２のコンデンサの第２端子が接続され
た比較器とを有することを特徴とする。
【００１０】上記構成において、比較器は、第２入力端
子への入力電圧が前記第１入力端子に入力された上記基
準電圧より低い場合にはクロック断検出を出力する。ま
た、ドレインが上記第１のＰチャネルＭＯＳトランジス
タのドレインに接続され、ソースが接地されるともに、
ゲートが所定の基準電圧に接続されたＮチャネルＭＯＳ
トランジスタを更に有する構成とすることもできる。
子への入力電圧が前記第１入力端子に入力された上記基
準電圧より低い場合にはクロック断検出を出力する。ま
た、ドレインが上記第１のＰチャネルＭＯＳトランジス
タのドレインに接続され、ソースが接地されるともに、
ゲートが所定の基準電圧に接続されたＮチャネルＭＯＳ
トランジスタを更に有する構成とすることもできる。
【００１１】本発明のクロック断検出過回路では、第１
ないし第２のＭＯＳトランジスタはクロックのハイ、ロ
ーでそれぞれオン／オフまたはオフ／オンを繰り返し、
第１ないし第２のコンデンサを充電する。この状態で
は、比較器の第２入力端子への入力電圧は第１入力端子
への基準電圧より高いため、クロック断検出回路はクロ
ックありと判定する。そして、クロックがハイレベルで
停止した場合には、第１のＰチャネルＭＯＳトランジス
タがオフとなり、比較器の第２入力端子への入力電圧が
電圧降下して第１入力端子への基準電圧より低くなり、
クロックなしと判定される。また、クロックがローレベ
ルで停止した場合には、第２のＰチャネルＭＯＳトラン
ジスタがオフとなり、比較器の第２入力端子への入力電
圧が電圧降下して同様にクロックなしと判定される。
ないし第２のＭＯＳトランジスタはクロックのハイ、ロ
ーでそれぞれオン／オフまたはオフ／オンを繰り返し、
第１ないし第２のコンデンサを充電する。この状態で
は、比較器の第２入力端子への入力電圧は第１入力端子
への基準電圧より高いため、クロック断検出回路はクロ
ックありと判定する。そして、クロックがハイレベルで
停止した場合には、第１のＰチャネルＭＯＳトランジス
タがオフとなり、比較器の第２入力端子への入力電圧が
電圧降下して第１入力端子への基準電圧より低くなり、
クロックなしと判定される。また、クロックがローレベ
ルで停止した場合には、第２のＰチャネルＭＯＳトラン
ジスタがオフとなり、比較器の第２入力端子への入力電
圧が電圧降下して同様にクロックなしと判定される。
【００１２】
【発明の実施の形態】図１は、本発明のクロック断検出
回路の一実施形態の構成図であり、従来例を示した図４
と同一の構成要素については同一符号を付してある。こ
のクロック断検出回路では、クロック入力端子３を、イ
ンバータ１２の入力端子とＰチャネルＭＯＳトランジス
タ１のゲートとに接続している。また、インバータ１２
の出力端子を、ソースを電源５に接続したＰチャネルＭ
ＯＳトランジスタ１０のゲートに接続している。さら
に、ＰチャネルＭＯＳトランジスタ１０のドレインを、
ＰチャネルＭＯＳトランジスタ１のソース、並びに第１
端子を接地したコンデンサ１１の第２端子にそれぞれ接
続している。また、ＰチャネルＭＯＳトランジスタ１の
ドレインを、ソースを接地しゲートを第１の基準電圧４
に接続したＮチャネルＭＯＳトランジスタ２のドレイ
ン、第１端子を接地したコンデンサ６の第２端子、並び
に第２の基準電圧８を第１入力端子に接続した比較器７
の第２入力端子にそれぞれ接続している。
回路の一実施形態の構成図であり、従来例を示した図４
と同一の構成要素については同一符号を付してある。こ
のクロック断検出回路では、クロック入力端子３を、イ
ンバータ１２の入力端子とＰチャネルＭＯＳトランジス
タ１のゲートとに接続している。また、インバータ１２
の出力端子を、ソースを電源５に接続したＰチャネルＭ
ＯＳトランジスタ１０のゲートに接続している。さら
に、ＰチャネルＭＯＳトランジスタ１０のドレインを、
ＰチャネルＭＯＳトランジスタ１のソース、並びに第１
端子を接地したコンデンサ１１の第２端子にそれぞれ接
続している。また、ＰチャネルＭＯＳトランジスタ１の
ドレインを、ソースを接地しゲートを第１の基準電圧４
に接続したＮチャネルＭＯＳトランジスタ２のドレイ
ン、第１端子を接地したコンデンサ６の第２端子、並び
に第２の基準電圧８を第１入力端子に接続した比較器７
の第２入力端子にそれぞれ接続している。
【００１３】ここで、比較器７の出力端子９からはクロ
ック断検出のための出力信号が得られる。すなわち、比
較器７の第２入力端子への入力電圧が第１入力端子に接
続された第２の基準電圧８より低い場合には、クロック
断検出信号を出力するように構成されている。
ック断検出のための出力信号が得られる。すなわち、比
較器７の第２入力端子への入力電圧が第１入力端子に接
続された第２の基準電圧８より低い場合には、クロック
断検出信号を出力するように構成されている。
【００１４】次に、図１の構成のクロック断検出回路の
動作を図２及び図３を参照して説明する。ここで、この
クロック断検出回路において、クロックが継続入力して
いる間は、ＰチャネルＭＯＳトランジスタ１０ないしＰ
チャネルＭＯＳトランジスタ１は、図２及び図３のよう
に、クロックのハイ（ＨＩ）、ロー（ＬＯ）でオン（Ｏ
Ｎ）／オフ（ＯＦＦ）またはオフ／オンを繰り返し、コ
ンデンサ１１、６を充電する。また、ＮチャネルＭＯＳ
トランジスタ２のトランジスタ２のオン抵抗とコンデン
サ６、１１の容量とで決まる放電時定数は、Ｐチャネル
ＭＯＳトランジスタ１０ないしＰチャネルＭＯＳトラン
ジスタ１による充電時定数よりも大きく設定されてい
る。このため、比較器７の入力はほぼハイレベルとな
り、比較器７はクロックありと判定してその出力端子９
にローレベル信号を出力する。
動作を図２及び図３を参照して説明する。ここで、この
クロック断検出回路において、クロックが継続入力して
いる間は、ＰチャネルＭＯＳトランジスタ１０ないしＰ
チャネルＭＯＳトランジスタ１は、図２及び図３のよう
に、クロックのハイ（ＨＩ）、ロー（ＬＯ）でオン（Ｏ
Ｎ）／オフ（ＯＦＦ）またはオフ／オンを繰り返し、コ
ンデンサ１１、６を充電する。また、ＮチャネルＭＯＳ
トランジスタ２のトランジスタ２のオン抵抗とコンデン
サ６、１１の容量とで決まる放電時定数は、Ｐチャネル
ＭＯＳトランジスタ１０ないしＰチャネルＭＯＳトラン
ジスタ１による充電時定数よりも大きく設定されてい
る。このため、比較器７の入力はほぼハイレベルとな
り、比較器７はクロックありと判定してその出力端子９
にローレベル信号を出力する。
【００１５】ここで、図２において、クロックがハイレ
ベルで停止した場合、ＰチャネルＭＯＳトランジスタ１
はオフとなる。すると、比較器７の第２入力端子の電圧
はＮチャネルＭＯＳトランジスタ２のオン抵抗とコンデ
ンサ６とで決まる時定数で電圧降下し、第１入力端子に
接続された基準電圧８より低くなる。このため、比較器
７は、クロックなしと判定するためのハイレベル信号を
その出力端子９から出力する。
ベルで停止した場合、ＰチャネルＭＯＳトランジスタ１
はオフとなる。すると、比較器７の第２入力端子の電圧
はＮチャネルＭＯＳトランジスタ２のオン抵抗とコンデ
ンサ６とで決まる時定数で電圧降下し、第１入力端子に
接続された基準電圧８より低くなる。このため、比較器
７は、クロックなしと判定するためのハイレベル信号を
その出力端子９から出力する。
【００１６】また、図３において、クロックがローレベ
ルで停止した場合、ＰチャネルＭＯＳトランジスタ１０
はオフとなる。すると、比較器７の第２入力端子の電圧
はＮチャネルＭＯＳトランジスタ２のオン抵抗とコンデ
ンサ６、１１とで決まる時定数で電圧降下し、基準電圧
８より低くなる。このため、比較器７は、クロックなし
と判定するためのハイレベル信号をその出力端子９から
出力する。
ルで停止した場合、ＰチャネルＭＯＳトランジスタ１０
はオフとなる。すると、比較器７の第２入力端子の電圧
はＮチャネルＭＯＳトランジスタ２のオン抵抗とコンデ
ンサ６、１１とで決まる時定数で電圧降下し、基準電圧
８より低くなる。このため、比較器７は、クロックなし
と判定するためのハイレベル信号をその出力端子９から
出力する。
【００１７】なお、上記の構成において、ＮチャネルＭ
ＯＳトランジスタ２のオン抵抗とコンデンサ６、１１と
による放電時定数は、ハイレベルで停止した場合と、ロ
ーレベルで停止した場合とで放電時定数が異なる。すな
わち、ハイレベルで停止した時の放電時定数をτh 、ロ
ーレベルで停止した時の放電時定数をτl とそれぞれす
れば、下記式のようになる。
ＯＳトランジスタ２のオン抵抗とコンデンサ６、１１と
による放電時定数は、ハイレベルで停止した場合と、ロ
ーレベルで停止した場合とで放電時定数が異なる。すな
わち、ハイレベルで停止した時の放電時定数をτh 、ロ
ーレベルで停止した時の放電時定数をτl とそれぞれす
れば、下記式のようになる。
【数１】τh ＝ＲON・Ｃ6 τl ＝ＲON・（Ｃ6 ＋Ｃ11）
【００１８】ここで、ゲート電圧をＶG 、スレシュホル
ドをＶT 、コンデンサ６と１１の容量値をＣ6 とＣ11と
すれば、ＮチャネルＭＯＳトランジスタ２のオン抵抗Ｒ
ON＝１／β（ＶG −ＶT ）である。そして、コンデンサ
６の値>>コンデンサ１１の値とすれば、ハイレベルで停
止した場合の放電時定数と、ローレベルで停止した場合
の放電時定数はほぼ等しいとみなされる。つまり、放電
時定数τh ＝τl ＝ＲON・Ｃ6 となる。
ドをＶT 、コンデンサ６と１１の容量値をＣ6 とＣ11と
すれば、ＮチャネルＭＯＳトランジスタ２のオン抵抗Ｒ
ON＝１／β（ＶG −ＶT ）である。そして、コンデンサ
６の値>>コンデンサ１１の値とすれば、ハイレベルで停
止した場合の放電時定数と、ローレベルで停止した場合
の放電時定数はほぼ等しいとみなされる。つまり、放電
時定数τh ＝τl ＝ＲON・Ｃ6 となる。
【００１９】
【発明の効果】以上の説明から明らかなように、本発明
によれば、クロックの停止したレベル（ハイレベル、ロ
ーレベル）に拘らず、１つの基本回路で検出することが
可能であるクロック断検出回路を提供することができ
て、回路規模の小形化と消費電流（消費電力）の低減を
図ることができる。
によれば、クロックの停止したレベル（ハイレベル、ロ
ーレベル）に拘らず、１つの基本回路で検出することが
可能であるクロック断検出回路を提供することができ
て、回路規模の小形化と消費電流（消費電力）の低減を
図ることができる。
【図１】本発明のクロック断検出回路の実施の形態の回
路図。
路図。
【図２】図１の実施の形態における各部の信号の波形
図。
図。
【図３】図１の実施の形態における各部の信号の波形
図。
図。
【図４】従来のクロック断検出回路の基本回路の回路
図。
図。
【図５】図４の基本回路を２つ用いて構成される従来の
クロック断検出回路の説明図。
クロック断検出回路の説明図。
【図６】図４の基本回路における各部の信号の波形図。
【図７】図４の基本回路における各部の信号の波形図。
１，１０ ＰチャネルＭＯＳトランジスタ ２ ＮチャネルＭＯＳトランジスタ ５ 電源 ６，１１ コンデンサ ７ 比較器
Claims (3)
- 【請求項１】 ゲートにクロック信号が入力される第１
のＰチャネルＭＯＳトランジスタと、 ゲートに前記クロック信号が反転入力されるとともにソ
ースに電源が接続された第２のＰチャネルＭＯＳトラン
ジスタと、 第１端子が接地され第２端子が前記第２のＰチャネルＭ
ＯＳトランジスタのドレインと前記第１のＰチャネルＭ
ＯＳトランジスタのソースとの間に接続された第１のコ
ンデンサと、 第１端子が接地され第２端子が前記第１のＰチャネルＭ
ＯＳトランジスタのドレインに接続された第２のコンデ
ンサと、 第１入力端子に所定の基準電圧が入力され第２入力端子
に前記第２のコンデンサの第２端子が接続された比較器
とを有することを特徴とするクロック断検出回路。 - 【請求項２】 前記比較器は、第２入力端子への入力電
圧が前記第１入力端子に入力された前記基準電圧より低
い場合にはクロック断検出を出力するものであることを
特徴とする請求項１記載のクロック断検出回路。 - 【請求項３】 ドレインが前記第１のＰチャネルＭＯＳ
トランジスタのドレインと接続され、ソースが接地され
るともに、ゲートが所定の基準電圧に接続されたＮチャ
ネルＭＯＳトランジスタを更に有することを特徴とする
請求項１または２記載のクロック断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205828A JPH0955769A (ja) | 1995-08-11 | 1995-08-11 | クロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205828A JPH0955769A (ja) | 1995-08-11 | 1995-08-11 | クロック断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955769A true JPH0955769A (ja) | 1997-02-25 |
Family
ID=16513390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7205828A Pending JPH0955769A (ja) | 1995-08-11 | 1995-08-11 | クロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955769A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244787A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 発振停止検出回路、発振装置、半導体装置、電子機器および時計 |
| US20110320852A1 (en) * | 2010-06-23 | 2011-12-29 | Novatek Microelectronics Corp. | Clock circuit and reset circuit and method thereof |
-
1995
- 1995-08-11 JP JP7205828A patent/JPH0955769A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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