KR20230013732A

KR20230013732A - 복수의 전력 관리 집적 회로들을 포함하는 전자 장치 및 그것의 동작 방법

Info

Publication number: KR20230013732A
Application number: KR1020210094481A
Authority: KR
Inventors: 석민식; 옥시영; 장재규; 이승재; 이영훈; 이지혜; 전상주
Original assignee: 삼성전자주식회사
Priority date: 2021-07-19
Filing date: 2021-07-19
Publication date: 2023-01-27
Also published as: CN115639902A; US20230019075A1

Abstract

제 1 PMIC, 제 2 PMIC, 및 제 3 PMIC를 포함하는 전자 장치가 개시된다. 제 1 PMIC는 제 1 핀, 제 2 핀, 제 1 핀과 연결되는 제 1 폴트 컨트롤러, 및 제 2 핀과 연결되는 제 1 인터페이스 회로를 포함한다. 제 2 PMIC는 제 1 핀과 전기적으로 연결되는 제 3 핀, 제 4 핀, 제 3 핀과 연결되는 제 2 폴트 컨트롤러, 및 제 4 핀과 연결되는 제 2 인터페이스 회로를 포함한다. 제 3 PMIC는 제 1 핀과 전기적으로 연결되는 제 5 핀, 제 6 핀, 제 5 핀과 연결되는 제 3 폴트 컨트롤러, 및 제 6 핀과 연결되는 제 3 인터페이스 회로를 포함한다. 제 1 PMIC는 파워 온 시퀀스 또는 파워 오프 시퀀스 시, 제 1 핀의 전압 레벨의 변화를 감지하고, 제 1 핀의 전압 레벨의 변화에 응답하여 제 1 인터페이스 회로와 제 2 인터페이스 회로 간의 통신 및 제 1 인터페이스 회로와 제 3 인터페이스 회로 간의 통신 중 적어도 하나를 수행한다.

Description

복수의 전력 관리 집적 회로들을 포함하는 전자 장치 및 그것의 동작 방법{ELECTRONIC DEVICE INCLUDING A PLURALITY OF POWER MANAGEMENT INTEGRATED CIRCUITS AND METHOD OF OPERATING THE SAME}

본 개시는 전자 장치에 관한 것으로, 좀 더 상세하게는, 복수의 PMIC들을 포함하는 전자 장치 및 그것의 동작 방법에 관한 것이다.

근래에 들어 스마트폰, 태블릿 등과 같은 다양한 유형의 전자 장치들이 이용되고 있다. 전자 장치는 전자 장치에 포함되는 다양한 구성 요소들의 동작들에 따라 다양한 기능들을 수행한다. 이를 위해 전자 장치는 다양한 값의 전압들을 제공하는 레귤레이터, DC(Direct Current)-DC 컨버터 등과 같은 회로들을 포함한다.

일반적으로, 전자 장치가 하나의 전력 관리 집적 회로를 포함하는 경우, 다양한 값의 전압들은 하나의 전력 관리 집적 회로의 제어 하에 전자 장치의 다양한 구성 요소들에 제공된다. 그러나, 전자 장치의 집적화, 소형화 등으로 인하여, 전자 장치의 구성 요소들에 보다 효율적으로 전압들을 공급하기 위해 복수의 전력 관리 집적 회로들을 사용하는 경우, 안정적인 전압 공급을 위한 전력 관리 집적 회로들 간의 동기화가 필수적이다.

한편, 동기화를 위한 전원 관리 집적 회로들 간의 통신을 위해 전원 관리 집적 회로들만을 위한 전용 핀이 사용될 수 있으나, 이는 불필요한 크기의 증가 및 전용 핀의 사용에 따른 전력의 손실을 초래한다. 따라서, 효율적인 전압 제공을 위한 전력 관리 집적 회로들 간의 동기화가 중요한 문제로 부각되고 있다.

본 개시의 기술 사상은 복수의 PMIC들을 포함하는 전자 장치의 동작 시 PMIC들의 파워 레일들을 SPMI 통신을 이용하여 동기화 시켜 전자 장치에 안정적인 전압들을 제공하는데 있다.

본 개시의 실시 예에 따른 전자 장치는, 제 1 핀, 제 2 핀, 상기 제 1 핀과 연결되는 제 1 폴트 컨트롤러, 및 상기 제 2 핀과 연결되는 제 1 인터페이스 회로를 포함하는 제 1 PMIC, 그리고 상기 제 1 핀과 전기적으로 연결되는 제 3 핀, 제 4 핀, 상기 제 3 핀과 연결되는 제 2 폴트 컨트롤러, 및 상기 제 4 핀과 연결되는 제 2 인터페이스 회로를 포함하는 제 2 PMIC, 그리고 상기 제 1 핀과 전기적으로 연결되는 제 5 핀, 제 6 핀, 상기 제 5 핀과 연결되는 제 3 폴트 컨트롤러, 및 상기 제 6 핀과 연결되는 제 3 인터페이스 회로를 포함하는 제 3 PMIC를 포함하되, 상기 제 1 PMIC는 파워 온 시퀀스 또는 파워 오프 시퀀스 시, 상기 제 1 핀의 전압 레벨의 변화를 감지하고, 상기 제 1 핀의 상기 전압 레벨의 변화에 응답하여 상기 제 1 인터페이스 회로와 상기 제 2 인터페이스 회로 간의 통신 및 상기 제 1 인터페이스 회로와 상기 제 3 인터페이스 회로 간의 통신 중 적어도 하나를 수행할 수 있다.

본 개시의 실시 예에 따른 전자 장치는, 제 1 핀, 제 2 핀, 상기 제 1 핀과 연결되는 제 1 폴트 컨트롤러, 및 상기 제 2 핀과 연결되는 제 1 인터페이스 회로를 포함하는 제 1 PMIC, 상기 제 1 핀과 전기적으로 연결되는 제 3 핀, 제 4 핀, 상기 제 3 핀과 연결되는 제 2 폴트 컨트롤러, 및 상기 제 4 핀과 연결되는 제 2 인터페이스 회로를 포함하는 제 2 PMIC, 그리고 메인 인터페이스 회로를 포함하는 메인 프로세서를 포함하되, 상기 제 1 PMIC는, 파워 온 시퀀스 또는 파워 오프 시퀀스 시, 제 1 인터페이스 회로와 상기 제 2 인터페이스 회로 간의 통신을 수행하고, 상기 메인 프로세서는, 상기 파워 온 시퀀스와 상기 파워 오프 시퀀스 사이의 구간에서, 상기 제 1 인터페이스 회로와 상기 메인 인터페이스 회로 간의 통신 및 상기 제 2 인터페이스 회로와 상기 메인 인터페이스 회로 간의 통신 중 적어도 하나를 수행할 수 있다.

본 개시의 실시 예에 따른 전자 장치의 동작 방법은, 노드에 제 1 폴트 핀이 연결되는 제 1 PMIC, 상기 노드에 제 2 폴트 핀이 연결되는 제 2 PMIC, 및 메인 프로세서를 포함하는 전자 장치의 동작 방법은, 상기 제 1 PMIC가 상기 노드의 전압 레벨을 체크하는 단계, 상기 노드의 상기 전압 레벨의 변화에 응답하여, 상기 제 1 PMIC가 상기 제 1 PMIC와 상기 제 2 PMIC간의 SPMI(System Power Management Interface) 규약에 기반하는 통신을 수행하는 단계, 그리고 상기 통신에 기반하여 상기 제 1 PMIC의 파워 레일들 및 상기 제 2 PMIC의 파워 레일들을 순차적으로 파워-온 시키는 단계를 포함할 수 있다.

본 개시의 실시 예에 의하면, 복수의 PMIC들을 포함하는 전자 장치의 동작 시 PMIC들의 파워 레일들을 SPMI 통신을 이용하여 동기화 시켜 전자 장치에 안정적인 전압들을 제할 수 있다.

본 개시에 의하면, 파워 온 시퀀스 및/또는 파워 오프 시퀀스 시 하나의 전용 핀과 하나의 공용 핀을 이용하여 PMIC들 간의 통신을 제공하므로, 별도의 추가적인 전용 핀을 필요로 하지 않는다.

뿐만 아니라, 하나의 전용 핀만을 이용하기 때문에, 별도의 추가적인 전용 핀을 이용할 때의 면적 손실 및 전력 손실을 줄일 수 있다.

도 1은 본 개시의 실시 예에 따른 전자 회로를 포함할 수 있는 전자 장치의 예시적인 구성을 보여주는 블록도이다.
도 2는 도 1의 전자 장치에서 구성 요소들로 전력을 전달하는 것과 관련되는 예시적인 구성을 도시한다.
도 3은 도 2의 전력 관리 장치의 예시적인 구성을 도시한다.
도 4는 본 개시의 실시 예에 따른 전력 관리 장치의 동작 방법을 나타내는 순서도이다.
도 5는 본 개시의 실시 예에 따른 PMIC의 예시적인 구성을 도시한다.
도 6은 본 개시의 실시 예에 따른 PMIC의 폴트 컨트롤러의 예시적인 구성을 도시한다.
도 7은 본 개시의 실시 예에 따른 PMIC들의 파워 온 시퀀스에서의 동작들을 예시적으로 도시한다.
도 8a 및 도 8b는 파워 온 시퀀스 시 부트 카운트와 관련된 테이블들을 도시한다.
도 9는 도 6 및 도 7의 전력 관리 장치의 동작과 관련된 신호들의 타이밍도이다.
도 10은 본 개시의 실시 예에 따른 전력 관리 장치의 동작 방법을 나타내는 순서도이다.
도 11은 파워 오프 시퀀스에서 본 개시의 실시 예에 따른 전력 관리 장치(100)의 예시적인 동작을 도시한다.
도 12는 11의 전력 관리 장치의 동작과 관련된 신호들의 타이밍도이다.
도 13은 파워 오프 시퀀스에서 본 개시의 실시 예에 따른 전력 관리 장치의 예시적인 동작을 도시한다.
도 14는 13의 전력 관리 장치의 동작과 관련된 신호들의 타이밍도이다.
도 15는 본 개시의 실시 예에 따른 파워 시퀀스 인터페이스(power sequence interface)의 전체적인 흐름도를 도시한다.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.

상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 블록(block), ~기(~or, ~er) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈 (microelectromechanical system; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.

도 1은 본 개시의 실시 예에 따른 전자 회로를 포함할 수 있는 전자 장치(1000)의 예시적인 구성을 보여주는 블록도이다. 예를 들어, 전자 장치(1000)는 데스크톱 컴퓨터, 태블릿 컴퓨터, 랩톱 컴퓨터, 스마트폰, 웨어러블(Wearable) 장치, 워크스테이션, 서버, 전기 자동차, 가전기기, 의료기기 등과 같은 다양한 유형의 전자 장치들 중 하나로 구현될 수 있다.

전자 장치(1000)는 다양한 전자 회로를 포함할 수 있다. 예를 들어, 전자 장치(1000)의 전자 회로들은 이미지 처리 블록(1100), 통신 블록(1200), 오디오 처리 블록(1300), 버퍼 메모리(1400), 불휘발성 메모리(1500), 유저 인터페이스(1600), 메인 프로세서(1800), 전력 관리 장치(1900), 및 충전 회로(1910)를 포함할 수 있다.

예를 들어, 전자 장치(1000)는 배터리(1920)로 연결될 수 있고, 배터리(1920)는 전자 장치(1000)의 동작에 이용되는 전력을 공급할 수 있다. 다만, 본 발명은 이 예로 한정되지 않고, 전자 장치(1000)로 공급되는 전력은 배터리(1920) 외의 다른 전원으로부터 올 수 있다.

이미지 처리 블록(1100)은 렌즈(1110)를 통해 빛을 수신할 수 있다. 이미지 처리 블록(1100)에 포함되는 이미지 센서(1120) 및 이미지 신호 처리기(1130)는 수신되는 빛에 기초하여, 외부 객체와 관련되는 이미지 정보를 생성할 수 있다.

통신 블록(1200)은 안테나(1210)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(1200)의 송수신기(1220) 및 MODEM(Modulator/Demodulator, 1230)은 다양한 유선/무선 통신 규약 중 하나 이상에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.

오디오 처리 블록(1300)은 오디오 신호 처리기(1310)를 이용하여 소리 정보를 처리할 수 있다. 오디오 처리 블록(1300)은 마이크(1320)를 통해 오디오 입력을 수신할 수 있고, 스피커(1330)를 통해 오디오를 출력할 수 있다.

버퍼 메모리(1400)는 전자 장치(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예를 들어, 버퍼 메모리(1400)는 메인 프로세서(1800)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예를 들어, 버퍼 메모리(1400)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.

불휘발성 메모리(1500)는 전력 공급과 무관하게 데이터를 저장할 수 있다. 예를 들어, 불휘발성 메모리(1500)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 다양한 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예를 들어, 불휘발성 메모리(1500)는 SD(Secure Digital) 카드 또는 SSD(Solid State Drive)와 같은 착탈식 메모리, 및/또는 eMMC(Embedded Multimedia Card)와 같은 내장(Embedded) 메모리를 포함할 수 있다.

유저 인터페이스(1600)는 사용자와 전자 장치(1000) 사이의 통신을 중재할 수 있다. 예를 들어, 유저 인터페이스(1600)는 사용자로부터 입력을 수신하기 위한 입력 인터페이스 및 사용자에게 정보를 제공하기 위한 출력 인터페이스를 포함할 수 있다.

메인 프로세서(1800)는 전자 장치(1000)의 구성 요소들의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(1800)는 전자 장치(1000)를 동작시키기 위해 다양한 연산을 처리할 수 있다. 예를 들어, 메인 프로세서(1800)는 범용(General-purpose) 프로세서, 전용(Special-purpose) 프로세서, 어플리케이션(Application) 프로세서, 마이크로프로세서 등과 같이, 하나 이상의 프로세서 코어를 포함하는 연산 처리 장치/회로로 구현될 수 있다.

전력 관리 장치(1900) 및 충전 회로(1910)는 전자 장치(1000)를 동작시키는 데에 이용되는 전력을 공급할 수 있다. 예를 들어, 전력 관리 장치(1900)는 복수의 PMIC(power management integrated circuit)들로 구현될 수 있다. 이는 도 2를 참조하여 설명될 것이다.

도 2는 도 1의 전자 장치(1000)에서 구성 요소들로 전력을 전달하는 것과 관련되는 예시적인 구성을 도시한다.

전력 관리 장치(1900)는 파워 레일들을 통하여 전자 장치(1000)의 구성 요소들(1100~1800)로 전력을 공급할 수 있다. 예를 들어, 충전 회로(1910)는 배터리(1920) 및/또는 다른 외부 전원으로부터 수신되는 전력(PWR)에 기초하여 입력 전압을 출력할 수 있다. 전력 관리 장치(1900)는 입력 전압에 기초하여, 전자 장치(1000)의 구성 요소들로 공급될 전력을 출력할 수 있다. 전력 관리 장치(1900)는 시스템 전압을 적절하게 변환하여 획득되는 전력을 전자 장치(1000)의 구성 요소들로 전달할 수 있다. 예를 들어, 충전 회로(1910)는 전력 관리 장치(1900) 외부에 구현되거나, 전력 관리 장치(1900)를 구성하는 PMIC들 적어도 일부의 구성으로 구현될 수 있다.

실시 예에 있어서, 전력 관리 장치(1900)는 복수의 PMIC들을 포함할 수 있으며, 각 PMIC는 전자 장치(1000)의 적어도 하나의 구성 요소에 전력을 공급할 수 있다. 예를 들어, 각 PMIC로부터 출력되는 전압은 이미지 처리 블록(1100), 통신 블록(1200), 오디오 처리 블록(1300), 버퍼 메모리(1400), 불휘발성 메모리(1500), 유저 인터페이스(1600)(예컨대, 디스플레이 장치(1610), 터치 처리 IC(Integrated Circuit)(1690) 등과 같은 입력/출력 인터페이스들), 및 메인 프로세서(1800) 중 적어도 하나로 전달될 수 있다. 전자 장치(1000)의 구성 요소들은 전달된 전압에 기초하여 동작할 수 있다.

한편, 복수의 PMIC들로부터 생성된 전압들은 미리 정해진 순서에 따라 전자 장치(1000)의 구성 요소들로 전달되거나, 전달이 차단될 수 있다. 이를 위해 복수의 PMIC들은 파워 온 시퀀스(power on sequence) 및 파워 오프 시퀀스(power off sequence)동안 서로 동기화될 수 있다. 예를 들어, 복수의 PMIC들은 동기화를 위해 SPMI(System Power Management Interface) 규약에 기반하는 통신을 수행할 수 있다.

도 1 및 도 2에 나타낸 구성 요소들은 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지는 않는다. 전자 장치(1000)는 도 1 및 도 2에 나타낸 구성 요소들 중 하나 이상을 포함하지 않을 수 있고, 추가로 또는 대안적으로 도 1 및 도 2에 나타내지 않은 적어도 하나의 구성 요소를 더 포함할 수 있다.

도 3은 도 2의 전력 관리 장치(1900)의 예시적인 구성을 도시한다.

전력 관리 장치(100)는 복수의 PMIC들(110~1n0)을 포함할 수 있다. PMIC(110)는 폴트(fault) 컨트롤러(112) 및 SPMI 인터페이스 회로(114)를 포함할 수 있으며, 다른 PMIC들도 유사한 구성을 포함할 수 있다. 복수의 PMIC들의 폴트 컨트롤러들(예컨대, 112, 122 등)은 전용 라인을 통하여 서로 연결될 수 있으며, 복수의 PMIC들의 SPMI 인터페이스 회로들(예컨대, 114, 124 등)은 클럭 라인과 데이터 라인을 통하여 서로 연결될 수 있다. 이를 위해, 각 PMIC는 폴트 컨트롤러에 연결되는 핀(예컨대, P11, P21 등)을 포함할 수 있고, SPMI 인터페이스 회로에 연결되는 핀(예컨대, P12, P22 등)을 포함할 수 있다.

실시 예에 있어서, PMIC(110)는 마스터 (또는 메인) PMIC일 수 있다. PMIC(110)는 전력 관리 장치(100)의 전반적인 동작을 제어할 수 있다. 예를 들어, PMIC(110)는 파워 온 시퀀스 동안 다른 PMIC들(120~1n0)과의 통신을 위한 버스 오브 마스터(bus of master; BOM)로 동작할 수 있다. 그리고, PMIC(110)는 다른 PMIC들(120~1n0)로부터 획득된 정보에 기반하여 전력 관리 장치(100)를 구성하는 모든 PMIC들에 대한 파워-온/오프와 관련된 동작들을 제어할 수 있다. 나아가, PMIC(110)는 별도의 보조 전원 및/또는 백-업 전원을 포함할 수 있다.

실시 예에 있어서, PMIC들(120~1n0)의 각각은 슬레이브 (또는 서브) PMIC일 수 있다(n은 자연수). PMIC들(120~1n0)의 각각은 파워 온 시퀀스 시 자신의 파워 온 리셋(power on reset; POR) 상태를 폴트 핀(P21 등)을 통하여 PMIC(110)에 알려줄 수 있다. 그리고, PMIC들(120~1n0)의 각각은 파워 오프 시퀀스 시 이상 상태로 인한 오프 요청(off request)을 폴트 핀(P21 등)을 통하여 PMIC(110)에 알려줄 수 있다. PMIC들(120~1n0)의 각각은 파워 온 시퀀스 (또는 파워 오프 시퀀스) 동안 SPMI 통신을 통하여 PMIC(110)로부터 수신된 데이터(SDATA)에 기반하여 파워-온 (또는 파워-오프) 될 수 있다.

실시 예에 있어서, 핀들(P11, P21 등)은 각 PMIC의 이상 상태를 알리는데 이용될 수 있으며, 핀들(P12, P22 등)은 파워 온 또는 파워 오프와 관련된 데이터(SDATA)를 전송하거나 수신하는데 이용될 수 있다.

예를 들어, PMIC(110)에 이상 상태가 감지된 경우, PMIC(110)는 핀(P11)의 전압 레벨을 천이시킴으로써 마스터 PMIC에서 이상 상태가 발생하였음을 다른 PMIC들(120~1n0)에게 알려줄 수 있다. 이후, PMIC(110)는 SPMI 통신을 통하여 PMIC들(120~1n0)에게 파워 오프 시퀀스와 관련된 데이터(SDATA)를 전송할 수 있다.

예를 들어, PMIC(120)에 이상 상태가 감지된 경우, PMIC(120)는 핀(P21)의 전압 레벨을 천이시킴으로써 슬레이브 PMIC(120)에 이상 상태가 발생하였음을 PMIC(110)에 알려줄 수 있다. 이후, PMIC(120)에서 이상이 발생하였음을 안 PMIC(110)는 SPMI 통신을 통하여 PMIC들(120~1n0)에게 파워 오프 시퀀스와 관련된 데이터(SDATA)를 전송할 수 있다.

한편, 핀들(P12, P22 등)은 공용 핀일 수 있다. 즉, 파워 온 시퀀스와 파워 오프 시퀀스 이외의 구간(예컨대, 파워 온과 파워 오프 사이에서 전자 장치가 동작하는 구간)에서, 핀들(P12, P22 등)을 통한 PMIC들(110~1n0) 간의 통신은 차단될 수 있으며, 핀들(P12, P22 등)은 각 PMIC와 메인 프로세서(도 1, 1800)와의 SPMI 통신을 위해 이용될 수 있다.

도 4는 본 개시의 실시 예에 따른 전력 관리 장치의 동작 방법을 나타내는 순서도이다.

도 3과 함께 도 4를 참조하면, 각 PMIC의 파워 온 리셋이 순차적으로 릴리즈(release) 될 수 있다(S110). PMIC(110~1n0)들의 파워 온 리셋들이 릴리즈 됨으로써, 각 PMIC의 동작과 관련된 값들 중 일부는 초기값으로부터 천이될 수 있다. PMIC들(110~1n0)의 파워 온 리셋의 릴리즈는 미리 정해진 순서에 따라 행해질 수 있다.

모든 PMIC들의 파워 온 리셋들이 릴리즈 될 때, 폴트 핀들(P11, P21 등)을 포함하는 노드의 전압 레벨은 초기 값(예컨대, 로직 로우)으로부터 로직 하이로 천이될 수 있다. 이때, PMIC(110)는 폴트 핀의 전압 레벨을 체크할 수 있다(S120). 여기서, 폴트 핀의 전압 레벨이라 함은, 폴트 핀들(P11, P21 등)을 포함하는 노드의 전압 노드를 의미할 수 있다.

폴트 핀의 전압 레벨이 로직 로우로부터 로직 하이로 천이하였음을 확인한 PMIC(110)는 전원(power source)의 입력을 기다릴 수 있다(S130). PMIC들로 전원이 입력되면, PMIC(110)는 다른 PMIC들(120~1n0)의 각각과 SPMI 통신을 수행할 수 있으며, 다른 PMIC들(120~1n0)의 각각의 파워 레일들이 SPMI 통신으로 동기화된 순서에 따라 파워-온 될 수 있도록 한다(S140). 결국 PMIC들(110~1n0)의 파워 레일들을 통하여 외부의 다른 구성들(예컨대, 도 2의 1100~1800)로 전압이 공급될 수 있다(S150).

도 5는 본 개시의 실시 예에 따른 PMIC의 예시적인 구성을 도시한다. 예시적으로, 도 3의 PMIC(110)가 도시되었다. PMIC(110)는 로직 회로(111), 써멀 셧다운(thermal shutdown) 감지기(113), SPMI 인터페이스 회로(114), 레지스터(115), DC(direct current)-DC 변환 회로(116), 및 레귤레이팅 회로(117)를 포함할 수 있다. DC-DC 변환 회로(116)는 복수의 DC-DC 컨버터들을 포함할 수 있고, 레귤레이팅 회로(117)는 복수의 레귤레이터들을 포함할 수 있다. 한편, 복수의 DC-DC 컨버터들과 복수의 레귤레이터들은 파워 레일로 칭해질 수 있다.

로직 회로(111)는 PMIC(110)의 전반적인 동작을 제어할 수 있다. 예를 들어, 로직 회로(111)는 파워 온 시퀀스 시 PMIC들(도 3, 110~1n0)의 출력 전압들(예컨대, VOUT1~VOUT4 및 다른 PMIC들의 출력 전압들)이 전자 장치의 각 구성 요소들로 공급되는 순서를 관리할 수 있다. 로직 회로(111)는 배터리(도 2, 1920) 또는 외부 전원(PWR)에 기반하는, 충전 회로(도 2, 1910)의 출력 전압일 수 있다. 로직 회로(111)는 폴트 컨트롤러(112)를 포함할 수 있다. 폴트 컨트롤러(112)는 폴트 핀(P11)의 전압 레벨을 감지함으로써 외부 PMIC에서 이상이 발생하였는지 여부를 판별할 수 있다. 폴트 컨트롤러(112)는 폴트 핀(P11)의 전압 레벨을 제어함으로써, PMIC(110)에 이상이 발생하였음을 외부 PMIC에 알릴 수 있다.

써멀 셧다운 감지기(113)는 PMIC(110) 내부의 열을 감지할 수 있다. 써멀 셧다운 감지기(113)는, 감지된 열 (또는 온도)이 특정 레벨을 초과하는 경우, 써멀 셧다운과 관련된 신호를 생성할 수 있다. 써멀 셧다운 감지기(113)는 써멀 셧다운과 관련된 신호를 폴트 컨트롤러(112)로 전달할 수 있으며, 폴트 컨트롤러(112)는 써멀 셧다운과 관련된 신호에 기반하여 폴트 핀(P11)의 전압 레벨을 제어할 수 있다.

SPMI 인터페이스 회로(114)는 SPMI 프로토콜에 기반한 통신 환경을 제공할 수 있다. SPMI 인터페이스 회로(114)는 클럭(SCLK), 및 클럭(SCLK)에 동기화되어 출력되는 데이터(SDATA)를 생성하기 위한 다양한 논리 소자들을 포함할 수 있다. SPMI 프로토콜 하에서 클럭(SCLK)과 데이터(SDATA)는 별도의 핀을 통하여 각각 전송될 수 있다. 다만, 이하 도시의 간략화를 위해, 클럭(SCLK)이 전송되는 핀과 데이터(SDATA)가 전송되는 핀을 통칭하여 P12라 표기하기로 한다.

레지스터(115)는 상태 레지스터 및 카운트 레지스터를 포함할 수 있다. 상태 레지스터는 파워 온 시퀀스 시 PMIC의 부팅과 관련된 상태(status)에 관한 정보를 저장할 수 있다. 카운트 레지스터는 파워 온 되는 DC-DC 컨버터들 및 레귤레이터들의 파워-온과 관련된 카운팅 값을 저장할 수 있다. 로직 회로(111)는 상태 레지스터에 저장된 값 및 카운트 레지스터에 저장된 값을 참조하여, 파워 온 시퀀스가 제대로 수행되는지 여부를 판별할 수 있다.

DC-DC 변환 회로(116)는 배터리(1920) 및/또는 외부 전원(PWR)의 전압을 변화하여 PMIC(110)에 의해 요구되는 전압들을 출력할 수 있다. 예를 들어, DC-DC 변환 회로(116)는 입력 전압(VIN)에 기반하여 레귤레이팅 회로(117)에 의해 요구되는 전압(들)을 출력하거나, PMIC(110) 외부의 구성 요소에 의해 이용되는 전압(VOUT4)을 출력할 수 있다. 예를 들어, DC-DC 변환 회로(116)를 구성하는 각 DC-DC 컨버터는 스텝-업 컨버터(예컨대, 부스트 컨버터) 또는 스텝-다운 컨버터(예컨대, 벅 컨버터)일 수 있다.

레귤레이팅 회로(117)는 DC-DC 변환 회로(116)를 구성하는 적어도 하나의 DC-DC 컨버터로부터 출력되는 전압을 변환하여 다양한 레벨의 출력 전압들(VOUT1~VOUT3)을 출력할 수 있다. 예를 들어, 레귤레이팅 회로(117)를 구성하는 각 레귤레이터는 LDO(low drop-out) 레귤레이터일 수 있다.

비록 도면에는 레귤레이터들로부의 출력 전압들(VOUT1~VOUT3)과 DC-DC 컨버터로부터의 출력 전압(VOUT4)이 도시되었으나, 출력 전압들의 개수는 이에 한정되지 않는다. 그리고, 비록 도면에 도시되지는 않았지만, PMIC(110)는 밴드 갭 레퍼런스(band gap reference) 전압을 생성하기 위한, 밴드 갭 레퍼런스 전압 생성기, PMIC(110)의 동작에 필요한 정보를 저장하는 롬(ROM), 과전류 보호(over current protection) 또는 과전압 보호(over voltage protection)를 수행하는 회로 등을 더 포함할 수 있다.

나아가, 도 5에 도시된 구성요소들은 수행되는 기능에 따라 구분된 것이며, 각 구성 요소에 의해 수행되는 기능의 적어도 일부는 다른 구성 요소에 병합(merge)될 수 있다. 그리고, 다른 PMIC들(120~1n0)의 구성은 도 5의 PMIC(110)의 구성과 대체로 동일할 수 있다. 다만, PMIC들(120~1n0)은 독립적으로 파워 온 시퀀스 및 파워 오프 시퀀스를 진행할 수 없으며, PMIC(110)의 제어 하에 파워 온 시퀀스 및 파워 오프 시퀀스를 수행할 수 있다.

도 6은 본 개시의 실시 예에 따른 PMIC의 폴트 컨트롤러의 예시적인 구성을 도시한다. 도시의 간략화를 위해, 전력 관리 장치(100)는 하나의 마스터 PMIC(110)와 두 개의 슬레이브 PMIC들(120, 130)을 포함하는 것으로 가정하며, 폴트 컨트롤러들(112, 122, 132)의 상세한 구성과 함께 SPMI 인터페이스 회로들(114, 124, 134)도 함께 도시되었다.

PMIC(110)는 전력 관리 장치(100)의 모든 PMIC들에 이상이 없음이 확인되어야 파워 온 시퀀스를 수행할 수 있다. PMIC들(110, 120, 130)의 폴트 컨트롤러들(112,122, 132)의 각각은 폴트 핀들(P11, P21, P31)이 연결되는 노드(N1)의 전압을 특정 레벨로 유지시킴으로써, 해당 PMIC에 이상이 없음을 다른 PMIC에게 알릴 수 있다. 그리고 PMIC(110)는 노드(N1)의 레벨을 판별함으로써, PMIC들(120, 130)에 이상이 없음을 인식할 수 있다.

폴트 컨트롤러(112)는 트랜지스터(TR1), 증폭기(AMP1), 스위치(SW), 및 풀-업 저항(R)을 포함할 수 있다. 폴트 컨트롤러(112)는 오픈-드레인(open-drain) 구조를 가질 수 있다. 즉, 트랜지스터(TR1)의 소스 전극은 접지될 수 있으며, 드레인 전극은 폴트 핀들(P11, P21, P31)이 연결되는 노드(N1)에 연결될 수 있다. 풀-업 인에이블 신호(PU_EN)의 활성화에 의해 스위치(SW)가 스위칭-온 되면, 입력 전압(VIN)은 풀-업 저항(R)을 통하여 노드(N1)에 전달될 수 있다. 그리고, 증폭기(AMP1)는 노드(N1)의 전압을 증폭하여 폴트 신호(FAULT1)를 출력할 수 있다.

폴트 컨트롤러(122)는 트랜지스터(TR2) 및 증폭기(AMP2)를 포함할 수 있으며, 폴트 컨트롤러(132)는 트랜지스터(TR3) 및 증폭기(AMP3)를 포함할 수 있다. 트랜지스터(TR2)의 소스 전극은 접지될 수 있으며, 드레인 전극은 노드(N1)에 연결될 수 있다. 유사하게, 트랜지스터(TR3)의 소스 전극은 접지될 수 있으며, 드레인 전극은 노드(N1)에 연결될 수 있다. 그리고, 증폭기(AMP2)는 노드(N1)의 전압을 증폭하여 폴트 신호(FAULT2)를 출력할 수 있으며, 증폭기(AMP3)는 노드(N1)의 전압을 증폭하여 폴트 신호(FAULT3)를 출력할 수 있다.

우선, 초기에 파워 온 리셋이 릴리즈(release)되기 전에, 각 PMIC는 노드(N1)의 전압 레벨이 로직 로우를 유지하도록 동작할 수 있다. 예를 들어, 폴트 컨트롤러(112)는 폴트 구동 신호(FAULT DRV1)를 활성화시킬 수 있으며(예컨대, 로직 하이), 폴트 컨트롤러(122)는 폴트 구동 신호(FAULT DRV2)를 활성화시킬 수 있으며(예컨대, 로직 하이), 폴트 컨트롤러(132)는 폴트 구동 신호(FAULT DRV3)를 활성화시킬 수 있다(예컨대, 로직 하이). 그 결과, 트랜지스터들(TR1, TR2, TR3)은 모두 턴-온 되어, 노드(N1)의 전압 레벨은 로직 로우(즉, 접지)를 유지할 수 있다.

이후, PMIC(110)의 파워 온 리셋이 릴리즈 되고 다른 PMIC들(120, 130)의 파워 온 리셋도 순차적으로 릴리즈 되어 폴트 구동 신호들(FAULT1, FAULT2, FAULT3)이 비활성화 되면, 노드(N1)의 전압 레벨은 로직 하이로 천이될 수 있다. PMIC(110)는 노드(N1)의 전압 레벨이 로직 하이로 천이된 것을 감지함으로써, 모든 PMIC들의 파워 온 리셋이 릴리즈 되었음을 확인할 수 있다. 그리고, PMIC들(110, 120, 130)은 전원(power source)의 입력을 대기할 수 있다.

도 7은 본 개시의 실시 예에 따른 PMIC들의 파워 온 시퀀스에서의 동작들을 예시적으로 도시한다. 도 8a 및 도 8b는 파워 온 시퀀스 시 부트 카운트와 관련된 테이블들을 도시한다.

도 7을 참조하면, 각 PMIC로의 전원의 입력이 감지되면, 각 PMIC는 각 SPMI 인터페이스 회로들(114, 124 등)을 통한 데이터 입출력에 필요한 레귤레이터의 전원을 활성화 시킨다. 그리고, 각 PMIC는 각 SPMI 인터페이스 회로들(114, 124 등)의 리셋을 릴리즈 시키고, SPMI 버스 상의 아이들(idle) 여부를 체크한다. SPMI 통신이 가능한 상태임이 확인되면, PMIC(110)는 PMIC들(120, 130)과 통신을 수행할 수 있다.

PMIC(110)는 PMIC들(120, 130)의 밴드 갭 레퍼런스 전압을 생성하기 위한 밴드 갭 레퍼런스 인에이블 신호(BGR_EN)를 PMIC들(120, 130)로 전송할 수 있다. 예를 들어, 밴드 갭 레퍼런스 인에이블 신호는 그룹 아이디(GSID)로서 전송될 수 있다(브로드캐스팅(broadcasting) 방식). 그룹 아이디(GSID)는 하나 이상의 PMIC의 아이디를 포함할 수 있으며, PMIC(110)는 PMIC들(120, 130) 중 적어도 하나의 PMIC에, 동일한 그룹 아이디(GSID)를 통하여 밴드 갭 레퍼런스 인에이블 신호(BGR_EN)를 전송할 수 있다. 설명의 용이함을 위해, PMIC들(120, 130)은 동일한 그룹 아이디(GSID)를 갖는다고 가정한다.

PMIC들(120, 130)이 밴드 갭 레퍼런스 인에이블 신호(BGR_EN)를 수신하면, 밴드 갭 레퍼런스 전압 생성기(BGR)는 PMIC의 동작에 필요한 밴드 갭 레퍼런스 전압을 생성할 수 있다. 밴드 갭 레퍼런스 인에이블 신호(BGR_EN)를 수신한 PMIC(120, 130)는 밴드 갭 레퍼런스 전압이 정상적으로 생성됨을 나타내는 신호(ACK) 또는 그렇지 않음을 나타내는 신호(NACK)를 PMIC(110)로 전송할 수 있다.

PMIC(110)는 PMIC들(120, 130)의 상태(status)를 체크할 수 있다. 상태 체크는 유니크 아이디(USID)를 이용하여 수행될 수 있다. 즉, 각 PMIC는 고유의 아이디를 가질 수 있으며, PMIC(110)는 PMIC(120, 130)에 서로 다른 유니크 아이디들을 전송할 수 있다.

PMIC(110)는 레지스터(125)의 상태 레지스터 값을 읽음으로써, PMIC(120)의 상태를 확인할 수 있다. 예를 들어, PMIC(120)의 밴드 갭 레퍼런스 전압 생성기(BGR)가 제대로 활성화 되었는지 여부를 나타내는 값, 롬(ROM)에 저장된 다양한 설정 값들이 레지스터(125)에 제대로 로딩 되었는지 여부를 나타내는 값, 스테이트 머신이 제대로 동작하는지 여부를 나타내는 값 등이 레지스터(125)에 저장될 수 있다.

PMIC(110)는 PMIC들(120, 130)의 DC-DC 컨버터들과 레귤레이터들이 제대로 파워 온 되었는지 여부를 체크할 수 있다. 이를 위해, PMIC(110)는 부트 카운트 값들을 그룹 아이디(GSID)를 이용하여 PMIC들(120, 130)로 순차적으로 전송할 수 있다(브로드캐스팅 방식). 예를 들어, PMIC(110)는 부트 값들을 1부터 미리 정해진 수까지 순차적으로 전송할 수 있다. PMIC(110)가 전송하는 부트 카운트 값들과, 이에 따라 카운팅된 값들 사이의 관계를 나타내는 테이블의 예가 도 8a 및 도 8b에 도시되었다.

우선, 도 7 및 도 8a를 참조하면, PMIC(110)는 부트 카운팅 값들(즉, 1부터 m+n까지)을 미리 정해진 주기마다 순차적으로 PMIC(120)로 전송할 수 있다. 예를 들어, 각 부트 카운트 값에 대응하는 장치(즉, DC-DC 컨버터 또는 레귤레이터)는 미리 정해져 있을 수 있다. PMIC(110)로부터 부트 카운트 값을 수신한 PMIC(120)는 수신된 부트 카운트 값에 대응하는 DC-DC 컨버터 또는 레귤레이터를 파워-온 시킬 수 있다.

PMIC(120)의 카운터(CNT)는, 해당 DC-DC 컨버터 또는 레귤레이터가 제대로 파워-온 된 경우, 카운팅 값을 하나씩 늘릴 수 있다. 따라서, 모든 DC-DC 컨버터와 모든 레귤레이터가 정상적으로 파워-온 된다면, PMIC(110)로부터 수신된 마지막 부트 카운트 값(즉, m+n)과, 카운터(CNT)에 의한 마지막 카운팅 값(m+n)은 서로 동일할 것이다. 카운터(CNT)에 의한 카운팅 값은 레지스터(125)의 카운트 레지스터에 저장될 수 있다. PMIC(110)는 유니크 아이디(USID)를 이용하여 각 PMIC마다 개별적으로 레지스터(125)의 값을 확인함으로써, PMIC(120)의 DC-DC 컨버터들과 레귤레이터들이 정상적으로 파워-온 되었음을 확인할 수 있다.

다음으로, 도 7 및 도 8b를 참조하면, PMIC(110)는 부트 카운팅 값들(즉, 1부터 m+n까지)을 미리 정해진 주기마다 순차적으로 PMIC(130)로 전송할 수 있다. PMIC(110)로부터 수신된 부트 카운트 값들에 따라, PMIC(130)에서 일어나는 동작들은 전술된 PMIC(120)에서 일어나는 동작들과 대체로 유사할 수 있다.

다만, PMIC(110)로부터 부트 카운트 값(m+1)을 수신하였을 때, 수신된 부트 카운트 값(m+1)에 대응하는 PMIC(130)의 첫 번째 레귤레이터는 제대로 파워-온 되지 않았다. 따라서, PMIC(130)의 카운터(CNT)는 카운팅 값(즉, m)을 증가시키지 않았으며, 이전의 값(즉, m번재 DC-DC 컨버터에 대한 카운팅 값)을 그대로 유지하였음을 알 수 있다.

결과적으로, PMIC(130)의 카운터(CNT)에 의한 최종 카운팅 값은 m+(n-1)로써, PMIC(110)로부터 수신된 부트 카운트 값(m+n)과 일치하지 않는다. PMIC(110)는 PMIC(130)의 레지스터(미도시, 125에 대응하는 구성)에 저장된 최종 카운팅 값(즉, m+(n-1))을 확인함으로써, PMIC(130)의 DC-DC 컨버터들 및 레귤레이터들 중 적어도 하나가 제대로 파워-온 되지 않았음을 확인할 수 있다.

이후, PMIC(110)는 PMIC(130)에 대한 부트 카운트 값을 재전송 함으로써, PMIC(130)의 DC-DC 컨버터들과 레귤레이터들에 대한 파워-온 여부를 다시 체크할 수 있다.

도 9는 도 6 및 도 7의 전력 관리 장치의 동작과 관련된 신호들의 타이밍도이다. 이하, 도 6, 도 7, 및 도 9를 참조하여, 파워 온 시퀀스 시 PMIC들의 동작을 설명한다.

t0~t1 사이에서, 각 PMIC의 파워 온 리셋은 릴리즈 되기 전의 상태일 수 있다. 따라서, PMIC들(110, 120, 130)의 동작과 관련된 값들은 초기값을 유지할 수 있다. 예를 들어, PMIC(110)의 파워 온 리셋 값(POR_M), PMIC(120)의 파워 온 리셋 값(POR_S1), 및 PMIC(130)의 파워 온 리셋 값(POR_S2)은 '0'일 수 있다. 풀-업 인에이블 신호(PU_EN)의 값은 '0'으로써, 입력 전압(VIN)은 핀들(P11, P21, P31)이 연결되는 노드(N1)로 전달되지 않을 수 있다. 폴트 구동 신호들(FAULT DRV1, FAULT DRV2, FAULT DRV3)의 값은 로직 하이(즉, '1')로써, 트랜지스터들(TR1, TR2, TR3)은 모두 턴-온 될 수 있으며, 노드(N1)의 전압 값(FAULTN)은 '0'일 수 있다.

t1에서, PMIC(110)의 파워 온 리셋이 릴리즈 될 수 있다. 따라서, PMIC(110)의 파워 온 리셋 값(POR_M)은 '0'에서 '1'로 천이될 수 있다. 풀-업 인에이블 신호(PU_EN)는 '1'로 활성화될 수 있으며, 폴트 구동 신호(FAULT DRV1)는 '0'으로 비활성화 됨으로써 트랜지스터(TR1)는 턴-오프 될 수 있다. 다만, 비록 트랜지스터(TR1)가 턴-오프 되었다 하더라도, 다른 트랜지스터들(TR2, TR3)은 여전히 턴-온 되었으므로, 노드(N1)의 값(FAULTN)은 여전히 '0'일 수 있다.

t2에서, PMIC(130)의 파워 온 리셋이 릴리즈 될 수 있다. 따라서, PMIC(130)의 파워 온 리셋 값(POR_S2)은 '0'에서 '1'로 천이될 수 있다. 폴트 구동 신호(FAULT DRV3)는 '0'으로 비활성화 됨으로써 트랜지스터(TR3)는 턴-오프 될 수 있다. 다만, 트랜지스터(TR2)는 여전히 턴-온 되었으므로, 노드(N1)의 전압 값(FAULTN)은 여전히 '0'일 수 있다.

t3에서, PMIC(120)의 파워 온 리셋이 릴리즈 될 수 있다. 따라서, PMIC(120)의 파워 온 리셋 값(POR_S1)은 '0'에서 '1'로 천이될 수 있다. 폴트 구동 신호(FAULT DRV2)는 '0'으로 비활성화 됨으로써 트랜지스터(TR2)는 턴-오프 될 수 있다. t3에 d이르러, 모든 트랜지스터들(TR1, TR2, TR3)이 모두 턴-오프 되었으므로, 노드(N1)의 전압 값(FAULTN)은 '0'에서 '로직 하이'로 천이할 수 있다. 다만, 이하 설명의 단순화를 위해, 로직 하이의 전압 값(FAULTN)을 '1'로 칭하기로 한다. t3에서 노드(N1)의 전압 값(FAULTN)이 '0'에서 '1'로 서서히 천이하는 것은 노드(N1)를 구성하는 핀들(P1, P21, P31)의 커패시턴스 성분에 의한 영향임을 개념적으로 나타낸 것이다.

PMIC(110)는 노드(N1)의 전압 값(FAULTN)이 '0'에서 '1'로 천이된 것을 감지함으로써, 모든 PMIC들의 파워 온 리셋이 릴리즈 되었음을 확인할 수 있으며, 전원(PWR_SRC)의 입력을 대기할 수 있다. 예시적으로, t3~t4 사이의 임의의 순간에서, 전원(PWR_SRC)이 입력된 것으로 도시되었다.

t4에서, PMIC(110)는 PMIC들(120, 130)과 SPMI 통신을 수행할 수 있다. SPMI 통신은 도 7, 도 8a, 및 8b를 통하여 설명된 바에 따라 수행될 수 있으며, PMIC들(120, 130)의 모든 상태들이 정상인 것으로 확인되면, PMIC들(110, 120, 130)의 DC-DC 컨버터들 및 레귤레이터들로부터 생성된 전압들은 파워 레일들을 통하여 외부의 구성들(예컨대, 도 2의 1100~1800)로 전송될 수 있다.

이후, t5 시점 직전에 마지막 파워 레일을 통한 전압의 전송이 시작됨으로써, SPMI 인터페이스 회로들(114, 124, 134)을 통한 PMIC들(110, 120, 130) 간의 통신은 종료될 수 있다. 그리고, t5 이후의 구간에서 SPMI 인터페이스 회로들(114, 124, 134)은 각 PMIC와 메인 프로세서(도 2, 1800) 간의 통신을 위해 이용될 수 있다.

도 10은 본 개시의 실시 예에 따른 전력 관리 장치의 동작 방법을 나타내는 순서도이다.

도 3과 함께 도 10을 참조하면, PMIC들(110~1n0)이 전자 장치(도 2, 1000)의 구성 요소들에 전압들을 공급하거나 또는 PMIC들(110~1n0)이 메인 프로세서(도 2, 1800)와 통신을 수행하던 도중, PMIC(110)는 파워 오프 소스를 인식할 수 있다(S210). 여기서, 파워 오프 소스란, 상위 제어 시스템(예컨대, 메인 프로세서(1800))에 의해 의도된 파워 오프 플래그의 수신, PMIC(110)에서의 이상 상태 발생, PMIC들(120, 130)로부터의 파워 오프 요청 등을 포함할 수 있다.

PMIC(110)가 파워 오프 소스를 인식하면, PMIC(110)는 폴트 핀들(P11, P21 등)을 포함하는 노드의 전압 레벨을 변화시킴으로써, PMIC들(120~1n0)에 파워 오프 시퀀스가 수행될 것임을 알릴 수 있다. PMIC(110)는 파워 오프 시퀀스가 수행될 것임을 메인 프로세서(도 2, 1800)에 알릴 수 있으며, SPMI 인터페이스 회로(114)를 리셋 시킴으로써 메인 프로세서(1800)와 PMIC(120)간의 SPMI 통신은 차단될 수 있다.

그리고, 폴트 핀들(P11, P21 등)을 포함하는 노드의 전압 레벨의 변화를 감지한 PMIC들(120~1n0)도 메인 프로세서(1800)에 별도의 알람을 통지할 수 있으며, SPMI 인터페이스 회로들(124 등)을 각각 리셋 시킴으로써 메인 프로세서(1800)와 PMIC들(120~1n0)간의 SPMI 통신은 차단될 수 있다.

SPMI 인터페이스 회로들(114, 124 등)이 리셋 됨으로써, PMIC(110)는 메인 프로세서(1800)로부터 버스 오브 마스터(bus of master; BOM)를 회수할 수 있다(S220). 그리고, PMIC(110)는 PMIC들(120~1n0)과 핀들(P12, P22 등)을 통하여 SPMI 통신을 수행할 수 있다(S230).

PMIC(110)는 SPMI 통신을 수행하면서 PMIC들(120~1n0)의 상태를 체크할 수 있다. 체크 결과, 파워-오프할 준비가 완료되었음이 확인되면, PMIC(110)는 PMIC들(120~1n0)을 제어함으로써, 전력 관리 장치(100)를 구성하는 PMIC들(110~1n0)의 파워 레일들을 통한 전압 공급을 순차적으로 차단할 수 있다(S240).

도 11은 파워 오프 시퀀스에서 본 개시의 실시 예에 따른 전력 관리 장치(100)의 예시적인 동작을 도시한다. 구체적으로, 본 실시 예는 마스터 PMIC(110)에서의 이상 상태 발생과 관련되며, 도시의 간략화를 위해, 전력 관리 장치(100)는 하나의 마스터 PMIC(110)와 두 개의 슬레이브 PMIC들(120, 130)을 포함하는 것으로 도시되었다.

실시 예에 있어서, PMIC(110)의 폴트 컨트롤러(112)는, 파워 오프 소스가 인식되면, 폴트 구동 신호(FAULT DRV1)를 일정 시간 동안 로직 하이로 구동할 수 있다. 예를 들어, 파워 오프 소스는 상위 제어 시스템(예컨대, 도 2의 메인 프로세서(1800))에 의해 의도된 파워 오프 플래그의 수신, PMIC(110)에서의 이상 상태 발생 등을 포함할 수 있다. 그 결과, 트랜지스터(TR1)는 턴-온 되며, 폴트 핀들(P11, P21, P31)을 포함하는 노드(N1)는 접지될 수 있다.

PMIC들(120, 130)은 노드(N1)의 전압을 증폭하여 폴트 신호들(FAULT2, FATUL3)을 각각 생성할 수 있으며, 폴트 신호들(FAULT2, FAULT3)의 값의 변화에 기반하여 파워 오프 시퀀스가 시작될 것임을 인식할 수 있다.

PMIC(110)는 폴트 신호(FAULT1) 또는 폴트 신호(FAULT1)에 기반하는 별도의 알람 신호를 메인 프로세서(도 2, 1800)로 전송할 수 있다. PMIC들(110, 120, 130)은 SPMI 인터페이스 회로들(114, 124, 134)을 각각 초기화할 수 있다. 그 결과, 메인 프로세서(1800)와 PMIC들(110, 120, 130)간의 SPMI 통신은 차단될 수 있다. 그리고, PMIC(110)는 메인 프로세서(1800)로부터 버스 오브 마스터(BOM)를 회수할 수 있으며, PMIC(110)와 PMIC들(120, 130)간의 SPMI 통신이 재개될 수 있다.

도 12는 11의 전력 관리 장치의 동작과 관련된 신호들의 타이밍도이다. 이하, 도 11 및 도 12를 참조하여, 파워 오프 시퀀스 시 PMIC들의 동작을 설명한다.

t6까지의 구간은, 파워 온 시퀀스 이후 파워 오프 시퀀스 이전 사이의 구간으로써, 전자 장치(도 2, 1000)는 전력 관리 장치(100)로부터 수신된 전압들에 기반하여 동작할 수 있다. 파워 온 시퀀스의 완료 이후 t6까지의 구간에서, 메인 프로세서(도 2, 1800)는 PMIC들(110, 120, 130)과 SPMI 통신을 수행할 수 있다.

t6에서, 파워 오프 소스(PWR_SRC)가 감지되면, 폴트 컨트롤러(112)는 폴트 구동 신호(FAULT DRV1)를 제 1 시간('a'로 표시됨) 동안 '1'로 구동할 수 있다. 그 결과, 핀들(P1, P21, P31)을 포함하는 노드(N1)의 전압 값(FAULTN)은 '1'에서 '0'으로 천이할 수 있다.

t6~t7 사이의 구간 중 적어도 일부의 구간에서, PMIC들(120, 130)은 값(FAULTN)이 '0'에서 '1'로 천이된 것을 감지함으로써, PMIC(110)에 의한 파워 오프 시퀀스가 실행될 것임을 확인할 수 있다. PMIC들(110, 120, 130)은 폴트 신호들(FAULT1, FAULT2, FAULT2) 또는 폴트 신호들(FAULT1, FAULT2, FAULT2)에 기반하는 별도의 알람 신호들을 메인 프로세서(도 2, 1800)에 각각 전송할 수 있다. 그 결과, PMIC들(110, 120, 130)과 메인 프로세서(1800) 간의 SPMI 통신은 차단된다.

SPMI 통신이 수행되는 동안, PMIC(110)는 PMIC들(120, 130)의 상태(status)를 체크할 수 있다. 상태 체크는 유니크 아이디(USID)를 통하여 각 PMIC마다 개별적으로 수행될 수 있다. 예를 들어, 상태 체크는 도 7에 도시된 파워 온 시퀀스에서의 동작과 유사하게, PMIC(110)가 PMIC들(120)의 레지스터(125) 및 PMIC(130)의 레지스터(125에 대응하는 구성)을 액세스 함으로써, 수행될 수 있다.

그리고, SPMI 통신이 수행되는 동안, PMIC(110)는 PMIC(120, 130)의 DC-DC 컨버터들과 레귤레이터들이 제대로 파워 오프 되었는지 여부를 체크할 수 있다. 이를 위해, PMIC(110)는 부트 카운트 값들을 그룹 아이디(GSID)를 이용하여 PMIC들(120, 130)로 순차적으로 전송할 수 있으며, 마지막으로 전송된 부트 카운트 값과 카운터에 의한 카운팅 값을 비교함으로써, PMIC들(120, 130)의 DC-DC 컨버터들과 레귤레이터들이 제대로 파워 오프 되었는지 여부를 체크할 수 있다.

한편, 파워 오프 시퀀스 시 PMIC(110)가 PMIC들(120, 130)로 부트 카운트 값들을 전송하는 것은, 도 8a 및 도 8b에 도시된 것과 같은, 파워 온 시퀀스 시 PMIC(110)가 부트 카운트 값들을 전송하는 것과 대체로 유사하다. 그러므로, 상세한 설명은 생략한다.

t7~t8 에서, PMIC(110)와 PMIC들(120, 130) 간의 SPMI 통신이 시작된다. PMIC(110)는 PMIC들(120, 130)의 상태(status)를 체크할 수 있으며, 각 PMIC의 파워 레일을 통하여 공급되는 전압들이 미리 정해진 순서에 따라 차단되도록, PMIC들(120, 130)을 제어할 수 있다.

t8에서, PMIC(110)와 PMIC들(120, 130) 간의 마지막 파워 레일의 파워-오프와 관련된 SPMI 통신을 수행하면서, PMIC(110)의 폴트 컨트롤러(112)는 폴트 구동 신호(FAULT DRV1)를 활성화시킬 수 있다. 예를 들어, 폴트 구동 신호(FAULT DRV1)는 제 2 시간('b'로 표시됨) 동안 활성화 될 수 있으며, 그 결과 노드(N1)의 전압 값(FAULTN)은 '1'에서 '0'으로 천이할 수 있다.

한편, t7~t8 구간에서 SPMI 통신을 통하여 PMIC들(120, 130)의 파워 레일들을 통한 전압 공급을 차단하였다 하더라도, t8 시점 직후, 폴트 구동 신호(FAULT DRV1)를 제 2 시간 동안 로직 하이로 유지시키는 것은, PMIC들(120, 130)에서의 파워 오프가 제대로 수행되지 않은 경우를 대비하기 위한 추가 오프 요청(off request) 수 있다. 만일 t7~t8 구간에서의 SPMI 통신을 통한 파워 오프 시퀀스가 실행되었음에도, PMIC들(120, 130)의 파워 레일로부터 출력되는 전압들 중 적어도 하나가 차단되지 않는 경우, PMIC(120 또는 130)는 값(FAULTN)이 '1'에서 '0'으로 천이하는 것에 응답하여 추가적인 파워 오프를 실행할 수 있다.

게다가, t8 이후, PMIC(120)의 폴트 컨트롤러(122)는 폴트 구동 신호(FAULT DRV2)를 활성화시키고, 그리고/또는 PMIC130)의 폴트 컨트롤러(132)는 폴트 구동 신호(FAULT DRV3)를 활성화시킬 수 있다. 예를 들어, 폴트 구동 신호(FAULT DRV2 및/또는 FAULT3)는 제 3 시간('c'로 표시됨) 동안 활성화 될 수 있으며, 그 결과 노드(N1)의 전압 값(FAULTN)은 '1'에서 '0'으로 천이할 수 있다.

이는 파워 오프 시퀀스 동안 PMIC(110)의 파워 레일들을 통한 전압 공급을 차단하였다 하더라도, PMIC(110)에서의 파워 오프가 제대로 수행되지 않은 경우를 대비하기 위한 것일 수 있다. 만일 t7~t8 구간에서의 PMIC(110)의 파워 레일로부터 출력되는 전압들 중 적어도 하나가 차단되지 않는 경우, PMIC(110)는 값(FAULTN)이 '1'에서 '0'으로 천이하는 것에 응답하여 추가적인 파워 오프를 실행할 수 있다.

한편, 도시의 단순화를 위해, 제 2 시간('b'로 표시됨)과 제 3 시간('c'로 표시됨)은 중첩되는 것으로 도시되었으나, 값(FAULTN)이 '0'으로 천이하는 구간을 판별하기 위해 제 2 시간('b'로 표시됨)과 제 3 시간('c'로 표시됨)은 서로 중첩되지 않을 수 있다.

도 13은 파워 오프 시퀀스에서 본 개시의 실시 예에 따른 전력 관리 장치(100)의 예시적인 동작을 도시한다. 구체적으로, 본 실시 예는 슬레이브 PMIC(120)에서의 이상 상태 발생과 관련된다.

실시 예에 있어서, PMIC(120)의 폴트 컨트롤러(122)는 파워 오프 소스가 인식되면, 폴트 구동 신호(FAULT DRV2)를 일정 시간 동안 로직 하이로 구동할 수 있다. 예를 들어, 파워 오프 소스는 도 11의 실시 예와는 달리 슬레이브 장치인 PMIC(120)로부터의 파워 오프 요청일 수 있다. 그 결과, 노드(N1)는 접지될 수 있다.

PMIC(110)는 노드(N1)의 전압 레벨에 대응하는 전압 값(FAULT1)을 판별함으로써, PMIC들(120, 130) 중 적어도 하나에 문제가 발생하였음을 인식할 수 있다. 이후, 노드(N1)의 전압 값(FAULT1)의 변화에 응답하여, PMIC(110)는 폴트 구동 신호(FAULT DRV1)를 일정 시간 동안 로직 하이로 구동할 수 있다.

PMIC들(120, 130)은 폴트 구동 신호(FAULT DRV1)에 의한 노드(N1)의 전압 변화를 감지하고, 폴트 신호들(FAULT2, FATUL3)을 각각 생성할 수 있다. PMIC들(120, 130)은 폴트 신호들(FAULT2, FAULT3)의 값의 변화에 기반하여 파워 오프 시퀀스가 시작될 것임을 인식할 수 있다.

이후, PMIC들(110, 120, 130) 중 적어도 하나가 메인 프로세서(도 2, 1800)에 알람 신호를 전송하고, PMIC들(110, 120, 130)은 SPMI 인터페이스 회로들(114, 124, 134)을 각각 초기화할 수 있다. 따라서, 메인 프로세서(1800)와 PMIC들(110, 120, 130)간의 SPMI 통신은 차단될 수 있으며, PMIC(110)와 PMIC들(120, 130)간의 SPMI 통신이 재개될 수 있다.

도 14는 13의 전력 관리 장치의 동작과 관련된 신호들의 타이밍도이다. 도 14의 타이밍도는 도 12의 타이밍도와 대체로 유사하므로, 차이점 위주로 설명된다. 이하, 도 13 및 도 14를 참조하여, 파워 오프 시퀀스 시 PMIC들의 동작을 설명한다.

t6에서, 파워 오프 소스(PWR_SRC)가 감지되면, 폴트 컨트롤러(122)는 폴트 구동 신호(FAULT DRV2)를 제 4 시간('d'로 표시됨) 동안 로직 하이로 구동할 수 있다. 그 결과, 핀들(P1, P21, P31)을 포함하는 노드(N1)의 전압 값(FAULTN)은 '1'에서 '0'으로 천이할 수 있다.

PMIC(110)는, t6~t7 사이 중 적어도 일부의 구간에서 핀들(P1, P21, P31)을 포함하는 노드(N1)의 전압 값(FAULTN)이 '0'에서 '1'로 천이된 것을 감지함으로써, PMIC들(120, 130) 중 적어도 하나에 이상이 발생하였음을 인식할 수 있다. 파워 오프 시퀀스를 실행하기 위해, 폴트 컨트롤러(112)는 폴트 구동 신호(FAULT DRV1)를 제 1 시간('a'로 표시됨) 동안 '1'로 구동할 수 있다. 그 결과, 값(FAULTN)은 '1'에서 '0'으로 천이할 수 있다.

이후, 메인 프로세서(도 2, 1800)와 PMIC들(110, 120, 130) 간의 SPMI 통신은 차단되고, PMIC(110)와 PMIC들(120, 130) 간의 SPMI 통신이 재개되며, 미리 정해진 순서에 따라, PMIC들(110, 120, 130)의 파워 레일들을 통한 전압 공급이 순차적으로 차단될 것이다.

도 15는 본 개시의 실시 예에 따른 파워 시퀀스 인터페이스(power sequence interface)의 전체적인 흐름도를 도시한다. 이하, 도 6, 도 7, 도 9, 도 12, 및 도 14를 함께 참조하여 설명한다.

S301에서, 파워 온 리셋이 릴리즈 되기 전에, 각 PMIC의 파워 온 리셋(POR) 값은 '0'을 유지할 수 있다. 초기 파워 온 리셋이 릴리즈 되기 전에 각 PMIC는 폴트 핀을 로직 로우로 유지시키도록 동작한다. 예를 들어, PMIC들(110, 120, 130)의 폴트 컨트롤러(112, 122, 132)는 폴트 구동 신호들(FAULT DRV1, FAULT DRV2, FAULT DRV3)을 로직 하이로 각각 구동할 수 있으며, 트랜지스터들(TR1, TR2, TR3)이 턴-온 됨으로써, 폴트 핀(P11, P21, P31)의 전압 레벨은 로직 로우로 유지될 수 있다.

미리 정해진 순서에 따라, PMIC(110)의 파워 온 리셋이 릴리즈 되고(POR=1), PMIC(110)는 PMIC들(120, 130)의 파워 온 리셋이 릴리즈 되었는지 여부를 체크할 수 있다(S302). 예를 들어, PMIC(110)는 폴트 핀의 전압이 로직 로우에서 로직 하이로 천이하는 것을 확인함으로써(FAULTN=1), PMIC들(120, 130)의 각각의 파워 온 리셋이 릴리즈 되었음을 확인할 수 있다. 이후, 각 PMIC는 파워 온 소스의 입력을 대기할 수 있다(S303).

파워 온 소스의 입력이 확인되면(Power on source=1), PMIC들(110, 120, 130)은 SPMI 통신을 수행할 준비를 할 수 있다(S304). 예를 들어, 각 PMIC는 각 SPMI 인터페이스 회로들(114, 124, 134)를 통한 데이터의 입출력에 필요한 레귤레이터의 전원을 활성화 시킨다(SPMI_IO_LDO=1).

PMIC(110)는 미리 정해진 시간(예컨대, 96㎲) 동안 대기할 수 있다(S305). 미리 정해진 시간이 경과하면(SPMI_Bus_Timeout=1), PMIC(110)는 PMIC들(120, 130)의 각각이 밴드 갭 레퍼런스 전압을 생성하도록 밴드 갭 레퍼런스 인에이블 신호(BGR_EN)를 그룹 아이디(GSID)와 함께 PMIC들(120, 130)로 전송할 수 있다(S306). 수신된 그룹 아이디(GSID)와 동일한 그룹 아이디를 갖는 PMIC는 밴드 갭 레퍼런스 인에이블 신호(BGR_EN)에 응답하여 밴드 갭 레퍼런스 전압을 생성할 수 있다.

이때, PMIC(110)와 PMIC들(120, 130) 간에 통신이 정상적으로 수행되어 밴드 갭 레퍼런스 전압이 생성되는 경우, PMIC들(120, 130)은 신호(ack=1)를 PMIC(110)로 전송할 수 있다. 반면, PMIC(110)와 PMIC(120 또는 130) 간에 통신이 제대로 수행되지 않은 경우(nack=1), PMIC(110)는 해당 PMIC와 통신의 재개를 시도할 수 있으며, 연속하여 세 번 통신이 실패한 경우, 해당 PMIC는 파워 온 리셋될 수 있다(S302).

각 PMIC에서 밴드 갭 레퍼런스 전압이 정상적으로 생성되는 경우, PMIC(110)는 PMIC들(120, 130)의 상태(status)를 체크할 수 있다(S307). 예를 들어, 상태 레지스터(도 7, 125)는 각 PMIC의 동작과 관련된 롬 코드가 제대로 로딩 되었는지 여부를 나타내는 값, 스테이트 머신이 제대로 동작하는지 여부를 나타내는 값 등을 저장할 수 있다. 예를 들어, PMIC(110)에 의한 상태 체크는 유니크 아이디(USID)를 이용하여 수행될 수 있다. PMIC(110)는 PMIC들(120, 130)의 각각의 상태 레지스터를 액세스 하여, 200㎲ 마다 상태를 체크할 수 있으며, 10ms의 타임아웃이 경과하면, 해당 PMIC는 파워 온 리셋될 수 있다(S302).

PMIC들(120, 130)의 상태 체크가 완료되면(Status check done=1), PMIC(110)는 미리 정해진 순서에 따라 PMIC들(120, 130)의 DC-DC 컨버터들 및 레귤레이터들을 파워-온 시키도록 PMIC들(120, 130)을 제어할 수 있다(S308). 그리고, PMIC(110)는 그룹 아이디(GSID)를 이용하여 부트 카운트 값들을 PMIC들(120, 130)로 순차적으로 전송할 수 있다. 만일 SPMI 통신을 이용한 부트 카운트 값의 전송이 세 번 연속 실패한 경우(nack), 해당 PMIC(예컨대, 130)는 파워 온 리셋될 수 있다(S302). 부트 카운트 값들의 전송은, 마지막 부트 카운트 값이 PMIC(110)로부터 각 PMIC로 전송될 때까지 계속될 수 있다(Boot_count_full=1).

PMIC(110)는 PMIC들(120, 130)의 DC-DC 컨버터들과 레귤레이터들이 제대로 파워 온 되었는지 여부를 체크할 수 있다(S309). 만일 PMIC(예컨대, 130)의 DC-DC 컨버터들 및 레귤레이터들 중 적어도 하나가 제대로 파워 온 되지 않은 경우, PMIC(110)로부터 수신된 부트 카운트 값과, PMIC(예컨대, 130)의 카운터(도 7, CNT)에 의한 카운팅 값은 일치하지 않을 것이며, PMIC(예컨대, 130)는 상태 에러(status error)를 PMIC(110)로 전송한다. 그 결과, PMIC(예컨대, 130)는 파워 온 리셋될 수 있다(S302).

만일 각 PMIC의 DC-DC 컨버터들 및 레귤레이터들이 제대로 파워 온 된 경우, PMIC(110)로부터 수신된 부트 카운트 값과, 각 PMIC의 카운터(CNT)에 의한 카운팅 값은 일치할 것이며(Status_ok=1), PMIC(110)는 모든 PMIC들의 파워 레일들이 제대로 파워-온 되었음을 확인할 수 있다. 이후, 파워 오프 시퀀스가 수행되기 전까지, 전자 장치는 파워 온 상태에 있게 되며(S311), 파워 오프 소스가 감지되기 전까지 파워 오프 소스의 값은 '0'으로 유지된다(Power_off_source=0).

이후, 파워 오프 소스가 감지되면(Power_off_source=1), PMIC(110)는 폴트 핀의 전압 값(FAULTN)의 변화를 통하여 파워 오프를 감지할 수 있다(S321). 예를 들어, PMIC(110)에서 발생한 상태 이상으로 인한 파워 오프 또는 상위 제어 시스템에 의해 의도된 파워 오프의 경우, 폴트 핀의 전압 값(FAULTN)은 100㎲ 동안 로직 로우를 유지할 수 있다(도 14 참조, 100㎲ done=1).

폴트 핀의 전압 값(FAULTN)이 로직 로우로 유지되는 구간이 100㎲ 경과하면(100㎲ done=1), PMIC(110)는 PMIC들(120, 130)의 상태(예컨대, SPMI 인터페이스 회로의 초기와 여부 등)를 체크한다. 만일 상태 체크 결과 상태 에러가 확인되면(Status error), 해당 PMIC(120 및/또는 130)는 파워 온 리셋될 수 있다(S302).

상태 체크 결과 에러가 없음이 확인되면(Status_ok=1), PMIC(110)는 PMIC들(120, 130)의 DC-DC 컨버터들 및 레귤레이터들이 정해진 순서에 따라 파워-오프 되도록 PMIC들(120, 130)을 제어할 수 있다(S323). PMIC(110)는 SPMI 통신을 통하여 부트 카운트 값들(즉, 오프 그룹 값)을 그룹 아이디(GSID)를 이용하여 PMIC들(120, 130)로 전송할 수 있다. PMIC(110)는 마지막으로 전송된 부트 카운트 값과 PMIC들(120, 130)의 각각의 카운터에 의한 카운팅 값을 비교함으로써, PMIC들(120, 130)의 DC-DC 컨버터들과 레귤레이터들이 제대로 파워 오프 되었는지 여부를 체크할 수 있다.

만일, 부트 카운트 값과 실제 카운팅 값의 비교 결과 이상 없음이 확인되면, 파워 오프 시퀀스는 성공적으로 종료하며, 그렇지 않은 경우(nack, Boot_count_zero=1), 해당 PMIC는 파워 온 리셋 될 수 있다(S302).

한편, 전술된 실시 예들에서 언급된 구체적인 시간, 횟수와 같은 수치는 본 개시를 제한하지 않으며, 예시적일 뿐이다. 본 명세서에서 기재된 구체적인 시간, 횟수와 같은 수치들/값들은 적절히 변형될 수 있다.

이상 상술된 실시 예들에 의하면, 하나의 전용 핀(즉, 폴트 핀)과 하나의 공용 핀(즉, SPMI 핀)을 이용하여, 파워 온 시퀀스 및/또는 파워 오프 시퀀스 시 PMIC들 간에 통신을 수행할 수 있다. 본 개시의 실시 예들에 의하면, 별도의 추가적인 전용 핀 없이 두 종류의 핀들만을 이용하여 PMIC들 간의 통신을 수행하기 때문에, 별도의 추가적인 전용 핀을 이용할 때의 면적 손실 및 전력 손실을 줄일 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100: 전력 관리 장치
110, 120, 130: PMIC
1000: 전자 장치
1100: 이미지 처리 블록
1200: 통신 블록
1300: 오디오 처리 블록
1400: 버퍼 메모리
1500: 불휘발성 메모리
1600: 유저 인터페이스
1800: 메인 프로세서
1900: 전력 관리 장치

Claims

제 1 핀, 제 2 핀, 상기 제 1 핀과 연결되는 제 1 폴트 컨트롤러, 및 상기 제 2 핀과 연결되는 제 1 인터페이스 회로를 포함하는 제 1 PMIC(power management integrated circuit);
상기 제 1 핀과 전기적으로 연결되는 제 3 핀, 제 4 핀, 상기 제 3 핀과 연결되는 제 2 폴트 컨트롤러, 및 상기 제 4 핀과 연결되는 제 2 인터페이스 회로를 포함하는 제 2 PMIC; 그리고
상기 제 1 핀과 전기적으로 연결되는 제 5 핀, 제 6 핀, 상기 제 5 핀과 연결되는 제 3 폴트 컨트롤러, 및 상기 제 6 핀과 연결되는 제 3 인터페이스 회로를 포함하는 제 3 PMIC를 포함하되,
상기 제 1 PMIC는 파워 온 시퀀스 또는 파워 오프 시퀀스 시, 상기 제 1 핀의 전압 레벨의 변화를 감지하고, 상기 제 1 핀의 상기 전압 레벨의 변화에 응답하여 상기 제 1 인터페이스 회로와 상기 제 2 인터페이스 회로 간의 통신 및 상기 제 1 인터페이스 회로와 상기 제 3 인터페이스 회로 간의 통신 중 적어도 하나를 수행하는 전자 장치.
제 1 항에 있어서,
파워 온 시퀀스 시, 상기 제 1 PMIC는, 상기 제 2 PMIC 및 상기 제 3 PMIC 중 적어도 하나를 지시하는 그룹 아이디를 이용하여 밴드 갭 레퍼런스 인에이블 신호를 상기 제 2 PMIC 및 상기 제 3 PMIC로 전송하는 전자 장치.
제 1 항에 있어서,
상기 제 2 PMIC는 상기 제 2 PMIC의 상태 값이 저장되는 상태 레지스터를 포함하고,
상기 제 3 PMIC는 상기 제 3 PMIC의 상태 값이 저장되는 상태 레지스터를 포함하고,
상기 제 1 PMIC는 상기 제 2 PMIC의 유니크 아이디를 이용하여 상기 제 2 PMIC의 상기 상태 레지스터에 저장된 상기 상태 값을 체크하고,
상기 제 1 PMIC는 상기 제 3 PMIC의 유니크 아이디를 이용하여 상기 제 3 PMIC의 상기 상태 레지스터에 저장된 상기 상태 값을 체크하는 전자 장치.
제 1 항에 있어서,
파워 온 시퀀스 시, 상기 제 1 PMIC는, 상기 제 2 PMIC 및 상기 제 3 PMIC 중 적어도 하나를 지시하는 그룹 아이디를 이용하여 상기 제 2 PMIC의 파워 레일들 및 상기 제 3 PMIC의 파워 레일들을 순차적으로 파워-온 시키는 전자 장치.
제 4 항에 있어서,
상기 제 1 PMIC는 상기 그룹 아이디를 이용하여 상기 제 2 PMIC 및 상기 제 3 PMIC에 부트 카운트 값들을 순차적으로 전송하고,
상기 제 2 PMIC는 상기 부트 카운트 값들에 대응하는 상기 제 2 PMIC의 상기 파워 레일들을 순차적으로 파워-온 시키고,
상기 제 3 PMIC는 상기 부트 카운트 값들에 대응하는 상기 제 2 PMIC의 상기 파워 레일들을 순차적으로 파워-온 시키는 전자 장치.
제 5 항에 있어서,
상기 제 2 PMIC는 상기 제 2 PMIC의 파워 레일들 중 파워-온 된 파워 레일들을 카운팅한 값을 저장하고,
상기 제 3 PMIC는 상기 제 3 PMIC의 파워 레일들 중 파워-온 된 파워 레일들을 카운팅한 값을 저장하는 전자 장치.
제 6 항에 있어서,
상기 제 1 PMIC는 상기 제 2 PMIC에 저장된 상기 카운팅 값을 읽어 상기 제 2 PMIC의 파워-온 여부를 확인하고,
상기 제 1 PMIC는 상기 제 3 PMIC에 저장된 상기 카운팅 값을 읽어 상기 제 3 PMIC의 파워-온 여부를 확인하는 전자 장치.
제 1 항에 있어서,
상기 제 1 폴트 컨트롤러는:
제 1 폴트 구동 전압에 응답하여, 상기 제 1 핀 및 상기 제 2 핀을 포함하는 노드를 접지시키는 제 1 폴트 컨트롤러;
상기 노드의 전압 값을 증폭시키는 제 1 증폭기; 그리고
풀-업 인에이블 신호에 응답하여 입력 전압을 상기 노드에 제공하는 스위치를 포함하는 전자 장치.
제 8 항에 있어서,
상기 제 2 폴트 컨트롤러는 제 2 폴트 구동 전압에 응답하여, 상기 노드를 접지시키는 제 2 폴트 컨트롤러, 그리고 상기 노드의 상기 전압 값을 증폭시키는 제 2 증폭기를 포함하고,
상기 제 3 폴트 컨트롤러는 제 3 폴트 구동 전압에 응답하여, 상기 노드를 접지시키는 제 3 폴트 컨트롤러, 그리고 상기 노드의 상기 전압 값을 증폭시키는 제 3 증폭기를 포함하는 전자 장치.
제 1 항에 있어서,
상기 제 1 인터페이스 회로와 상기 제 2 인터페이스 회로는 SPMI(System Power Management Interface) 규약에 기반하여 동작하는 전자 장치.
제 1 핀, 제 2 핀, 상기 제 1 핀과 연결되는 제 1 폴트 컨트롤러, 및 상기 제 2 핀과 연결되는 제 1 인터페이스 회로를 포함하는 제 1 PMIC(power management integrated circuit);
상기 제 1 핀과 전기적으로 연결되는 제 3 핀, 제 4 핀, 상기 제 3 핀과 연결되는 제 2 폴트 컨트롤러, 및 상기 제 4 핀과 연결되는 제 2 인터페이스 회로를 포함하는 제 2 PMIC; 그리고
메인 인터페이스 회로를 포함하는 메인 프로세서를 포함하되,
상기 제 1 PMIC는, 파워 온 시퀀스 또는 파워 오프 시퀀스 시, 제 1 인터페이스 회로와 상기 제 2 인터페이스 회로 간의 통신을 수행하고,
상기 메인 프로세서는, 상기 파워 온 시퀀스와 상기 파워 오프 시퀀스 사이의 구간에서, 상기 제 1 인터페이스 회로와 상기 메인 인터페이스 회로 간의 통신 및 상기 제 2 인터페이스 회로와 상기 메인 인터페이스 회로 간의 통신 중 적어도 하나를 수행하는 전자 장치.
제 11 항에 있어서,
상기 제 1 PMIC는 파워 온 시퀀스 또는 파워 오프 시퀀스 시, 상기 제 1 핀의 전압 레벨의 변화를 감지하고, 상기 제 1 핀의 상기 전압 레벨의 변화에 응답하여 상기 제 1 인터페이스 회로와 상기 제 2 인터페이스 회로 간의 통신을 수행하는 전자 장치.
제 11 항에 있어서,
상기 제 1 핀과 전기적으로 연결되는 제 5 핀, 제 6 핀, 상기 제 5 핀과 연결되는 제 3 폴트 컨트롤러, 및 상기 제 6 핀과 연결되는 제 3 인터페이스 회로를 포함하는 제 3 PMIC를 더 포함하는 전자 장치.
제 13 항에 있어서,
상기 제 2 PMIC는 상기 제 2 PMIC의 상태 값이 저장되는 상태 레지스터를 포함하고,
상기 제 3 PMIC는 상기 제 3 PMIC의 상태 값이 저장되는 상태 레지스터를 포함하고,
상기 제 1 PMIC는 상기 제 2 PMIC의 유니크 아이디를 이용하여 상기 제 2 PMIC의 상기 상태 레지스터에 저장된 상기 상태 값을 체크하고,
상기 제 1 PMIC는 상기 제 3 PMIC의 유니크 아이디를 이용하여 상기 제 3 PMIC의 상기 상태 레지스터에 저장된 상기 상태 값을 체크하는 전자 장치.
제 13 항에 있어서,
파워 온 시퀀스 시, 상기 제 1 PMIC는, 상기 제 2 PMIC 및 상기 제 3 PMIC 중 적어도 하나를 지시하는 그룹 아이디를 이용하여 상기 제 2 PMIC의 파워 레일들 및 상기 제 3 PMIC의 파워 레일들을 순차적으로 파워-온 시키는 전자 장치.
제 15 항에 있어서,
상기 제 1 PMIC는 상기 그룹 아이디를 이용하여 상기 제 2 PMIC 및 상기 제 3 PMIC에 부트 카운트 값들을 순차적으로 전송하고,
상기 제 2 PMIC는 상기 부트 카운트 값들에 대응하는 상기 제 2 PMIC의 상기 파워 레일들을 순차적으로 파워-온 시키고,
상기 제 3 PMIC는 상기 부트 카운트 값들에 대응하는 상기 제 2 PMIC의 상기 파워 레일들을 순차적으로 파워-온 시키는 전자 장치.
노드에 제 1 폴트 핀이 연결되는 제 1 PMIC(power management integrated circuit), 상기 노드에 제 2 폴트 핀이 연결되는 제 2 PMIC, 및 메인 프로세서를 포함하는 전자 장치의 동작 방법에 있어서:
상기 제 1 PMIC가 상기 노드의 전압 레벨을 체크하는 단계;
상기 노드의 상기 전압 레벨의 변화에 응답하여, 상기 제 1 PMIC가 상기 제 1 PMIC와 상기 제 2 PMIC간의 SPMI(System Power Management Interface) 규약에 기반하는 통신을 수행하는 단계; 그리고
상기 통신에 기반하여 상기 제 1 PMIC의 파워 레일들 및 상기 제 2 PMIC의 파워 레일들을 순차적으로 파워-온 시키는 단계를 포함하는 방법.
제 17 항에 있어서,
상기 통신을 수행하는 단계는:
상기 제 1 PMIC가 상기 제 2 PMIC를 지시하는 그룹 아이디를 이용하여 밴드 갭 레퍼런스 인에이블 신호를 상기 제 2 PMIC로 전송하는 단계를 더 포함하는 방법.
제 18 항에 있어서,
상기 통신을 수행하는 단계는:
상기 제 1 PMIC가 상기 제 2 PMIC의 유니크 아이디를 이용하여 상기 제 2 PMIC의 상태를 체크하는 단계를 더 포함하는 방법.
제 17 항에 있어서,
파워 온 시퀀스가 종료된 후,
상기 제 1 PMIC가 상기 제 1 PMIC와 상기 제 2 PMIC 간의 상기 SPMI 규약에 기반하는 통신을 차단하는 단계;
상기 제 1 PMIC와 상기 메인 프로세서 간의 상기 SPMI 규약에 기반하는 통신을 수행하는 단계; 그리고
상기 제 2 PMIC와 상기 메인 프로세서 간의 상기 SPMI 규약에 기반하는 통신을 수행하는 단계를 더 포함하는 방법.