CN107925261B - Usb功率输送耗尽电池控制 - Google Patents

Abstract

为了功率输送，端口控制器(205，210)每个均包含状态机(220)、IO引脚、从插座(235，240)接收功率的插座供电引脚、耦合到功率路径开关(215a，215b)的控制节点的栅极驱动器引脚，该功率路径开关每个均具有耦合到负载(245)的输出端。状态机在感测到DB条件时实施耗尽电池控制(DBC)算法。DBC算法上拉GPIO引脚、针对T1启动定时器，并且在T1内监测GPIO引脚。如果GPIO引脚被拉低，则端口控制器在拉低时段内被重置，然后DBC算法被重新启动或其GPIO引脚被监测直到在T1内不被拉低。一个端口控制器在声明时段内拉低其GPIO引脚，以要求优于另一端口控制器的优先权，并且闭合其相关联的功率路径开关以专门向负载提供功率。

Description

USB功率输送耗尽电池控制

技术领域

本申请总体涉及功率输送耗尽电池(dead-battery)控制。

背景技术

新的通用串行总线(USB)功率输送(PD)和C型规范已经发布，其使得能够通过新的USB电缆和连接器实现较高的电功率的输送。该技术旨在为膝上型计算机、平板计算机和可能需要超过5V的电源的其它设备创建通用功率插头。

USB-PD规范定义经由USB-PD电缆和连接器连接的端口之间的通信链路。通信被设计为半双工和基于数据包(packet)的。该数据包包含各种信息，该各种信息使源端口和耗散器端口(sink port)能够通信并协商源端口将向耗散器端口提供的电压和电流。端口可以协商以切换角色(即源端口变成耗散器端口，并且反之亦然)。

USB PD规范中的下层通信是双相标示编码(BMC)。USB-PD通信通过不同的线路(例如次级电缆连接(CC2)线)而不是USB数据线进行。对于USB C型电缆，即使没有USB PD消息传递，也可以通过控制CC引脚上的DC电压输送高达15W的功率。

图1示出经由电缆105将面向下行端口/源(DFP)110附连到面向上行端口/耗散器(sink)(UFP)120之后的众所周知的USB PD系统100的框图，该电缆105利用用于PD的BMC信令。DFP 110被示出为通过电阻式上拉件(被示为Rp)实施到其CC引脚，DFP110也可以是电流源。电源125向Vbus线提供功率，该功率经由电缆105跨越负载(或功率耗散器)130被接收。CC线上的DC电压由电缆105一端上的Rp和在CC引脚与该电缆的另一端上的接地(ground)之间的被示为Rd电阻式下拉件建立。电源被示出为耦合通过Rp和Rd的3.3V直流电源。在电缆中存在被示出为与本公开不相关的数据线的其它线。

一些电池供电的移动设备使用多于一个的USB C型插座以及USB PD协议。一些系统还使用耦合到作为PD系统的主控器(master)的微控制器(或其它处理器)的模拟前端或端口控制器来实施C型和PD功能。在典型的情况下，端口控制器是微控制器的从机(slave)，其中微控制器告诉端口控制器什么时候导通或切断任意功率路径开关或通常被称为通用输入/输出(GPIO)引脚的输入/输出引脚。微控制器可以使用相同的英特尔集成电路通信(I2C)总线来控制多个(例如2个)端口控制器。

存在这种负载130的电池被移除或耗光了任何电荷的情况。这在本文中被称为耗尽电池情况。在耗尽电池情况下，PD系统100需要某种方式来从一个(且仅一个)其C型插座(或连接器)的VBUS引脚接收功率。端口控制器将C型插座的VBUS引脚连接到该设备的功率系统中，使得它可以开始正常运作。这意味着端口控制器需要在耗尽电池情况下采取一些自主性行动。端口控制器通过在其V_DD供电引脚处V_DD的存在或缺失来检测该耗尽电池情况。如果没有电压被施加到通常直接连接到正DC电源(例如3.3V)的V_DD供电引脚，但功率被施加到端口控制器的V_PWR引脚，则端口控制器就如同它处于耗尽电池情况下的系统中那样操作。

在一些系统架构中，在系统架构中存在第一端口控制器和第二端口控制器，其中两个端口控制器都驱动用于相同功率路径的功率路径开关的。功率路径被设计使得只有一个端口的功率路径开关可以被闭合，其中该设计旨在避免“冲突”。可以通过耦合相应的端口控制器使得它们彼此识别并且可以向功率系统耗散器提供功率的第一端口控制器进行对供应功率的控制来避免冲突。具有第一端口控制器、第二端口控制器以及耦合到功率路径耗散器(负载设备)的至少一个功率路径开关的已知的系统架构通常使用电流源和电压检测器来测量电压水平以避免冲突。

发明内容

所公开的实施例认识到，带有第一端口控制器和第二端口控制器的、具有电流源和电压检测器以测量电压水平的已知的功率输送(PD)系统有时可以在任意给定时间处控制多于一个的端口控制器的情况下避免端口控制器冲突。然而，这种PD系统缺少鲁棒性并且不能保证冲突不会发生，尤其是当其主控制器无响应时。虽然主控制器(有时被称为嵌入式控制器)被设计为当其响应时避免冲突，但如果主控制器无响应(例如，系统电池耗尽)而使得两个端口控制器的相关联的功率路径开关同时闭合，则被连接到具有较大幅值电压的端口控制器的端口控制器(其具有提供较小幅值电压的电源)可能由于所产生的反向电流而被损坏。

所公开的PD系统包含系统架构和端口控制器，该端口控制器实施所公开的耗尽电池控制(DBC)算法，该算法使得端口控制器之间能够协作，使得当在本文中被限定为诸如由微控制器运行的外部处理的其主控器无响应(例如，系统的电池耗尽)时，仍然可以避免冲突。端口控制器之间的耦合可以使得在耗尽电池事件期间它们彼此识别并且相应的端口控制器中可以向功率系统耗散器提供功率的第一端口控制器进行控制并且专门向功率耗散器提供功率。

附图说明

图1示出在经由电缆将面向下行端口/源(DFP)附连到面向上行端口/耗散器(UFP)之后的已知的USB PD系统的框图。

图2A是根据示例实施例的PD系统示意性实施例，其中每个端口控制器包含状态机和用于驱动不同的功率路径开关的控制节点的栅极驱动器引脚。

图2B是根据示例实施例的PD系统示意性实施例，其中DBC机构由状态机实施，并且端口控制器的V_PWR引脚通过电阻器被连接到插座的V_BUS输出引脚，并且来自一个端口控制器的IO引脚被连接到金属氧化物半导体场效应晶体管(MOSFET)的栅极以允许其IO引脚连接到另一端口控制器的V_PWR引脚。

图3是根据示例实施例的示出PD DBC的示例方法中的步骤的流程图。

具体实施方式

附图不一定按比例绘制。一些行为或事件可以以不同的顺序发生和/或与其它行为或事件一起发生。此外，一些图示说明的行为或事件可以不被要求用于实施根据本申请的方法。

如果将第一设备“耦合”到第二设备，则该连接可以通过在通路(pathway)中只有寄生器件(parasitic)的直接电气连接，或者通过经由包含其它设备或连接的中间项目的间接电气连接。对于间接耦合，中间项目通常不修改信号的信息，但是可以调整其电流水平、电压水平和/或功率水平。

图2A示出了根据所公开的实施例的示例PD系统200，其中被示为第一端口控制器205和第二端口控制器210的每个端口控制器包含状态机220，并且具有被示为GDN的用于驱动不同的功率路径开关215a、215b的控制节点的栅极驱动器引脚。DBC机构使用在端口控制器的输入/输出引脚上的电平，该输入/输出引脚在本文中被称为通用IO(GPIO)引脚，该IO引脚在本文中被示为GPIO4引脚，该GPIO4引脚在图2A中与彼此直接耦合。因为这种直接耦合，在DB事件期间，端口控制器彼此识别并且相应的端口控制器中的可以向功率系统耗散器提供功率的第一端口控制器进行控制并专门向功率耗散器提供功率。

DBC机构驻留在端口控制器205和端口控制器210中，并且DBC机构使用被示为GPIO4的端口控制器的GPIO引脚以确保在任意给定的时间只有一个功率路径开关被连接到功率系统耗散器245。功率路径开关215a和215b可以包含(一个或多个)N沟道MOSFET，其中GDN引脚可以直接控制(一个或多个)N沟道MOSFET的栅极上的电压水平。可替代地，GPIO(不是GPIO4)可以控制负载开关IC，或栅极驱动器引脚可以控制P沟道MOSFET。进一步的替代方案是用于驱动P沟道MOSFET的低电压GPIO引脚，该P沟道MOSFET接着驱动N沟道MOSFET。端口控制器205和端口控制器210每个均被示为包含被连接在GPIO4引脚和DVDD(其被示为内部调节的电压)之间的内部上拉块228，诸如包括大电阻器。“大电阻器”在本文中被限定为至少10K欧姆，例如为50K欧姆。

PD系统200包含被示为μ控制器的处理器230，该μ控制器是向相应的端口控制器205和210的I2C从引脚(slave pin)提供I2C主信号的英特尔集成电路通信(I2C)总线231的主控器(master)。诸如通过不同地拉动被示为AD引脚的输入引脚，唯一的I2C从地址被硬编码到相应的端口控制器205、210中。端口控制器205被示为具有接地的AD引脚，而端口控制器210被示为具有通过被示为R_AD的电阻器连接到地的AD引脚。PD系统200从C型插座(插座)235、240的V_BUS引脚接收被示为V_BUS的功率，该功率还耦合到功率路径开关215a和215b的输入节点。V_PWR是在端口控制器205、210上的引脚，插座235、240被示为具有V_BUS引脚，并且端口控制器205、210也被示为具有V_BUS引脚。端口控制器205、210的V_PWR和V_BUS引脚被示为连结在一起，然而它们可以是用于独立连接的独立引脚。所公开的端口控制器可以被实施为具有半导体表面的衬底(被示为衬底201)上的集成电路(IC)，该衬底通常是具有可选硅外延层的硅衬底。

在端口控制器205的MODE引脚被示为耦合到1.8V电源而端口控制器210的MODE引脚耦合到地的情况下，基于它们的MODE引脚的状态，在该实施例中端口控制器205和210在DB情况下导通它们的GDN引脚。所示出的相应的MODE引脚的偏置差异(或一些其它MODE引脚偏置差异，或与AD引脚的偏差差异)是为了确保相应的端口控制器205、210不使用相同的定时，以避免在可能导致冲突的同一时间导通其相应的GDN引脚。如下文所描述，MODE引脚或AD引脚偏置向每个端口控制器给出它们的唯一的I2C地址，并且这进而通过确定用于每个端口控制器205、210的唯一tCycle值来设置定时。因此，与图2A(和下面所描述的图2B)所示出的相反，控制器205、210的AD引脚可以被不同地拉动以提供不同的硬编码I2C从地址，其中相应的MODE引脚在两个端口控制器205和210上偏置相同。

在GPIO4引脚和MODE引脚之间没有直接关系，使得一个可以独立于另一个。如果仅与端口控制器205相关联的插座235的V_BUS引脚和V_PWR引脚被供电而V_DD引脚不被供电，则V_BUS/V_PWR引脚上的功率经由功率路径开关215a被传送到功率系统耗散器245中。

然而，如上面所提到的，如果两个插座235、240在其V_BUS引脚上具有功率并且它们的处理器230无响应，则潜在存在冲突。因此，认识到在耗尽电池情况下两个端口控制器205和210不同时导通它们的GDN引脚是重要的。为了使两个端口控制器205和210能够协调(同步)它们的GDN引脚的闭合(即导通)使得在任何给定的时间最多仅1个GDN引脚导通，在PD系统200中，端口控制器205、210经由被称为DBC线241的电线直接耦合到一起，该DBC线241被示为被定位以将端口控制器205和210的GPIO4引脚连接在一起。虽然通过增加用于每个端口控制器的无线收发器有可能用无线连接来代替DBC线241，但是无线收发器可能比端口控制器更复杂。

状态机220被示为实施在每个端口控制器205、210内部，该状态机220使用DBC线241上的信号来协调两个端口控制器205、210使得在任何给定的时间端口控制器205和210中的仅一个端口控制器开启(GDN引脚导通)。所公开的端口控制器的状态机220或其它组件可以以硬件或硬件和软件的合适的组合来实施，并且可以利用构建在至少具有半导体表面的衬底201上的一个或多个集成电路(IC)。如上面所提到的，衬底201可以包含硅，例如体硅或体硅衬底上的硅外延部。衬底也可以包含其他材料，例如除了硅之外的包含锗的基础半导体。衬底还可以包含复合物半导体。

如本文中所使用的并且作为示例而不是限制的方式使用的，“硬件”可以包含分立部件、集成电路、专用集成电路、现场可编程门阵列、通用处理或服务器平台或其它合适硬件的组合。如本文中所使用的并且作为示例而不是限制的方式使用的，“软件”可以包含一个或多个对象、代理、进程、代码行、子程序、独立的软件应用程序、在一个或多个软件应用程序中或在一个或多个处理器上操作的一行或多行代码或其它合适的软件结构，或其他合适的软件结构。在一个示例实施例中，软件可以包含在通用软件应用程序(例如操作系统)中操作的一行或多行代码或其它合适的软件结构，以及在专用软件应用程序中操作的一行或多行代码或其它合适的软件结构。

图2B是根据示例实施例的PD系统250的示意性实施例，其中DBC机构由被示为220’的状态机实施，而端口控制器205’和210’的GPIO4引脚没有像上面所描述的PD系统200中的那样被直接连接在一起。相反，对于PD系统250，端口控制器205’、210’的V_PWR引脚通过电阻器264被连接到插座235和240的V_BUS输出引脚，并且来自端口控制器205’、210’中的一个端口控制器的GPIO4引脚被连接到MOSFET 266(被示为P沟道MOSFET)的栅极以允许其GPIO4引脚连接到另一个端口控制器205’、210’的V_PWR引脚。GPIO4引脚和V_PWR引脚通过MOSFET 266的交叉连接用于在另一个端口控制器的GPIO4引脚为低时将一个端口控制器的V_PWR引脚拉低。

因为在操作期间，GPIO4引脚可能不能承受V_PWR引脚可能遇到的高电压，因此添加MOSFET 266使得GPIO4引脚替代地驱动MOSFET 266的栅极，并且MOSFET 266的漏极连接到V_PWR引脚(并且MOSFET 266的源极连接到DVDD)。注意到在DB情况下V_DD通常处于地电势。如同PD系统200，对于PD系统250，相应的端口控制器205’、210’中可以向功率系统耗散器提供功率的是进行控制的第一端口控制器。

所使用的电阻器264的值可以取决于多种考虑因素。电阻器264可以足够小使得当电流流经时两端并没有显著的压降，从而使得在V_PWR引脚处给予的电压太小。电阻器264也应该足够大使得它不能吸收大于约500mA。所以假定端口控制器通过V_PWR引脚吸取1mA，则电阻器264的大约100欧姆的电阻将保持正常操作的IR压降低于100mV，并且当GPIO4引脚被拉低时通过电阻器264的电流大致上是50mA。在电阻器264中消散的功率会是大约0.25W。

示例端口控制器协调方法300在图3中示出，该协调方法在系统布置内利用所公开的具有状态机220的(一个或多个)端口控制器，该系统布置诸如在以上描述的图2A中所示的具有端口控制器205和210的PD系统200。在步骤301中，端口控制器首先进入DB情况，因为它的V_BUS引脚和V_PWR引脚如果连结在一起(或更普遍地通过这些引脚中的一个引脚实施)已经被感测到为高并且被示为在标称3.3伏特处偏置的V_DD被感测为低。步骤302包括端口控制器通过被示为由图2A中的内部的上拉块228提供的大电阻在其GPIO引脚上上拉，该GPIO引脚被示为GPIO4引脚。

步骤303包括端口控制器针对时间段T1(T1定时器)启动定时器设置并且在时间段T1内监测其GPIO4引脚。如果在T1期间的任何时间GPIO4引脚被拉低从而表示另一个端口控制器正在向功率系统耗散器(负载)供应功率，则端口控制器重置使得在某一时间内端口控制器进入休眠(切断所有内部电路并将其自身置于低电流待机模式以保存功率)，然后在如果GPIO4为低则状态机可以返回步骤303或在短时间内进入低功率状态然后返回步骤301的情况下重新开始方法300。可替代地，状态机可以继续监测其GPIO4引脚直到至少在持续时间T1内它不被拉低。如果GPIO4引脚至少在T1时间内并不为低使得T1定时器到期(步骤304)，那么在步骤305中另一个定时器tGlobal从零开始向上计数。

接下来，在步骤306中，GPIO4引脚在时间tPulse内被拉低，并且启动tPulse定时器。在tPulse的时间过去之后，tPulse定时器在步骤307中到期并且在步骤308中GPIO4引脚被释放(拉低)，并且给定由tPause定时器计时的时间tPulse以上升至上拉电压。在步骤309中，tPulse定时器到期。接着在步骤310中，在时间tCycle内监测GPIO4引脚并且启动tCycle定时器，并且当在该状态中被监测时，如果在任何时间GPIO4引脚变为低从而指示另一个端口控制器当前正在向功率系统耗散器供应功率，则端口控制器重置并且返回到方法300的开始(即在某一时间内进入休眠以保存功率之后)，或如图3所示返回到步骤303，该步骤303包含切断其栅极驱动器引脚(如果它之前被导通的话)。

经过tCyc1e时间后，如步骤311所示，如果tGlobal定时器大于时间T2，则在步骤312中GDN引脚被导通，这导致其相关联的功率路径开关215a或215b闭合使得其V_BUS引脚上的功率被提供给功率系统耗散器(或负载)245。否则，如果在步骤310发现tGlobal小于T2并且tGlobal定时器到期，该方法返回到步骤306，其中GPI04引脚再次脉冲变低并且tPulse定时器再次启动。在步骤312(导通GDN栅极驱动器引脚)之后，该方法再次返回到步骤306，其中GPI04引脚再次被脉冲变低并且tPulse计时器被启动。

在步骤310中使用的时间tCycle对于每个端口控制器205和210是唯一的，以保证避免冲突，因为在该系统中，每个端口控制器可以具有唯一的I2C从地址(例如由施加到MODE引脚或AD引脚的偏置设置)，该从地址用于为每个端口控制器确定唯一的tCycle值以将I2C从地址硬编码到端口控制器中。每个端口控制器可以针对tPulse、tPause、T1、tGlobal和T2使用相同的相应值。相应的端口控制器的每个tCycle时间之间的差异应该大于DBC线241被拉低后上升到其高电压水平所需的时间。时间tPulse的较大值使实施方式更简单，但是在导通GDN引脚之前需要较长时间。时间T1应该大于tCycle加上tPulse的最长值。时间T2提供对抗任何实际问题的额外的裕量，该实际问题诸如两个端口控制器在完全相同时间处启动它们的第一脉冲，并且T2可以被设置为与T1相同的值。

对于PD系统250，状态机220’与以上关于图3描述的PD系统200中的端口控制器205和210的端口控制器协调方法300大部分相同地运行，除了对于PD系统250，不需要状态机220’来监测其GPIO4引脚。因此，在步骤303中，不需要状态机220’来监测其GPIO4引脚，只是延迟T1。当GPIO4引脚在方法300的步骤304中已经被拉低时，V_PWR引脚将替代地被拉低，这导致端口控制器重置。同样地，在步骤310中，不需要监测GPIO4引脚。

如果其经由插座连接的电源能够为系统提供充足的功率，则端口控制器也可以仅进入上述的DB情况中。示例电源是通过插座连接的AC/DC电源。例如，一些USB C型面向下行端口只能提供大约900mA。在一些可用功率不足的系统中，这些系统中的端口控制器可以被连接到能够在拉低GPIO4或导通其栅极驱动器引脚之前供应1.5A或3A的面向下行端口。在这种系统中当从电源获得少于1.5A(或一些其它最小阈值电流水平)时，由于附属的电源(例如通过插座连接的适配器)可以在任何时间增加通知(提供)的电流，因此端口控制器可以在短时间内进入休眠并且接着重试。

所公开的端口控制器可以在一个特定应用中被体现为具有电流监测和过压保护的2.5V到18V高效率可调节功率限制热插拔控制器，该控制器具有驱动外部功率路径开关的N沟道MOSFET的(一个或多个)栅极的栅极驱动器引脚。其它示例应用包含具有多个USB C型端口的笔记本/便携式计算机。一个特定的示例端口控制器包含两个引脚和USB PD物理层，这两个引脚用于控制(功率路径开关的)外部N沟道MOSFET、过压保护(OVP)和过电流保护(OCP)。

在所描述的实施例中修改是可能的，并且在权利要求的范围内其它实施例也是可能的。

Claims (11)

1.一种功率输送的方法，其包括：

提供第一端口控制器并且至少提供第二端口控制器，每个端口控制器包括状态机、输入/输出引脚即IO引脚、被耦合以从插座的电压总线输出引脚接收功率的至少一个插座供电引脚、耦合到VDD电源的VDD供电引脚，以及耦合到至少一个功率路径开关的一个或多个控制节点的栅极驱动器引脚，所述至少一个功率路径开关具有耦合到功率系统耗散器的输出端，所述第一端口控制器和所述第二端口控制器每个均具有耦合到处理器的控制输出端的控制输入端，所述处理器作为它们的主控器；

所述状态机在感测到耗尽电池条件时实施耗尽电池控制算法即DBC算法，所述算法包括感测所述插座供电引脚上的电压以及所述VDD供电引脚上的电压的缺乏，所述DBC算法用于实施：

上拉所述IO引脚；

针对时间段T1启动T1定时器的定时器设置，并且在所述T1内监测所述IO引脚；

其中如果所述IO引脚被拉低，则在拉低时段内重置所述第一端口控制器或所述第二端口控制器，并且接着重新启动所述DBC算法或继续所述IO引脚的所述监测直到所述IO引脚在至少所述T1内不被拉低，使得所述T1定时器到期；

所述第一端口控制器或所述第二端口控制器在声明时间段内拉低它的所述IO引脚以要求优于所述第一端口控制器和所述第二端口控制器中的另一个的优先权；以及

通过导通所述栅极驱动器引脚发送控制信号，以闭合所述功率路径开关中的其相关联的一个，从而专门向所述功率系统耗散器提供所述功率。

2.根据权利要求1所述的方法，其中所述插座包括通用串行总线C型插座即USB C型插座。

3.根据权利要求1所述的方法，其中所述第一端口控制器的所述IO引脚被直接连接到所述第二端口控制器的所述IO引脚。

4.根据权利要求1所述的方法，其中所述IO引脚和所述插座供电引脚通过MOSFET交叉连接在所述第一端口控制器和所述第二端口控制器之间，用于当所述端口控制器中的另一个的所述IO引脚为低时将来自所述端口控制器中的一个的所述插座供电引脚拉低。

5.根据权利要求1所述的方法，其进一步包括以周期tCycle周期性地重复拉低其所述IO引脚，所述周期基于被硬编码到所述第一端口控制器和所述第二端口控制器以用于防止所述第一端口控制器或第二端口控制器中的另一个导通所述栅极驱动器引脚的唯一的内部集成电路通信从地址即I2C从地址。

6.根据权利要求1所述的方法，其中从电源接收的电流被确定为在最小阈值电流水平之下，从而在预定时间段内进入低功率模式，然后重置。

7.根据权利要求5所述的方法，其中所述第一端口控制器和所述第二端口控制器每个均是形成在具有硅表面的衬底上的集成电路即IC。

8.一种端口控制器，其包括：

状态机；

输入/输出引脚即IO引脚，用于接收来自插座的电压总线输出引脚的功率的至少一个插座供电引脚；

用于耦合到VDD电源的VDD供电引脚，以及用于驱动至少一个功率路径开关的一个或多个控制节点的栅极驱动器引脚，所述至少一个功率路径开关具有耦合到功率系统耗散器的输出端；

用于耦合到作为主控器的处理器的控制输出端的控制输入端即I2C；

所述状态机在感测到耗尽电池条件时实施耗尽电池控制算法即DBC算法，所述DBC算法包括感测所述插座供电引脚上的电压，并且感测所述VDD供电引脚上的电压的缺乏，所述DBC算法用于实施：

上拉所述IO引脚；

针对时间段T1启动T1定时器的定时器设置，并且在所述T1内监测所述IO引脚；

其中如果所述IO引脚被拉低，则在拉低时段内重置并且接着重新启动所述DBC算法或继续所述IO引脚的所述监测直到所述IO引脚在至少所述T1内不被拉低，使得所述T1定时器到期；

在声明时间段内拉低其所述IO引脚以要求优于另一个端口控制器的优先权，所述另一个端口控制器具有用于驱动至少另一个功率路径开关的一个或多个控制节点的另一个栅极驱动器引脚，所述至少另一个功率路径开关具有也耦合到所述功率系统耗散器的另一个输出端；以及

通过导通所述栅极驱动器引脚发送控制信号，以闭合所述功率路径开关，从而将所述功率专门提供到所述功率系统耗散器。

9.根据权利要求8所述的端口控制器，其中所述DBC算法用于进一步实施以周期tCycle周期性地重复拉低其所述IO引脚，所述周期基于被硬编码到其中以用于防止所述另一个端口控制器导通所述另一个栅极驱动器引脚的唯一的内部集成电路通信从地址即I2C从地址。

10.根据权利要求8所述的端口控制器，其中所述DBC算法用于进一步实施：其中从电源接收的电流被确定为在最小阈值电流水平之下，从而在预定时间段内进入低功率模式，然后重置。

11.根据权利要求8所述的端口控制器，其中所述端口控制器是形成在具有硅表面的衬底上的集成电路即IC。

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