JPH0863264A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH0863264A JPH0863264A JP6200353A JP20035394A JPH0863264A JP H0863264 A JPH0863264 A JP H0863264A JP 6200353 A JP6200353 A JP 6200353A JP 20035394 A JP20035394 A JP 20035394A JP H0863264 A JPH0863264 A JP H0863264A
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- power
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Abstract
(57)【要約】
【目的】 本発明はパワーオンリセット回路に関し、同
期回路部及び非同期回路部を確実に初期化可能なパワー
オンリセット回路の提供を目的とする。 【構成】 電源投入によりパワーオンリセット信号ＰＯ
Ｒを付勢し、所定時間経過後に消勢するパワーオンリセ
ット回路において、電源投入後の１又は２以上のクロッ
ク信号ＣＫを検出したことによりクロック検出信号ＰＯ
ＲC を出力するクロック検出回路２を備え、少なくとも
クロック検出回路２がクロック検出信号ＰＯＲC を出力
するまでの間はパワーオンリセット信号ＰＯＲが付勢さ
れているように構成する。好ましくは、クロック検出回
路２は、クロック信号ＣＫを積分する積分回路と、積分
回路の積分出力が所定閾値を超えたことによりクロック
検出信号を出力する閾値回路とを備える。又は、クロッ
ク検出回路２は、電源投入により初期化され、かつその
後の所定数のクロック信号ＣＫをカウントすることによ
りクロック検出信号ＰＯＲC を出力するカウンタ回路を
備える。
期回路部及び非同期回路部を確実に初期化可能なパワー
オンリセット回路の提供を目的とする。 【構成】 電源投入によりパワーオンリセット信号ＰＯ
Ｒを付勢し、所定時間経過後に消勢するパワーオンリセ
ット回路において、電源投入後の１又は２以上のクロッ
ク信号ＣＫを検出したことによりクロック検出信号ＰＯ
ＲC を出力するクロック検出回路２を備え、少なくとも
クロック検出回路２がクロック検出信号ＰＯＲC を出力
するまでの間はパワーオンリセット信号ＰＯＲが付勢さ
れているように構成する。好ましくは、クロック検出回
路２は、クロック信号ＣＫを積分する積分回路と、積分
回路の積分出力が所定閾値を超えたことによりクロック
検出信号を出力する閾値回路とを備える。又は、クロッ
ク検出回路２は、電源投入により初期化され、かつその
後の所定数のクロック信号ＣＫをカウントすることによ
りクロック検出信号ＰＯＲC を出力するカウンタ回路を
備える。
Description
【０００１】
【産業上の利用分野】本発明はパワーオンリセット回路
に関し、更に詳しくは装置の電源投入時にパワーオンリ
セット信号を発生するパワーオンリセット回路に関す
る。パワーオンリセット回路はディジタル電子回路の電
源投入時に回路を初期化する目的で設けられる。パワー
オンリセット回路は、システムに共通の一つが設けられ
る場合もあるが、例えば架構成をとるディジタル通信装
置等においては、電子回路パッケージの活性挿抜を行う
ためにパッケージ毎にパワーオンリセット回路を備え
る。そこで、活性挿抜によっても回路を確実に初期化で
きるようなパワーオンリセット回路の提供が望まれる。
に関し、更に詳しくは装置の電源投入時にパワーオンリ
セット信号を発生するパワーオンリセット回路に関す
る。パワーオンリセット回路はディジタル電子回路の電
源投入時に回路を初期化する目的で設けられる。パワー
オンリセット回路は、システムに共通の一つが設けられ
る場合もあるが、例えば架構成をとるディジタル通信装
置等においては、電子回路パッケージの活性挿抜を行う
ためにパッケージ毎にパワーオンリセット回路を備え
る。そこで、活性挿抜によっても回路を確実に初期化で
きるようなパワーオンリセット回路の提供が望まれる。
【０００２】
【従来の技術】図５は従来技術を説明する図で、図にお
いて１０は電子回路パッケージ、１は従来のパワーオン
リセット回路（ＰＯＲＣ）、１１はシュミットトリガ回
路（ＳＴ）、５は電子回路の同期回路部、６は同じく非
同期回路部、７はドライバ（Ｄ）、８1 はクロック信号
の入力端子、８2 はパワーオンリセット信号の出力端
子、８3 ，８4 は電源（＋Ｖ）及びＧＮＤの入力端子で
ある。
いて１０は電子回路パッケージ、１は従来のパワーオン
リセット回路（ＰＯＲＣ）、１１はシュミットトリガ回
路（ＳＴ）、５は電子回路の同期回路部、６は同じく非
同期回路部、７はドライバ（Ｄ）、８1 はクロック信号
の入力端子、８2 はパワーオンリセット信号の出力端
子、８3 ，８4 は電源（＋Ｖ）及びＧＮＤの入力端子で
ある。
【０００３】同期回路部５はクロック信号ＣＫに同期し
て動作する回路部であり、例えばフリップフロップ（Ｆ
Ｆ）５1 は同期リセット方式のリセット入力端子ＳＲを
備えており、パワーオンリセット信号ＰＯＲがＬＯＷレ
ベルの時にクロック信号ＣＫが入力すると、リセットさ
れる。非同期回路部６はクロック信号ＣＫと非同期でも
動作する回路部であり、例えばフリップフロップ（Ｆ
Ｆ）６1 は非同期リセット方式のリセット入力端子ＡＲ
を備えており、パワーオンリセット信号ＰＯＲがＬＯＷ
レベルになると無条件で強制リセットされる。
て動作する回路部であり、例えばフリップフロップ（Ｆ
Ｆ）５1 は同期リセット方式のリセット入力端子ＳＲを
備えており、パワーオンリセット信号ＰＯＲがＬＯＷレ
ベルの時にクロック信号ＣＫが入力すると、リセットさ
れる。非同期回路部６はクロック信号ＣＫと非同期でも
動作する回路部であり、例えばフリップフロップ（Ｆ
Ｆ）６1 は非同期リセット方式のリセット入力端子ＡＲ
を備えており、パワーオンリセット信号ＰＯＲがＬＯＷ
レベルになると無条件で強制リセットされる。
【０００４】かかる電子回路パッケージ１０をシステム
に活性挿入すると、パワーオンリセット回路１及びその
他の回路部５，６に一斉に電源投入される。周知の如
く、ＦＦ５1 ，ＦＦ６1 等の回路は電源投入したままで
はＯＮにでもＯＦＦにでもなる。従って、これらの回路
を初期化（パワーオンリセット）する必要がある。パワ
ーオンリセット回路１において、コンデンサＣのチャー
ジ電圧ＶC は最初は略０Ｖである。従って、シュミット
トリガ回路１１の出力のパワーオンリセット信号ＰＯＲ
はＬＯＷレベルであり、これにより電子回路パッケージ
１０内の必要な回路をパワーオンリセットする。
に活性挿入すると、パワーオンリセット回路１及びその
他の回路部５，６に一斉に電源投入される。周知の如
く、ＦＦ５1 ，ＦＦ６1 等の回路は電源投入したままで
はＯＮにでもＯＦＦにでもなる。従って、これらの回路
を初期化（パワーオンリセット）する必要がある。パワ
ーオンリセット回路１において、コンデンサＣのチャー
ジ電圧ＶC は最初は略０Ｖである。従って、シュミット
トリガ回路１１の出力のパワーオンリセット信号ＰＯＲ
はＬＯＷレベルであり、これにより電子回路パッケージ
１０内の必要な回路をパワーオンリセットする。
【０００５】同時に、コンデンサＣは抵抗Ｒを介して＋
Ｖにより充電開始され、そのチャージ電圧ＶC は時定数
ＣＲにより緩やかに上昇する。そして所定時間ｔ1 を経
過すると、チャージ電圧ＶC がシュミットトリガ回路１
１の閾値を超え、出力のパワーオンリセット信号ＰＯＲ
はＨＩＧＨレベルになる。これによりパワーオンリセッ
ト動作は終了する。
Ｖにより充電開始され、そのチャージ電圧ＶC は時定数
ＣＲにより緩やかに上昇する。そして所定時間ｔ1 を経
過すると、チャージ電圧ＶC がシュミットトリガ回路１
１の閾値を超え、出力のパワーオンリセット信号ＰＯＲ
はＨＩＧＨレベルになる。これによりパワーオンリセッ
ト動作は終了する。
【０００６】更に、このパワーオンリセット信号ＰＯＲ
のＨＩＧＨレベル（又は立ち上がり）は出力端子８2 を
介してシステムのＣＰＵ（不図示）に伝えられ（例え
ば、パワーオン割込を発生し）、これによりＣＰＵは電
子回路パッケージ１０をシステムの制御下に置く。
のＨＩＧＨレベル（又は立ち上がり）は出力端子８2 を
介してシステムのＣＰＵ（不図示）に伝えられ（例え
ば、パワーオン割込を発生し）、これによりＣＰＵは電
子回路パッケージ１０をシステムの制御下に置く。
【０００７】
【発明が解決しようとする課題】上記のように従来のパ
ワーオンリセット回路１は、電源投入によりパワーオン
リセット信号ＰＯＲを付勢し、これを所定時間経過後に
消勢するだけのものであった。しかし、一般に電子回路
パッケージ１０を架のコネクタに活性挿入するような場
合には、パッケージ１０の傾き、パッケージ１０への押
圧力や挿入摩擦の不均衡等により、端子間の接続にタイ
ムラグが生じ得る。
ワーオンリセット回路１は、電源投入によりパワーオン
リセット信号ＰＯＲを付勢し、これを所定時間経過後に
消勢するだけのものであった。しかし、一般に電子回路
パッケージ１０を架のコネクタに活性挿入するような場
合には、パッケージ１０の傾き、パッケージ１０への押
圧力や挿入摩擦の不均衡等により、端子間の接続にタイ
ムラグが生じ得る。
【０００８】この場合に、電源入力端子８3 ，８4 と略
同時にクロック入力端子８1 が接続された場合は良い
が、もしクロック入力端子８1 の接続が遅れると、パワ
ーオンリセット信号ＰＯＲがＨＩＧＨレベルになった後
にクロック信号ＣＫが入力される状態が起こる。その結
果、従来は、非同期回路部６は初期化されるが、同期回
路部５は初期化されないという状態が発生し、これによ
り電子回路パッケージ１０が誤動作、又はシステムに悪
影響を与えるという欠点があった。
同時にクロック入力端子８1 が接続された場合は良い
が、もしクロック入力端子８1 の接続が遅れると、パワ
ーオンリセット信号ＰＯＲがＨＩＧＨレベルになった後
にクロック信号ＣＫが入力される状態が起こる。その結
果、従来は、非同期回路部６は初期化されるが、同期回
路部５は初期化されないという状態が発生し、これによ
り電子回路パッケージ１０が誤動作、又はシステムに悪
影響を与えるという欠点があった。
【０００９】なお、上記の問題は電子回路パッケージ１
０を活性挿入する場合に限らない。例えば電子回路パッ
ケージ１０が制御用ＣＰＵ及びクロック発振器を内蔵す
る独立した回路であり、このような回路に電源投入した
場合でも、もし何らかの理由によりクロック発振器の発
振（安定化）が遅れると、上記と同様の問題が起こり得
る。
０を活性挿入する場合に限らない。例えば電子回路パッ
ケージ１０が制御用ＣＰＵ及びクロック発振器を内蔵す
る独立した回路であり、このような回路に電源投入した
場合でも、もし何らかの理由によりクロック発振器の発
振（安定化）が遅れると、上記と同様の問題が起こり得
る。
【００１０】本発明の目的は、同期回路部及び非同期回
路部を確実に初期化可能なパワーオンリセット回路を提
供することにある。
路部を確実に初期化可能なパワーオンリセット回路を提
供することにある。
【００１１】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のパワーオンリセット
回路は、電源投入によりパワーオンリセット信号を付勢
し、所定時間経過後に消勢するパワーオンリセット回路
において、電源投入後の１又は２以上のクロック信号を
検出したことによりクロック検出信号を出力するクロッ
ク検出回路を備え、少なくともクロック検出回路がクロ
ック検出信号を出力するまでの間は前記パワーオンリセ
ット信号が付勢されているように構成したものである。
により解決される。即ち、本発明のパワーオンリセット
回路は、電源投入によりパワーオンリセット信号を付勢
し、所定時間経過後に消勢するパワーオンリセット回路
において、電源投入後の１又は２以上のクロック信号を
検出したことによりクロック検出信号を出力するクロッ
ク検出回路を備え、少なくともクロック検出回路がクロ
ック検出信号を出力するまでの間は前記パワーオンリセ
ット信号が付勢されているように構成したものである。
【００１２】
【作用】図において、電源検出回路１（図５の従来のパ
ワーオンリセット回路１に相当）は、電源（例えば＋
Ｖ，ＧＮＤ）の投入によりリセット信号ＰＯＲP を付勢
（ＬＯＷレベルに）し、かつ所定時間経過後に消勢（Ｈ
ＩＧＨレベルに）する。一方、クロック検出回路２は、
電源投入によりクロック検出信号ＰＯＲC をＬＯＷレベ
ルにし、その後に１又は２以上のクロック信号ＣＫを検
出すると、クロック検出信号ＰＯＲC をＨＩＧＨレベル
にする。
ワーオンリセット回路１に相当）は、電源（例えば＋
Ｖ，ＧＮＤ）の投入によりリセット信号ＰＯＲP を付勢
（ＬＯＷレベルに）し、かつ所定時間経過後に消勢（Ｈ
ＩＧＨレベルに）する。一方、クロック検出回路２は、
電源投入によりクロック検出信号ＰＯＲC をＬＯＷレベ
ルにし、その後に１又は２以上のクロック信号ＣＫを検
出すると、クロック検出信号ＰＯＲC をＨＩＧＨレベル
にする。
【００１３】そして、ＡＮＤゲート回路３は両信号ＰＯ
ＲP ，ＰＯＲC のＡＮＤ論理を取っており、よって出力
のパワーオンリセット信号ＰＯＲは少なくともクロック
検出回路２がクロック検出信号ＰＯＲC を出力するまで
の間は付勢（ＬＯＷレベルに）されている。本発明によ
れば、電源投入後の１又は２以上のクロック信号を検出
するまでの間はパワーオンリセットを解除しないので、
同期回路部及び非同期回路部を確実に初期化できる。
ＲP ，ＰＯＲC のＡＮＤ論理を取っており、よって出力
のパワーオンリセット信号ＰＯＲは少なくともクロック
検出回路２がクロック検出信号ＰＯＲC を出力するまで
の間は付勢（ＬＯＷレベルに）されている。本発明によ
れば、電源投入後の１又は２以上のクロック信号を検出
するまでの間はパワーオンリセットを解除しないので、
同期回路部及び非同期回路部を確実に初期化できる。
【００１４】好ましくは、クロック検出回路２は、クロ
ック信号を積分する積分回路２３と、積分回路２３の積
分出力が所定閾値を超えたことによりクロック検出信号
ＰＯＲC を出力する閾値回路２４とを備える。クロック
信号を積分すると、その積分出力はクロック周期やクロ
ックデューティー比を反映した値となる。そこで、この
積分出力を所定閾値で判別するようにすれば、クロック
入力の断のみならず、正しい（安定化した）クロック入
力か否かを常時監視できる。
ック信号を積分する積分回路２３と、積分回路２３の積
分出力が所定閾値を超えたことによりクロック検出信号
ＰＯＲC を出力する閾値回路２４とを備える。クロック
信号を積分すると、その積分出力はクロック周期やクロ
ックデューティー比を反映した値となる。そこで、この
積分出力を所定閾値で判別するようにすれば、クロック
入力の断のみならず、正しい（安定化した）クロック入
力か否かを常時監視できる。
【００１５】従って、この構成は電源投入時にクロック
信号が安定化するのを待つような用途にも有用である。
また、途中でクロック信号ＣＫが異常になってもこれを
検出できるので、クロック異常に基づき電子回路パッケ
ージを再初期化することも可能である。また好ましく
は、クロック検出回路２は、電源投入により初期化さ
れ、かつその後の所定数のクロック信号ＣＫをカウント
することによりクロック検出信号ＰＯＲC を出力するカ
ウンタ回路２５を備える。
信号が安定化するのを待つような用途にも有用である。
また、途中でクロック信号ＣＫが異常になってもこれを
検出できるので、クロック異常に基づき電子回路パッケ
ージを再初期化することも可能である。また好ましく
は、クロック検出回路２は、電源投入により初期化さ
れ、かつその後の所定数のクロック信号ＣＫをカウント
することによりクロック検出信号ＰＯＲC を出力するカ
ウンタ回路２５を備える。
【００１６】カウンタ回路２５を使用すれば、簡単な構
成により多数のクロック入力を計数できる。
成により多数のクロック入力を計数できる。
【００１７】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例のパ
ワーオンリセット回路を説明する図である。図２の
（Ａ）は第１実施例のパワーオンリセット回路のブロッ
ク図で、図において１は電源検出回路、１１はシュミッ
トトリガ回路（ＳＴ）、２はクロック検出回路、２１，
２２はＪ−Ｋタイプのフリップフロップ（ＦＦ）、３は
ＡＮＤゲート回路（Ａ）である。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例のパ
ワーオンリセット回路を説明する図である。図２の
（Ａ）は第１実施例のパワーオンリセット回路のブロッ
ク図で、図において１は電源検出回路、１１はシュミッ
トトリガ回路（ＳＴ）、２はクロック検出回路、２１，
２２はＪ−Ｋタイプのフリップフロップ（ＦＦ）、３は
ＡＮＤゲート回路（Ａ）である。
【００１８】第１実施例のパワーオンリセット回路を図
５の電子回路パッケージ１０に備えた場合の動作を以下
に説明する。図２の（Ｂ）は第１実施例のパワーオンリ
セット回路の動作タイミングチャートである。電子回路
パッケージ１０をシステムに活性挿入すると、パワーオ
ンリセット回路に電源＋Ｖ及びＧＮＤが一斉に供給され
る。
５の電子回路パッケージ１０に備えた場合の動作を以下
に説明する。図２の（Ｂ）は第１実施例のパワーオンリ
セット回路の動作タイミングチャートである。電子回路
パッケージ１０をシステムに活性挿入すると、パワーオ
ンリセット回路に電源＋Ｖ及びＧＮＤが一斉に供給され
る。
【００１９】電源検出回路１において、コンデンサＣの
チャージ電圧ＶC は最初は略０Ｖであり、よってシュミ
ットトリガ回路１１の出力のリセット信号ＰＯＲP はＬ
ＯＷレベルである。これにより出力のパワーオンリセッ
ト信号ＰＯＲもＬＯＷレベルである。同時に、コンデン
サＣは抵抗Ｒを介して＋Ｖにより充電開始され、そのチ
ャージ電圧ＶC は時定数ＣＲにより緩やかに上昇する。
そして、所定時間ｔ1 を経過すると、チャージ電圧ＶC
がシュミットトリガ回路１１の閾値を超え、その出力の
リセット信号ＰＯＲP はＨＩＧＨレベルになる。
チャージ電圧ＶC は最初は略０Ｖであり、よってシュミ
ットトリガ回路１１の出力のリセット信号ＰＯＲP はＬ
ＯＷレベルである。これにより出力のパワーオンリセッ
ト信号ＰＯＲもＬＯＷレベルである。同時に、コンデン
サＣは抵抗Ｒを介して＋Ｖにより充電開始され、そのチ
ャージ電圧ＶC は時定数ＣＲにより緩やかに上昇する。
そして、所定時間ｔ1 を経過すると、チャージ電圧ＶC
がシュミットトリガ回路１１の閾値を超え、その出力の
リセット信号ＰＯＲP はＨＩＧＨレベルになる。
【００２０】一方、クロック検出回路２のＦＦ２１，Ｆ
Ｆ２２はリセット信号ＰＯＲP により強制リセットされ
ており、ＦＦ２２の出力のリセット信号（即ち、クロッ
ク検出信号）ＰＯＲC はＬＯＷレベルである。これによ
り出力のパワーオンリセット信号ＰＯＲはＬＯＷレベル
に保たれる。即ち、パワーオンリセットは付勢されたま
まである。
Ｆ２２はリセット信号ＰＯＲP により強制リセットされ
ており、ＦＦ２２の出力のリセット信号（即ち、クロッ
ク検出信号）ＰＯＲC はＬＯＷレベルである。これによ
り出力のパワーオンリセット信号ＰＯＲはＬＯＷレベル
に保たれる。即ち、パワーオンリセットは付勢されたま
まである。
【００２１】その後、この例では少し遅れたａのタイミ
ングにクロック信号ＣＫが入力している。ａのタイミン
グでは既にリセット信号ＰＯＲP はＨＩＧＨレベルにな
っているので、ＦＦ２１は最初のクロック信号ＣＫによ
りセットされ、ＦＦ２２は次のクロック信号ＣＫにより
セットされる。その結果、リセット信号ＰＯＲC はＨＩ
ＧＨレベルとなり、これにより出力のパワーオンリセッ
ト信号ＰＯＲもＨＩＧＨレベルになる。即ち、この時点
でパワーオンリセットは解除される。
ングにクロック信号ＣＫが入力している。ａのタイミン
グでは既にリセット信号ＰＯＲP はＨＩＧＨレベルにな
っているので、ＦＦ２１は最初のクロック信号ＣＫによ
りセットされ、ＦＦ２２は次のクロック信号ＣＫにより
セットされる。その結果、リセット信号ＰＯＲC はＨＩ
ＧＨレベルとなり、これにより出力のパワーオンリセッ
ト信号ＰＯＲもＨＩＧＨレベルになる。即ち、この時点
でパワーオンリセットは解除される。
【００２２】第１実施例によれば、クロック信号ＣＫを
２個検出するまではパワーオンリセットを解除しないの
で、図５の同期及び非同期回路部５，６を確実に初期化
できる。なお、ＦＦ２２を省略してＦＦ２１の一個とし
ても良い。この場合はクロック信号ＣＫを一個検出する
とパワーオンリセットを解除するが、これでも同期回路
部５をリセット可能である。
２個検出するまではパワーオンリセットを解除しないの
で、図５の同期及び非同期回路部５，６を確実に初期化
できる。なお、ＦＦ２２を省略してＦＦ２１の一個とし
ても良い。この場合はクロック信号ＣＫを一個検出する
とパワーオンリセットを解除するが、これでも同期回路
部５をリセット可能である。
【００２３】また、ＦＦの数を３個以上の任意のｎ個と
することも可能であり、この場合はクロック信号ＣＫが
ｎ個検出した時点でパワーオンリセットを解除する。ま
た、短い時定数Ｃ1 Ｒ1 のリセット回路１２を別途に設
け、これにより電源投入時のＦＦ２１，ＦＦ２２を強制
リセットするように構成しても良い。こうすれば、早い
時点（例えばａ´のタイミング）でクロック信号ＣＫが
入力した場合に、パワーオンリセットの解除を早めるこ
とが可能となる。
することも可能であり、この場合はクロック信号ＣＫが
ｎ個検出した時点でパワーオンリセットを解除する。ま
た、短い時定数Ｃ1 Ｒ1 のリセット回路１２を別途に設
け、これにより電源投入時のＦＦ２１，ＦＦ２２を強制
リセットするように構成しても良い。こうすれば、早い
時点（例えばａ´のタイミング）でクロック信号ＣＫが
入力した場合に、パワーオンリセットの解除を早めるこ
とが可能となる。
【００２４】また、必要ならＡＮＤゲート回路３の出力
に遅延回路４を設けても良い。これによりパワーオンリ
セットの解除は時間ｄ1 だけ遅延される。図３は第２実
施例のパワーオンリセット回路を説明する図である。図
３の（Ａ）は第２実施例のパワーオンリセット回路のブ
ロック図で、図において２は第２実施例のクロック検出
回路、２３は積分回路（又はローパスフィルタ回路）、
２３1 はオペレーショナルアンプ（ＡＭＰ）、２４は閾
値回路、２４ 1 はコンパレータ（ＣＭＰ）である。
に遅延回路４を設けても良い。これによりパワーオンリ
セットの解除は時間ｄ1 だけ遅延される。図３は第２実
施例のパワーオンリセット回路を説明する図である。図
３の（Ａ）は第２実施例のパワーオンリセット回路のブ
ロック図で、図において２は第２実施例のクロック検出
回路、２３は積分回路（又はローパスフィルタ回路）、
２３1 はオペレーショナルアンプ（ＡＭＰ）、２４は閾
値回路、２４ 1 はコンパレータ（ＣＭＰ）である。
【００２５】電源検出回路１については、上記と同様で
あるので説明を省略する。図３の（Ｂ）は第２実施例の
パワーオンリセット回路の動作タイミングチャートであ
る。クロック検出回路２において、積分回路２３の積分
電圧ＶS はクロック信号ＣＫの入力が無い間又はＬＯＷ
レベルの間は略０Ｖに保たれる。これにより閾値回路２
４ではＶS ＜ＴH （ＴH は閾値電圧）となり、コンパレ
ータ２４1 の出力のリセット信号ＰＯＲC はＬＯＷレベ
ルに保たれる。これによりパワーオンリセット信号ＰＯ
ＲもＬＯＷレベルに保たれる。
あるので説明を省略する。図３の（Ｂ）は第２実施例の
パワーオンリセット回路の動作タイミングチャートであ
る。クロック検出回路２において、積分回路２３の積分
電圧ＶS はクロック信号ＣＫの入力が無い間又はＬＯＷ
レベルの間は略０Ｖに保たれる。これにより閾値回路２
４ではＶS ＜ＴH （ＴH は閾値電圧）となり、コンパレ
ータ２４1 の出力のリセット信号ＰＯＲC はＬＯＷレベ
ルに保たれる。これによりパワーオンリセット信号ＰＯ
ＲもＬＯＷレベルに保たれる。
【００２６】その後、クロック信号ＣＫが入力される
と、積分電圧ＶS は図示の如く緩やかに上昇する。積分
回路の時定数を大きくすればより滑らかに上昇する。そ
して、やがて閾値回路２４でＶS ＞ＴH を満足すると、
リセット信号ＰＯＲC はＨＩＧＨレベルになり、これに
よりパワーオンリセット信号ＰＯＲもＨＩＧＨレベルに
なる。
と、積分電圧ＶS は図示の如く緩やかに上昇する。積分
回路の時定数を大きくすればより滑らかに上昇する。そ
して、やがて閾値回路２４でＶS ＞ＴH を満足すると、
リセット信号ＰＯＲC はＨＩＧＨレベルになり、これに
よりパワーオンリセット信号ＰＯＲもＨＩＧＨレベルに
なる。
【００２７】第２実施例によれば、複数分のクロック信
号ＣＫを検出するまではパワーオンリセットを解除しな
いので、図５の同期及び非同期回路部５，６を確実に初
期化できる。なお、この積分回路２３の積分出力ＶS は
クロック信号ＣＫのクロック周期やクロックデューティ
ー比をリアルタイムに反映した値となる。従って、クロ
ック断、クロック周波数やデューティー比の低下等が発
生すると積分出力ＶS は速やかに低下する。従って、第
２実施例によれば、クロック入力の断のみならず、正し
い（安定化した）クロック入力か否かを常時監視できる
ことになる。更に、途中でクロック信号ＣＫが異常にな
ったような場合でも、これを有効に検出できるので、ク
ロック入力の異常に基づいて電子回路パッケージを再初
期化することも可能である。
号ＣＫを検出するまではパワーオンリセットを解除しな
いので、図５の同期及び非同期回路部５，６を確実に初
期化できる。なお、この積分回路２３の積分出力ＶS は
クロック信号ＣＫのクロック周期やクロックデューティ
ー比をリアルタイムに反映した値となる。従って、クロ
ック断、クロック周波数やデューティー比の低下等が発
生すると積分出力ＶS は速やかに低下する。従って、第
２実施例によれば、クロック入力の断のみならず、正し
い（安定化した）クロック入力か否かを常時監視できる
ことになる。更に、途中でクロック信号ＣＫが異常にな
ったような場合でも、これを有効に検出できるので、ク
ロック入力の異常に基づいて電子回路パッケージを再初
期化することも可能である。
【００２８】ところで、クロック信号ＣＫがＨＩＧＨレ
ベルに固定されたり、デューティー比が上昇したりする
と、積分出力ＶS は逆に上昇する。そこで、閾値回路２
４では積分出力ＶS の低下のみならず、所定範囲からの
上昇をも検出するように構成すれば、クロック検出回路
２の検出能力は一層向上する。なお、積分回路２３に代
えて、積分回路２３´を備えるようにしても良い。この
場合は、クロック入力があると、ドライバ２３2 、ダイ
オードＤを介してコンデンサＣをチャージし、またクロ
ック入力が無くなると、コンデンサＣのチャージは抵抗
Ｒを介してディスチャージする。
ベルに固定されたり、デューティー比が上昇したりする
と、積分出力ＶS は逆に上昇する。そこで、閾値回路２
４では積分出力ＶS の低下のみならず、所定範囲からの
上昇をも検出するように構成すれば、クロック検出回路
２の検出能力は一層向上する。なお、積分回路２３に代
えて、積分回路２３´を備えるようにしても良い。この
場合は、クロック入力があると、ドライバ２３2 、ダイ
オードＤを介してコンデンサＣをチャージし、またクロ
ック入力が無くなると、コンデンサＣのチャージは抵抗
Ｒを介してディスチャージする。
【００２９】図４は第３実施例のパワーオンリセット回
路を説明する図である。図４の（Ａ）は第３実施例のパ
ワーオンリセット回路のブロック図で、図において２は
第３実施例のクロック検出回路、２５はカウンタ回路、
２５1 はカウンタ（ＣＴＲ）、２５2 はインバータ回路
（Ｉ）である。図４の（Ｂ）は第３実施例のパワーオン
リセット回路の動作タイミングチャートである。
路を説明する図である。図４の（Ａ）は第３実施例のパ
ワーオンリセット回路のブロック図で、図において２は
第３実施例のクロック検出回路、２５はカウンタ回路、
２５1 はカウンタ（ＣＴＲ）、２５2 はインバータ回路
（Ｉ）である。図４の（Ｂ）は第３実施例のパワーオン
リセット回路の動作タイミングチャートである。
【００３０】クロック検出回路２において、カウンタ２
５1 は電源投入の際にＲ1 ，Ｃ1 から成るリセット回路
により強制リセットされる。従って、カウンタ２５1 の
Ｑnビットの出力（リセット信号ＰＯＲC ）はＬＯＷレ
ベルに保たれ、これによりパワーオンリセット信号ＰＯ
ＲもＬＯＷレベルに保たれる。その後、クロック信号Ｃ
Ｋが入力されると、カウンタ２５1 はクロック信号ＣＫ
によりカウントアップする。やがてカウンタ２５1 のＱ
n ビットの出力がＨＩＧＨレベルになると、リセット信
号ＰＯＲC がＨＩＧＨレベルになり、これによりパワー
オンリセット信号ＰＯＲもＨＩＧＨレベルになる。
５1 は電源投入の際にＲ1 ，Ｃ1 から成るリセット回路
により強制リセットされる。従って、カウンタ２５1 の
Ｑnビットの出力（リセット信号ＰＯＲC ）はＬＯＷレ
ベルに保たれ、これによりパワーオンリセット信号ＰＯ
ＲもＬＯＷレベルに保たれる。その後、クロック信号Ｃ
Ｋが入力されると、カウンタ２５1 はクロック信号ＣＫ
によりカウントアップする。やがてカウンタ２５1 のＱ
n ビットの出力がＨＩＧＨレベルになると、リセット信
号ＰＯＲC がＨＩＧＨレベルになり、これによりパワー
オンリセット信号ＰＯＲもＨＩＧＨレベルになる。
【００３１】同時に、カウンタ２５1 のカウントイネー
ブル端子Ｅはインバータ回路２５2の出力により消勢さ
れ、カウントアップを停止する。第３実施例によれば、
複数分のクロック信号ＣＫを検出するまではパワーオン
リセットを解除しないので、図５の同期及び非同期回路
部５，６を確実に初期化できる。
ブル端子Ｅはインバータ回路２５2の出力により消勢さ
れ、カウントアップを停止する。第３実施例によれば、
複数分のクロック信号ＣＫを検出するまではパワーオン
リセットを解除しないので、図５の同期及び非同期回路
部５，６を確実に初期化できる。
【００３２】この場合に、カウンタ２５1 の出力に不図
示のデコーダ又は比較回路を設け、カウント出力が任意
の所定数になった場合にリセット信号ＰＯＲC がＨＩＧ
Ｈレベルとなるように構成しても良い。なお、上記各実
施例は図５の電子回路パッケージ１０の活性挿入の場合
の適用例を述べたがこれに限らない。例えば制御用ＣＰ
Ｕ及びクロック発振器等を内蔵する独立した電子回路に
本発明を適用しても同様の効果を奏する。
示のデコーダ又は比較回路を設け、カウント出力が任意
の所定数になった場合にリセット信号ＰＯＲC がＨＩＧ
Ｈレベルとなるように構成しても良い。なお、上記各実
施例は図５の電子回路パッケージ１０の活性挿入の場合
の適用例を述べたがこれに限らない。例えば制御用ＣＰ
Ｕ及びクロック発振器等を内蔵する独立した電子回路に
本発明を適用しても同様の効果を奏する。
【００３３】また、上記本発明に好適なる実施例を述べ
たが、本発明思想を逸脱しない範囲内で、構成の様々な
変更が行えることは言うまでも無い。
たが、本発明思想を逸脱しない範囲内で、構成の様々な
変更が行えることは言うまでも無い。
【００３４】
【発明の効果】以上述べた如く本発明によれば、電源投
入後の１又は２以上のクロック信号が検出されるまでの
間はパワーオンリセットが解除されないので、同期回路
部及び非同期回路部を確実に初期化可能である。また、
本発明を活性挿抜するような電子回路パッケージに適用
した場合は、活性挿入時のタイムラグによる悪影響を無
くし、もって回路、ひいてはシステムの安定な動作を保
証でき、システムの信頼性向上に寄与するところが大き
い。
入後の１又は２以上のクロック信号が検出されるまでの
間はパワーオンリセットが解除されないので、同期回路
部及び非同期回路部を確実に初期化可能である。また、
本発明を活性挿抜するような電子回路パッケージに適用
した場合は、活性挿入時のタイムラグによる悪影響を無
くし、もって回路、ひいてはシステムの安定な動作を保
証でき、システムの信頼性向上に寄与するところが大き
い。
【図１】図１は本発明の原理を説明する図である。
【図２】図２は第１実施例のパワーオンリセット回路を
説明する図である。
説明する図である。
【図３】図３は第２実施例のパワーオンリセット回路を
説明する図である。
説明する図である。
【図４】図４は第３実施例のパワーオンリセット回路を
説明する図である。
説明する図である。
【図５】図５は従来技術を説明する図である。
１ 電源検出回路 ２ クロック検出回路 ３ ＡＮＤゲート回路
Claims (3)
- 【請求項１】 電源投入によりパワーオンリセット信号
を付勢し、所定時間経過後に消勢するパワーオンリセッ
ト回路において、 電源投入後の１又は２以上のクロック信号を検出したこ
とによりクロック検出信号を出力するクロック検出回路
を備え、 少なくともクロック検出回路がクロック検出信号を出力
するまでの間は前記パワーオンリセット信号が付勢され
ているように構成したことを特徴とするパワーオンリセ
ット回路。 - 【請求項２】 クロック検出回路は、クロック信号を積
分する積分回路と、積分回路の積分出力が所定閾値を超
えたことによりクロック検出信号を出力する閾値回路と
を備えることを特徴とする請求項１のパワーオンリセッ
ト回路。 - 【請求項３】 クロック検出回路は、電源投入により初
期化され、かつその後の所定数のクロック信号をカウン
トすることによりクロック検出信号を出力するカウンタ
回路を備えることを特徴とする請求項１のパワーオンリ
セット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6200353A JPH0863264A (ja) | 1994-08-25 | 1994-08-25 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6200353A JPH0863264A (ja) | 1994-08-25 | 1994-08-25 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863264A true JPH0863264A (ja) | 1996-03-08 |
Family
ID=16422892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6200353A Withdrawn JPH0863264A (ja) | 1994-08-25 | 1994-08-25 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863264A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1098365A (ja) * | 1996-08-24 | 1998-04-14 | Lg Semicon Co Ltd | パワーオンリセット信号発生回路 |
| JP2001526008A (ja) * | 1997-05-06 | 2001-12-11 | テレフオンアクチーボラゲツト エル エム エリクソン | グリッチ・センサー付きパワーオン・リセット回路を集積したチップを有する電子システム |
| JP2003273716A (ja) * | 2002-03-19 | 2003-09-26 | Nec Corp | パワーオンリセット回路 |
| JP2004199238A (ja) * | 2002-12-17 | 2004-07-15 | Toshiba Corp | 半導体装置及びその起動方法 |
| JP2006146403A (ja) * | 2004-11-17 | 2006-06-08 | Fujitsu Ltd | リセット制御回路及びリセット制御方法 |
| US7127598B2 (en) | 2002-12-19 | 2006-10-24 | Kabushiki Kaisha Toshiba | Semiconductor device comprising transition detecting circuit and method of activating the same |
| JP2007141255A (ja) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | プロセッサの介入あり又はなしでのハードウェアの初期化 |
| US7814356B2 (en) | 2006-08-18 | 2010-10-12 | Fujitsu Limited | Apparatus and control method for initializing a phase adjusting part in response to a power supply cut signal |
| JP2012128891A (ja) * | 2010-12-13 | 2012-07-05 | Renesas Electronics Corp | 不揮発性メモリを備える半導体装置及び不揮発性メモリに対するアクセス制御方法 |
| JP2016162007A (ja) * | 2015-02-27 | 2016-09-05 | オンキヨー＆パイオニアテクノロジー株式会社 | クロック信号制御回路 |
| JP2018085036A (ja) * | 2016-11-25 | 2018-05-31 | ラピスセミコンダクタ株式会社 | 半導体装置、通信装置およびリセット方法 |
| CN112901296A (zh) * | 2021-02-04 | 2021-06-04 | 浙江大学 | 一种实现无泵过程热回收的有机朗肯循环发电方法及装置 |
-
1994
- 1994-08-25 JP JP6200353A patent/JPH0863264A/ja not_active Withdrawn
Cited By (14)
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| CN112901296A (zh) * | 2021-02-04 | 2021-06-04 | 浙江大学 | 一种实现无泵过程热回收的有机朗肯循环发电方法及装置 |
| CN112901296B (zh) * | 2021-02-04 | 2022-01-18 | 浙江大学 | 一种实现无泵过程热回收的有机朗肯循环发电方法及装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |