JP4744758B2 - デジタル周波数モニタリング - Google Patents

Description

【０００１】
【技術分野】
この発明は、パルスモニタリングシステム、特に受信された信号のパルス幅を検出するためのシステムに関する。
【０００２】
【背景技術】
送信されたデジタル信号は、送信された信号のデータ内容を受信回路が確定できるように、そのパルス幅を所定の許容値内にとどめる必要がある。送信されたデジタル信号は、送信媒体の周波数応答効果、距離に対するエネルギ損失、電磁干渉等によって歪む場合がある。
【０００３】
図１は、２つのサンプルパルスシーケンスを示す。２つとも論理ローから始まり、論理ハイへ遷移する。論理ローの場合、ＴＬｍｉｎは論理ローパルスの最小許容パルス長を表わし、ＴＬｍａｘは論理ローパルスの最大許容パルス長を表わす。受信回路が論理ローからハイへの遷移を受入れるためには、入来するパルスロー信号は、ＴＬｍａｘとＴＬｍｉｎとの差によって定義される時間窓内に遷移すべきである。この時間窓は、図１において論理ロー遷移窓Ｗ０と定義される。同様に、論理ハイパルスも、最小論理ハイパルス長であるＴＨｍｉｎと最大論理ハイパルス長であるＴＨｍａｘとにより定義されるパルス長を有する必要がある。論理ハイからローへの遷移が受入れられるためには、この遷移はＴＨｍａｘとＴＨｍｉｎとの差によって定義される時間窓内に起こるべきである。この時間窓は、論理ハイ遷移窓Ｗ１と定義される。図１の２つのサンプルパルスシーケンスに示されるように、時間窓Ｗ０およびＷ１は、異なる用途に対しては同じでなくてもよいが、通常、単一の用途内では一定のままであるべきである。
【０００４】
受信回路は、受信されたパルス信号のパルス長を観察するためのパルス検出サブ回路を含む。先行技術のパルス検出回路は通常、受信された信号の論理ハイパルス、または論理ローパルスのどちらか１つのみを観察するが、両方は観察しない。これは、このパルス検出回路が受信されたパルス信号の信号周期を特定できず、このため信号の周波数における偏移を観察できないことを意味する。したがって、受信されたパルス信号における周波数偏移が、未検出のエラーにつながるおそれがある。
【０００５】
先行技術のパルス検出回路は通常、２つのワンショット回路を用いて、受信された信号が所定の遷移窓にとって有効かどうかを判断する。両方のワンショット回路は通常、受信されたパルス信号の前縁においてトリガされる。第１のワンショット回路は、最小パルス長要件に等しい長さを有する第１のパルスを送出し、第２のワンショット回路は、最大パルス長要件に等しい長さを有する第２のパルスを送出する。第２のパルスの終りに、受信された信号は第１および第２のパルスと比較される。受信されたパルスの長さが第１および第２のパルス内に収まらない場合、検出信号は送出されず、受信されたパルス信号は無視される。しかし、ワンショット回路は、集積回路においては制御、または調整しにくい。さらに、それらは異なる用途に必要な遷移窓を調整する簡単な方法を提供しない。
【０００６】
この先行技術のアプローチはまた、パルス検出回路が最大パルス長の経過を待ってから受信されたパルス信号を検証するため、システムを減速し得る。実際、受信されたパルス信号がより早くに遷移し、さらなる待機時間を必要としなくても、それは受信されたパルス信号の各々に対し最大限の遅延時間分待機する。レーボビッツに付与された米国特許第３，７３５，２７１号は、最大許容パルス長分待たずに有効受信パルス信号を検査するパルス幅検出回路を示している。しかし、特許´２７１号の回路は、３つのワンショット回路を必要とし、各々の受信パルス信号に遅延を加える。この加えられた遅延が実際にさらなるエラーを引き起こす場合がある。この回路が最小必要パルス長より若干短いパルス長を有するパルス信号を受信すると仮定すると、特許´２７１号によって紹介された、加えられたパルス遅延によって、受信信号が最小パルス長要件を満たしたと回路がみなすことが、実際に起こり得る。
さらに、他の先行技術のパルス検出回路は、パルス信号用信号識別装置を開示している日本国特許要約書ＪＰ ０１１７５４０９Ａと、パルス幅検出回路を開示している日本国特許要約書ＪＰ ５９００５７３７Ａとを含む。
【０００７】
この発明の目的は、受信されたパルス信号のパルス長とその周波数との両方を観察するパルス検出回路を提供することにある。
【０００８】
この発明の別の目的は、受信されたパルス信号の論理ハイパルスおよび論理ローパルスの両方を観察するパルス検出回路を提供することにある。
【０００９】
この発明のさらに別の目的は、ＩＣ回路へ簡単に組込みやすく、その許容パルス遷移窓Ｗ０およびＷ１を、個別に、またはともに、ＩＣ回路の内部からおよび外部から調整できるようにするパルス検出回路を提供することにある。
【００１０】
【発明の概要】
上記の目的は、１対の直線電圧ランプ発生器と基準電圧源とを用い、受信されたパルス信号に対し好ましいパルス長窓を設定するためのパルス検出回路において満たされる。このパルス検出回路は、受信されたパルス信号の正のデューティサイクルと負のデューティサイクルの両方をモニタする。したがってそれは、受信されたパルス信号における周波数偏移を検出できる。正または負のデューティサイクルが短すぎるかまたは長すぎることが判明した場合、それは「悪い」デューティサイクルとして分類され、エラー信号が送出されてチップの内部回路をディスエーブルにする。デューティサイクルが所定の時間窓、つまり好ましいパルス遷移窓内にある場合、それは「良い」デューティサイクルとして分類される。悪いデューティサイクルと遭遇したためにエラー信号が送出される場合、チップの内部回路は、良いデューティサイクルが２回連続して観察されるまで、ディスエーブルのままである。このパルス検出回路は、良いパルスを連続して２回、つまり良いローパルスに続いて良いハイパルスを、または良いハイパルスに続いて良いローパルスを受信すると、イネーブル信号を送出して、チップの内部回路を再度イネーブルにする。
【００１１】
このデューティサイクルモニタリング回路は、２つのモニタリングサブ回路を含む。第１のサブ回路は、入来するパルス信号の正のデューティサイクルをモニタし、第２のサブ回路は、入来するパルス信号の負のデューティサイクルをモニタする。正および負のデューティサイクルは別々のサブ回路でモニタされるので、このパルス検出回路は、正のデューティサイクル用および負のデューティサイクル用の異なった好ましいパルス遷移窓に対応できる。簡略のため、ここでは、正のデューティサイクルをモニタするための第１のサブ回路についてのみ述べる。第２のサブ回路の回路構造は第１のサブ回路と同様で、以下の最良の形態の説明において詳細に述べる。
【００１２】
まず、「良い」正のデューティサイクル用の好ましいパルス遷移窓であるＷ１について述べる。このパルス遷移窓は、一斉に動作する遅い方の直線電圧ランプと速い方の直線電圧ランプによって設定される。時間がたつにつれ、この遅い方と速い方の直線電圧ランプ間の電圧差が増加し、この電圧差がデューティサイクル持続時間の単位となる。遅い方および速い方の直線電圧ランプ間の電圧差が望ましいパルス遷移窓を示すようになるときの遅い方の直線電圧ランプの電圧値を確認することによって、望ましい持続時間窓が設定される。この確認された電圧値が基準電圧となり、これに対し入来するクロックが比較される。言換えれば、パルス遷移窓の長さは、基準電圧を変更すること、または直線電圧ランプ発生器の勾配を調整することによって、遅れずに調整または偏移することができる。この基準電圧は回路内から生成されるか、または回路の外部から供給されてもよい。
【００１３】
入来するクロックの論理状態がローからハイへ変化すると、遅い方および速い方の電圧ランプはリセットされ、再トリガされる。第１のコンパレータが、速い方の電圧ランプの立上がり電圧値を基準電圧と比較するために用いられる。速い方の電圧ランプが基準電圧より高く立上がると、第１のコンパレータは信号を出す。第２のコンパレータは、遅い方の電圧ランプの立上がり電圧値を同じ基準電圧と比較するために用いられる。遅い方のランプが基準値より高く立上がると、第２のコンパレータは信号を出す。速い方の電圧ランプが基準値より高く、遅い方の電圧ランプが基準値より低いときのみ、受信されたパルス信号は望ましいパルス長内に収まる。このような状態が当てはまらないとどちらかのコンパレータが示した場合、入来するクロックのデューティサイクルは望ましい窓の外にあり、「悪い」デューティサイクルとして分類される。
【００１４】
受信パルスの後端において、コンパレータの出力が分析され、その結果が第１のレジスタに記憶される。第２のレジスタは前の受信パルスの結果を記憶する。現在のパルスの良いまたは悪いといった状態は、前のパルスの良いまたは悪いといった状態と比較される。現在のパルスの状態が悪ければ、ディスエーブル信号が送出される。現在のパルスの状態が良いものの、前のパルスの状態が悪ければ、ディスエーブル信号が依然として送出される。現在のパルスの状態と前のパルスの状態が両方とも良ければ、イネーブル信号が送出される。
【００１５】
さらに、開始回路が含まれており、これは、始動時にパルス信号を始めにいくつか受信する間、一定のディスエーブル信号を維持する。これにより、パルス検出回路によってイネーブルとされる前に既知の状態を達成する時間が、内部回路に与えられる。
【００１６】
【発明を実施するための最良の形態】
このパルスモニタリング回路は、２つのパルス検出サブ回路を用い、入来するパルス信号の正のデューティサイクルと負のデューティサイクルを両方モニタする。正のデューティサイクルと負のデューティサイクルの両方をモニタすることにより、このパルスモニタリング回路は、受信されたパルス信号の全体信号周期が所定の最小および最大期間長内にあるかどうかを判断できる。受信されたパルス信号の周期における偏移を確認することにより、このパルスモニタリング回路は同様に、受信されたパルス信号の周波数における偏移を確認できる。
【００１７】
図２を参照すると、２つのパルス検出サブ回路の各々は、１対の直線電圧ランプを用いて、受信された論理パルス信号のパルス持続時間を測定する。線図ＶｏＴＬｆおよびＶｏＴＬｓは、受信された論理ローパルスを観察するために用いられる２つの直線電圧ランプ発生器の例示的な出力を示している。論理ローパルス検出サブ回路は、出力ＶｏＴＬｓを生成する遅い方の直線電圧ランプ発生器と、出力ＶｏＴＬｆを生成する速い方の直線電圧ランプ発生器とを含む。速い方および遅い方の直線電圧ランプはともに、論理ローパルスを受信するとリセットされ、所定の電圧／秒のレートで上昇し始める。このレートは、個々の直線電圧ランプ発生器の強さ、つまり電流供給能力を調整することにより調整されてもよい。基準信号Ｖｒｅｆは、論理ローパルス用最大許容時間ＴＬｍａｘを設定し、また、論理ローパルス用最小許容時間ＴＬｍｉｎを設定する。ＴＬｍｉｎの時間限度は、ＶｒｅｆとＶｏＴＬｆとの交点において設定され、ＴＬｍａｘの時間限度は、ＶｒｅｆとＶｏＴＬｓとの交点において設定される。図示されているように、論理ローパルス用最小持続時間ＴＬｍｉｎは、速い方の直線電圧ランプＶｏＴＬｆによって決定され、論理ローパルス用最大持続時間ＴＬｍａｘは、遅い方の直線電圧ランプＶｏＴＬｓによって決定される。ＴＬｍａｘとＴＬｍｉｎとの差が、望ましい論理ロー遷移窓Ｗ０用の時間境界を定義する。Ｗ０の幅は、Ｖｒｅｆを増減させること、またはＶｏＴＬｆおよびＶｏＴＬｓの一方または両方の勾配を変更することにより調整してもよい。受信された論理ローパルスがＷ０により定義された遷移窓内で論理ハイに遷移する場合、それは「良い」受信パルスとして分類されるが、Ｗ０の外で遷移する場合は、「悪い」受信パルスとして分類される。
【００１８】
図３は、受信パルス信号の論理ハイパルス長をモニタするために用いられる直線電圧ランプＶｏＴＨｓおよびＶｏＴＨｆの例示的な線図を示す。信号ＶｏＴＨｓおよびＶｏＴＨｆは、論理ハイパルスを受信すると上昇し始める。前と同様、速い方の電圧ランプＶｏＴＨｆと基準電圧Ｖｒｅｆとの交点が、パルス幅、この場合正のパルス幅用の最小持続時間ＴＬｍｉｎを設定する。同様に、Ｖｒｅｆと遅い方の直線電圧ランプＶｏＴＨｓとの交点が、正のパルス幅の最大持続時間を設定する。この最大許容パルス持続時間ＴＬｍａｘと最小パルス持続時間ＴＬｍｉｎとの差が、論理ハイから論理ローへの望ましい遷移窓Ｗ１用の境界を設定する。この好ましい実施例では、好ましい遷移窓Ｗ１はＷ０よりも短いが、これはこの発明にとって決定的なものではない。多くの場合、Ｗ１とＷ０とが同様の時間窓を定義することが望ましい。しかし、図２のＷ０と図３のＷ１とは両方とも、同じ基準電圧Ｖｒｅｆの一関数であることに注意すべきである。Ｗ０とＷ１の両方が同じ基準信号Ｖｒｅｆに応答することは、この発明にとって決定的なものではないが、好ましい。なぜなら、Ｗ０とＷ１両方の同時制御が簡略化されるからである。また、Ｗ１の幅は、ＶｏＴＨｆとＶｏＴＨｓの一方または両方を調整することにより調整されてもよい。
【００１９】
このように、このパルス検出回路は、受信されたパルスシーケンスの論理ハイおよび論理ローサイクルにおける時間偏差を検出することができる。このことにより、それは、論理パルスがその好ましい遷移窓の外にある場合だけでなく、その周期、ゆえにその周波数が許容限度を超えて偏移する場合も検出することができる。
【００２０】
図４は、この発明を実施するために適切な回路のブロック図を示す。論理ローモニタブロック１５は受信された論理ローパルスをモニタし、論理ハイモニタブロック１１は受信された論理ハイパルスをモニタする。論理ローモニタブロック１５および論理ハイモニタブロック１１は両方とも同じ基準信号Ｖｒｅｆを受信することが好ましく、両方とも、受信されたクロック信号ＣＬＫｉｎによって例示されているパルス信号を受信する。
【００２１】
論理ハイモニタブロック１１および論理ローモニタブロック１５の各々は、その中に、１対の直線電圧ランプと、それぞれの直線電圧ランプを基準信号Ｖｒｅｆと比較するための手段とを含む。たとえば、論理ローモニタブロック１５は、図２で示されたものと同様の出力ＶｏＴＬｓを生成する第１の遅い方の直線電圧ランプ発生器と、同じく図２に示されたものと同様の出力ＶｏＴＬｆを生成する第２の速い方の電圧ランプ発生器とを含む。その第１および第２の直線電圧ランプ発生器は、論理ローパルスを受信するとリセットされ上昇し始める。受信されたパルスが論理ローである間、そのそれぞれの出力ＶｏＴＬｓおよびＶｏＴＬｆは上昇し続ける。受信された信号ＣＬＫｉｎが論理ハイへ遷移すると、ＶｏＴＬｆおよびＶｏＴＬｓの値は基準信号Ｖｒｅｆと比較される。ＣＬＫｉｎが論理ハイに遷移したときにＶｏＴＬｆがＶｒｅｆより高い電位にありＶｏＴＬｓがＶｒｅｆより低い電位にある場合、ＣＬＫｉｎは望ましい遷移窓Ｗ０内において遷移したことになる。したがって、論理ローモニタブロック１５は、「良いパルスサイクル」の信号を論理ローレジスタ１３へ送出する。一方、ＣＬＫｉｎが論理ハイへ遷移したときに信号ＶｏＴＬｆがＶｒｅｆより高くなく、または、信号ＶｏＴＬｓがＶｒｅｆよりも低くない場合、論理パルスは短すぎたかまたは長すぎたたかのどちらかとなり、「悪いパルスサイクル」の信号が論理ローレジスタ１３に送出される。論理ローレジスタ１３は、次の論理ローパルスサイクルまで、論理ローモニタブロック１５からの結果を記憶し、その結果をフラグ発生器１９に供給する。
【００２２】
同様に、論理ハイモニタブロック１１は、その中に、図３に示すものと同様の出力ＶｏＴＨｓを生成する第３の遅い方の直線電圧ランプと、図３のものと同様の出力ＶｏＴＨｆを生成する第４の速い方の直線電圧ランプとを含む。論理ハイモニタブロック１１はまた、ＶｏＴＨｓおよびＶｏＴＨｆを基準電圧Ｖｒｅｆと比較するための手段を含む。入力信号ＣＬＫｉｎが論理ハイパルスを生成すると、第３および第４の直線電圧ランプはリセットされ、信号ＣＬＫｉｎが論理ハイである間、それぞれの出力ＶｏＴＨｓおよびＶｏＴＨｆを生成し始める。入力ＣＬＫｉｎが再び論理ローへ遷移すると、ＶｏＴＨｆおよびＶｏＴＨｓの値は基準電圧Ｖｒｅｆと比較される。ＣＬＫｉｎが論理ローに遷移したときにＶｏＴＨｆがＶｒｅｆよりも高い電位にありＶｏＴＨｓがＶｒｅｆよりも低い電位にあった場合、ＣＬＫｉｎはＷ１内において遷移し、「良いパルスサイクル」の信号が論理ハイレジスタ１７に送出される。これに対し、ＣＬＫｉｎが論理ローに遷移したときにＶｏＴＨｆがＶｒｅｆよりも高くなく、またはＶｏＴＨｓがＶｒｅｆよりも低くなかった場合、遷移は長すぎたかまたは短すぎたかのどちらかとなり、Ｗ１内で起こらない。この場合、「悪いパルスサイクル」の信号が論理ハイレジスタ１７に送出される。論理ハイレジスタ１７は、次の論理ハイパルスサイクルまで、論理ハイモニタ１１の結果を記憶し、その記憶した結果をフラグ発生器１９に供給する。
【００２３】
クロックフラグ発生器１９は、最新のパルスサイクルの結果と前のパルスサイクルの結果とを比較する。現在のパルスサイクルと前のパルスサイクルがともに「良いパルスサイクル」の信号を受信していた場合、フラグ発生器１９はイネーブル信号を生成する。現在のパルスサイクルが「悪いパルスサイクル」の信号を受信していた場合、フラグ発生器１９は、前のクロックサイクルの状態にかかわらず、ディスエーブル信号を送出する。現在のパルスサイクルが「良いパルスサイクル」の信号を受信してはいるものの、前のパルスサイクルが「悪いパルスサイクル」の信号を受信していた場合、フラグ発生器１９はディスエーブル信号を生成する。フラグ発生器１９によって生成されたイネーブル信号およびディスエーブル信号は、このパルスモニタリング回路に応答する他の回路に直接加えてもよいし、または開始回路２１によりゲート制御されてもよい。
【００２４】
開始回路２１はタイミング手段を含み、フラグ発生器１９の出力を出力信号ＣＬＫ＿ＦＬＧへ選択的に転送してこのパルスモニタリング回路に応答する他の回路に与えるようにしたり、またはディスエーブル信号を出力信号ＣＬＫ＿ＦＬＧに与えることができる。
【００２５】
開始回路２１は、始動状態のために確保されることが好ましい。始動中、このパルスモニタリング回路とこのパルスモニタリング回路に応答する他の回路とが、安定した始動状態を達成するためにセットアップ期間を必要とする場合がある。したがって、開始回路２１は、他の回路に安定した始動状態に到達するための時間を与える待機時間を始動時に提供する。始動中、開始回路２１は、所定時間の間、または所定のＣＬＫｉｎサイクルの間、ディスエーブル信号を出力リードＣＬＫ＿ＦＬＧに転送することによって、待機時間を開始させる。次に、待機時間の終りに、開始回路２１は、フラグ発生器１９の出力が出力リードＣＬＫ＿ＦＬＧに自由に転送されるようにする。
【００２６】
図５は、論理ハイモニタブロック１１、論理ローモニタブロック１５、基準信号Ｖｒｅｆ、クロックフラグ発生器１９の出力、および入力パルス信号ＣＬＫｉｎの相互作用の図例を示す。入力信号ＣＬＫｉｎは、７つの異なるパルス長の論理ハイおよび論理ローパルスから構成されていることが示されている。モニタブロック１１および１５と基準信号Ｖｒｅｆとの相互作用が、所定の遷移窓Ｗ０およびＷ１内にＣＬＫｉｎのパルス長が収まるかどうかを決定する。好ましい遷移窓Ｗ０およびＷ１は斜線部分で示されており、数値０および１は、モニタブロック１１および１５の各々に含まれるそれぞれの直線電圧ランプを基準電圧Ｖｒｅｆと比較するための手段の結果を象徴的に示している。
【００２７】
図５では、論理ハイモニタブロック１１は、速い方の直線電圧ランプ３５および遅い方の直線電圧ランプ３１を用いて、信号ＣＬＫｉｎの論理ハイパルスＰ１、Ｐ３、Ｐ５、およびＰ７を観察することが示されている。図示されているように、それぞれの直線電圧ランプ３１および３５は、ＣＬＫｉｎの論理ハイパルスを受信すると上昇し始める。直線電圧ランプ３１および３５の値は基準信号Ｖｒｅｆと継続して比較されているよう示されているが、直線電圧ランプ３１および３５が基準信号Ｖｒｅｆと継続して比較されることは、決定的なことではない。少なくとも、ＣＬＫｉｎ論理ハイパルスが終ったときの直線電圧ランプ３１および３５の値が基準信号Ｖｒｅｆと比較されれば十分である。この例では、直線電圧ランプ３５の上方の数字０および１は、速い方の直線電圧ランプ３５を基準電圧Ｖｒｅｆと比較した結果に対応する。０の値は、直線電圧ランプ３５がＶｒｅｆより低いことを示し、１の値は、直線電圧ランプ３５がＶｒｅｆより高いことを示す。この例ではまた、遅い方の直線電圧ランプ３１の下方の数字０および１は、遅い方の直線電圧ランプ３１を基準電圧Ｖｒｅｆと比較した結果の結果を示している。１の値は直線電圧ランプ３１がＶｒｅｆより低いことを示し、０の値はそれがＶｒｅｆより高いことを示している。
【００２８】
同様に、論理ローモニタブロック１５は、速い方の直線電圧ランプ４５および遅い方の直線電圧ランプ４１を用いて、信号ＣＬＫｉｎの論理ローパルスＰ２、Ｐ４、およびＰ６を観察することが示されている。それぞれの直線電圧ランプ４１および４５は、ＣＬＫｉｎの論理ローパルスを受信すると上昇し始める。この例では、直線電圧ランプ４１および４５は継続して基準信号Ｖｒｅｆと比較されているが、希望すれば、それらは論理ローパルスの終りにのみＶｒｅｆと比較されることができる。前の場合と同様、直線電圧ランプ４５の上方の数字０および１は、速い方の直線電圧ランプ４５を基準電圧Ｖｒｅｆと比較した結果に対応し、直線電圧ランプ４１の下方の数字０および１は、遅い方の直線電圧ランプ４１を基準電圧Ｖｒｅｆと比較した結果の結果を示している。速い方の直線電圧ランプ４５に当てはめると、比較値０はそれがＶｒｅｆより低いことを示し、比較値１はそれがＶｒｅｆより高いことを示す。しかし、遅い方の直線電圧ランプ４１については、１の値はそれがＶｒｅｆより低いことを示し、０の値はそれがＶｒｅｆより高いことを示す。
【００２９】
電圧ランプ３１、３５、４１、および４５は、それらが観察しているそれぞれの論理ハイまたは論理ローＣＬＫｉｎパルスの終わりにリセットされるよう示されているが、このことはこの発明にとって決定的なことではない。電圧ランプ３１、３５、４１、４５は、それらが観察しているそれぞれの論理ハイまたは論理ローパルスが終わった後も上昇し続けてもよい。しかし、それらは、新たな論理ハイまたは論理ローパルスがそれぞれ始まるまでにリセットされなければならない。
【００３０】
パルスＰ１からＰ７までを参照すると、速い方の直線電圧ランプ３５および４５は、斜線部分で示されたそれぞれの好ましい遷移窓のより低い境界に到達するまで、上昇しながら比較値０を維持する。このより低い境界は、それらがそれぞれ基準信号Ｖｒｅｆを越えることにより境界線が引かれる。速い方の直線電圧ランプ３５および４５は、一旦Ｖｒｅｆよりも大きな値を達成すると、比較値１を維持する。これに対し、遅い方の直線電圧ランプ３１および４１は、斜線部分で示されたそれぞれの好ましい遷移窓のより高い境界に到達するまで、上昇しながら比較値１を維持する。このより高い境界は、それらがそれぞれ基準信号Ｖｒｅｆを越えることにより境界線が引かれる。一旦Ｖｒｅｆよりも大きい値に到達すると、遅い方の直線電圧ランプ３１および４１は、それから比較値０を維持する。１の値が直線電圧ランプがＶｒｅｆより高いことを示すか低いことを示すかの選択は任意である。この例では、比較値１は、速い方の直線電圧ランプ３５および４５に対してはそれらがＶｒｅｆより高いことを示すために用いられ、一方、比較値１は、遅い方の直線電圧ランプ３１および４１に対してはそれらがＶｒｅｆより低いことを示すために用いられている。この任意の選択は、モニタブロック１１および１５の好ましい遷移領域が、ともに比較値１を同時に有するそれぞれの速い方および遅い方の直線電圧ブロックによって定義されるよう、行なわれる。
【００３１】
論理ハイパルスＰ１を参照すると、論理ハイモニタブロック１１は、遅い方の直線電圧ランプ３１と速い方の直線電圧ランプ３５とが両方とも比較値１を有する間にＰ１が終わることを示している。したがって、Ｐ１はその好ましい遷移窓内において遷移し、「良いパルスサイクル」を示すＧのパルス状態を受取る。フラグ発生器１９はこの結果を受取り、それをその前のサイクルと比較する。この例では、前のサイクルも良いパルスサイクルだったと仮定され、したがってフラグ発生器１９はイネーブル信号ＥＮを出力する。
【００３２】
論理ローモニタブロック１５は論理ローパルスＰ２を追跡する。パルスＰ２は、速い方の直線電圧ランプ４５と遅い方の直線電圧ランプ４１とが両方とも比較値１を有する間に終わることが示されている。これは、Ｐ２がその好ましい遷移窓内において終了し、したがって、Ｐ２も「良いパルスサイクル」を示すＧの状態を受取ることを表わす。フラグ発生器１９はこのＧ状態を受取り、それを前のパルスＰ１の状態と比較する。現在のパルスＰ２および前のパルスＰ１が両方ともＧ状態を有するため、フラグ発生器は再びイネーブル信号ＥＮを送出する。
【００３３】
論理ハイパルスＰ３は、遅い方の直線電圧ランプ３１が比較値１を有するものの速い方の直線電圧ランプ３５が比較値０を有する間に終わることが示されている。ゆえにＰ３は、その好ましい遷移領域に到達する前に終了する。したがって、論理ハイモニタブロック１１はそれを「悪いパルスサイクル」として分類し、それに状態Ｂを付与する。モニタブロック１１から状態Ｂ結果を受取ると、フラグ発生器１９はディスエーブル信号ＤＩＳを送出する。
【００３４】
論理ローモニタブロック１５はそれから、次のパルスであるＰ４を観察する。パルスＰ４が終わるときまでに、遅い方の直線電圧ランプ４１は既にＶｒｅｆを超えて上昇しており、比較値０を得ている。Ｐ４が終わるとき、遅い方の直線電圧４１および速い方の直線電圧ランプ４５はともに比較値１を有しているわけではないので、論理ローモニタブロック１５は、Ｐ４がその好ましい遷移窓内において終了しなかったと判断して、「悪いパルスサイクル」を示すＢ状態をそれに付与する。モニタブロック１５から状態Ｂ結果を受取ると、フラグ発生器１９はディスエーブル信号ＤＩＳを送出する。
【００３５】
論理ハイパルスＰ５は、直線電圧ランプ３５および３１によって決定された、その好ましい遷移領域内において遷移することが示されている。したがって、論理ハイモニタブロック１１はそれを「良いパルスサイクル」として分類し、良い状態であるＧをそれに付与する。フラグ発生器１９はこのＧ状態を受取り、それを直前のパルスＰ４の状態と比較する。Ｐ４は悪いＢ状態であったので、フラグ発生器１９は、現在のパルスＰ５が良いパルスであるにもかかわらず、その出力においてディスエーブル信号ＤＩＳを送出する。これは、この好ましい実施例においては、フラグ発生器１９は、良いＣＬＫｉｎパルスを２回連続して受取るまではイネーブル信号を送出しないからである。
【００３６】
図示されているように、論理ローパルスＰ６も、論理ローモニタブロック１５によって良い状態であるＧを受取る。これもまた、Ｐ６が斜線部分で示されるその好ましい遷移領域内において遷移したからである。フラグ発生器１９はパルスＰ６からＧ状態を受取り、それを直前のパルスＰ５の状態と比較する。現在のＰ６パルスと前のＰ５パルスがともにＧ状態を有するため、フラグ発生器１９はその出力においてイネーブル信号ＥＮを送出する。同じことがパルスＰ７についても当てはまり、直線電圧ランプ３５および３１がともに比較値１を有するときに遷移したことに対し、論理ハイモニタブロック１１からＧ状態を受取る。フラグ発生器１９はパルスＰ７とパルスＰ６とを比較し、両方がＧ状態を有しているので、フラグ発生器１９はその出力においてイネーブル信号ＥＮを維持する。
【００３７】
図６は、図４のブロック図の第１の回路実装を示す。図４のものと同様の図６の構成要素はすべて、同様の参照符号で識別され、上述されている。図４の機能ブロック図には数多くの実装例があること、および図６に示される構造はこの好ましい実施例におけるものでこの発明を限定するものではないことが、了解されるものとする。たとえば、希望すれば、モニタブロック１１内の直線電圧ランプはデジタルカウンタによって表わすことができ、図４の機能ブロック図は、ソフトウェア、プログラム可能な論理装置、ＦＰＧＡ、または当該技術分野で既知の他の提供方法の形で実施することができる。
【００３８】
論理ハイモニタブロック１１は、速い方の直線電圧ランプ発生器３５と遅い方の直線電圧ランプ発生器３１とを含む。遅い方の電圧ランプ発生器３１からの出力電圧ランプは、速い方の直線電圧ランプ発生器３５からの出力よりも緩やかな勾配を有している。直線電圧ランプ発生器３１および３５の両方は、好ましくは、アクティブハイ素子であり、それぞれの出力電圧ランプを開始させることによって、入力信号ＣＬＫｉｎの論理ハイパルスに応答する。直線電圧ランプ３１からの出力は、第１の差動増幅器３３の反転入力に加えられる。差動増幅器３３の非反転入力は、入力基準電圧Ｖｒｅｆを受取る。したがって、差動増幅器３３は、遅い方の直線電圧ランプ３１からの出力がＶｒｅｆを上回るまで、論理ハイ出力を維持する。その時点で、差動増幅器３３からの出力は論理ローへと切換えられる。これに対し、速い方の直線電圧ランプ発生器３５の出力は、第２の差動増幅器３７の非反転入力に加えられ、Ｖｒｅｆが差動増幅器３７の反転入力に加えられる。したがって、差動増幅器３７の出力は、速い方の直線電圧ランプ３５からの出力がＶｒｅｆを上回るまで、論理ローを維持する。その時点で、差動増幅器３７からの出力は論理ハイに切換えられる。上に説明したように、好ましい遷移領域は、遅い方の直線電圧ランプ３１からの出力がＶｒｅｆより低く、速い方の直線電圧ランプからの出力がＶｒｅｆより高い期間によって定義される。この条件の下で、第１の差動増幅器３３および第２の差動増幅器３７からの出力はともに、論理ハイ出力を同時に有する。差動増幅器３３および３７がともに論理ハイ出力を有する場合、ＡＮＤゲート３９は論理ハイを送出し、観察されたパルスがその好ましい遷移領域内にあることを示す。
【００３９】
論理ローモニタブロック１５の構造はモニタブロック１１の構造と同様だが、若干の変更がある。論理ローモニタブロック１５の場合、遅い方の直線電圧ランプ発生器４１と速い方の直線電圧ランプ発生器４５とはアクティブロー素子であり、入力ＣＬＫｉｎにおける論理ローパルスに応答する。ＣＬＫｉｎが論理ローパルスに切換わると、速い方の直線電圧ランプ発生器４１および遅い方の直線電圧ランプ発生器４５は両方とも、それぞれの出力電圧ランプを生成することで応答する。遅い方の電圧ランプ発生器４５の出力スローは、速い方の直線電圧ランプ発生器４１のスローよりも緩やかである。遅い方の電圧ランプ発生器４１の出力は第３の差動増幅器４３の反転入力に加えられ、入力基準電圧Ｖｒｅｆは差動増幅器４３に非反転入力に加えられる。差動増幅器４３は、遅い方の直線電圧ランプ４１がＶｒｅｆを上回るまで、論理ハイを送出する。一方、速い方の直線電圧ランプ４５からの出力は、第４の差動増幅回路４７の非反転入力に加えられ、Ｖｒｅｆがその反転入力に加えられる。したがって、差動増幅器４７は、速い方の直線電圧ランプ発生器４１からの出力がＶｒｅｆを上回るまで、論理ローを送出する。好ましい遷移窓は、差動増幅器４３および４７が両方とも論理ハイ出力を同時に有する期間によって定義される。第２のＡＮＤゲート４９は、差動増幅器４３および４７が両方とも論理ハイ出力を有するときを特定する。
【００４０】
ＡＮＤゲート３９および４９から結果として生じた出力は、この好ましい実施例においてはレジスタとして実現されているメモリ素子１３および１７にそれぞれ送られることが好ましい。しかし、現在のパルスを前のパルスと比較する必要がなければ、メモリ素子１３および１７は不要である。フラグ発生器１９は、論理ローレジスタメモリ１３からの出力と論理ハイレジスタメモリ１７からの出力とを受取り、現在のパルス結果を前のパルス結果と比較する。フラグ発生器１９は、好ましくは、それぞれの好ましい遷移領域内において遷移した２つの連続するパルスを有するＣＬＫｉｎに応答して、イネーブル信号ＥＮを送出する。
【００４１】
フラグ発生器１９からの出力は、好ましくは、開始回路２１に加えられ、これは、始動期間の間、フラグ発生器１９からの出力を遮断し、それをディスエーブル信号ＤＩＳに置き換える。この実施例においては、出力信号ＣＬＫ＿ＦＬＧにおける論理ハイはイネーブル信号ＥＮを表わし、ＣＬＫ＿ＦＬＧにおける論理ローはディスエーブル信号ＤＩＳを表わす。ＡＮＤゲート５３は、所定時間の間、または信号ＣＬＫｉｎにおける所定数のパルスの期間にわたって、フラグ発生器１９からの出力を選択的に遮断する。時間制御回路５１は、いつフラグ発生器１９からの出力を遮断するかを定める。
【００４２】
図７は、図４および図６の構造のより詳細な回路レベル実装を示す。図４および図６のものと同様の構成要素はすべて、同様の参照符号を有し、上述されている。速い方および遅い方の直線電圧ランプ発生器３１および３５は、同様の実装を有していてもよい。たとえば、各々が、容量手段６３および６９のそれぞれを選択的に充電できる定電流源６１および６７をそれぞれ有している。各々の直線電圧ランプ発生器の出力は、それぞれの定電流源と容量手段とを接合する接合部６６および６８のそれぞれにおいて取出される。接合部６６または６８のいずれかにおける出力電圧ランプの勾配は、それぞれの電流源６１／６７の強さ、およびそれぞれの容量手段６３／６９の容量によって決定される。容量手段６３および６９の容量であると仮定して、ノード６６および６８のランプレートは、それぞれの定電流源６１および６７の強さを変更することにより調整してもよい。この例において、定電流源６１および６７の強さは、それぞれの制御信号Ｃ１およびＣ２によって制御される。こうして、ノード６６および６８におけるランプレートの差を調整し、それによって、制御線Ｃ１およびＣ２を調整することでＷ０を調整することができる。これにより、Ｖｒｅｆを変更することによって、またはＣ１およびＣ２を変更することによって、好ましい遷移窓のサイズを調整することができるため、別の自由度が提供される。
【００４３】
第１のスイッチ６５は、ノード６６における電圧電位を選択的にリセットできる。同様に、第２のスイッチ７１は、ノード６８における電圧電位を選択的にリセットできる。直線電圧ランプ３１および３５はＣＬＫｉｎにおける論理ローパルスに応答するよう意図されているので、スイッチ６５および７１は、論理ロー入力に応答するアクティブロー素子として示されている。
【００４４】
論理ハイモニタブロック１１の直線電圧ランプ４１および４５は、論理ローモニタブロック１５の直線電圧ランプ３１および３５とほぼ同じ構造を有することが示されている。基本的な違いは、直線電圧ランプ４１および４５は第２の１対の電流制御信号Ｃ３およびＣ４のそれぞれに応答するよう示され、スイッチ８５および９１がアクティブハイ素子として示されている点にある。したがって、スイッチ８５および９１はＣＬＫｉｎにおける論理ハイに応答し、モニタブロック１１がＣＬＫｉｎにおける正のパルスを追跡するようにする。
【００４５】
メモリレジスタ１３および１７は、ＣＬＫｉｎによってクロック制御されるＤ型フリップフロップとして実現されていることが示されている。これにより、それらは、ＣＬＫｉｎが遷移する時点において、それぞれのＡＮＤゲート入力３６および４９の結果をラッチできる。たとえば、論理ローモニタブロック１５がＣＬＫｉｎにおける論理ローパルスを追跡している場合、論理ローＣＬＫｉｎパルスの長さがその好ましい遷移領域に入るにつれて、ＡＮＤゲート３９からの出力は時間がたつにつれ論理ローから論理ハイへと変化する。論理ローＣＬＫｉｎパルスの長さがその好ましい遷移領域を越えると、ＡＮＤゲート３９は再び、論理ハイから論理ローへと変化する。ＣＬＫｉｎが論理ローから論理ハイパルスに遷移する際に論理ローレジスタ１３をクロック動作させることで、レジスタ１３がＡＮＤゲート３９の現在の状態をラッチできるようになる。同様に、論理ハイレジスタ１７は、ＣＬＫｉｎが論理ローに遷移する際にクロック動作され、モニタされた論理ハイＣＬＫｉｎパルスが論理ローへ遷移する際のＡＮＤゲート４９の状態をラッチする。
【００４６】
このように、メモリレジスタ１３および１７は、一方がまた現在のＣＬＫｉｎパルスの状態を有し、他方が前のＣＬＫｉｎパルスの状態を有するようになる。良い状態Ｇは論理ハイによって表わされ、悪い状態Ｂは論理ローによって表わされるので、メモリレジスタ１３および１７が両方とも、それぞれの出力において論理ハイを有する場合、前の良いＣＬＫｉｎパルスに引き続き現在の良いＣＬＫｉｎパルスが表わされる。フラグ発生器１９はＡＮＤゲート７３によって表わされ、メモリレジスタ１３および１７が両方とも論理ハイ出力を有する場合のみ、論理ハイイネーブル信号ＥＮを送出し、その他の場合は論理ローディスエーブル信号ＤＩＳを送出する。
【図面の簡単な説明】
【図１】 デジタル信号のさまざまなパルス幅を示す図である。
【図２】 ２つの直線電圧ランプ間の関係を示す図である。
【図３】 ２つの直線電圧ランプ間の関係を示す図である。
【図４】 この発明の機能ブロック図である。
【図５】 パルス信号が好ましい遷移窓内において遷移するときをこの発明がいかに特定するかを図示する、例示的な電圧対時間の線図である。
【図６】 この発明に従ったパルスモニタリング回路のより詳細な機能図である。
【図７】 この発明の回路実装を示す図である。

Claims (17)

1. 第１の論理状態パルスと第２の論理状態パルスとをモニタリングするためのパルスモニタリング回路であって、
   前記第１の論理状態パルスをモニタリングするための第１のパルス検出装置（１１）と、前記第２の論理状態パルスをモニタリングするための第２のパルス検出装置（１５）と、
   前記第１の論理状態パルスと前記第２の論理状態パルスとに交互になる論理信号を受取るための論理信号入力ノードと、
   基準電圧を受取るための基準電圧入力ノードとを含み、
   前記第１のパルス検出装置（１１）は、
   前記論理信号入力ノードに結合され、前記第１の論理状態パルスを受取ると、第１の直線電圧ランプを生成するための第１の電圧ランプ発生器（３１）と、
   前記論理信号入力ノードに結合され、前記第１の論理状態パルスを受取ると、第２の直線電圧ランプを生成するための第２の電圧ランプ発生器（３５）と、
   前記基準電圧入力ノードに結合された第１の入力ノードと前記第１の直線電圧ランプを受取るために結合された第２の入力ノードとを有し、前記基準電圧より低い電位を有する前記第１の直線電圧ランプに応答して第１の検出信号を送出するために有効な第１の電圧レベル検出手段（３３）と、
   前記基準電圧入力ノードに結合された第１の入力ノードと前記第２の直線電圧ランプを受取るために結合された第２の入力ノードとを有し、前記基準電圧より高い電位を有する前記第２の直線電圧ランプに応答して第２の検出信号を送出するために有効な第２の電圧レベル検出手段（３７）と、
   前記第１および第２の電圧レベル検出手段に結合され、前記第１の検出信号が前記第２の検出信号と一致することに応答して第１の良い状態の信号を送出するために有効な第１の復調手段（３９）とを含み、
   前記第２のパルス検出装置（１５）は、
   前記論理信号入力ノードに結合され、前記第２の論理状態パルスを前記入力ノードにおいて受取ると、第３の直線電圧ランプを生成するための第３の電圧ランプ発生器（４１）と、
   前記論理信号入力ノードに結合され、前記第２の論理状態パルスを前記入力ノードにおいて受取ると、第４の直線電圧ランプを生成するための第４の電圧ランプ発生器（４５）と、
   前記基準電圧入力ノードに結合された第１の入力ノードと前記第３の直線電圧ランプを受取るために結合された第２の入力ノードとを有し、前記基準電圧より低い電位を有する前記第３の直線電圧ランプに応答して第３の検出信号を送出するために有効な第３の電圧レベル検出手段（４３）と、
   前記基準電圧入力ノードに結合された第１の入力ノードと前記第４の直線電圧ランプを受取るために結合された第２の入力ノードとを有し、前記基準電圧より高い電位を有する前記第４の直線電圧ランプに応答して第４の検出信号を送出するために有効な第４の電圧レベル検出手段（４７）と、
   前記第３および第４の電圧レベル検出手段に結合され、前記第３の検出信号が前記第４の検出信号と一致することに応答して第２の良い状態の信号を送出するために有効な第２の復調手段（４９）とを含み、
   前記第１の直線電圧ランプと前記第２の直線電圧ランプとは異なる勾配を有し、且つ、前記第２の直線電圧ランプは前記第１の直線電圧ランプより大きな勾配を有し、
   前記第３の直線電圧ランプと前記第４の直線電圧ランプとは異なる勾配を有し、且つ、前記第４の直線電圧ランプは前記第３の直線電圧ランプより大きな勾配を有する、
   パルスモニタリング回路。
2. 前記第２の直線電圧ランプと前記第１の直線電圧ランプとの電圧差は前記第１の論理状態パルスのパルス持続時間に比例する、請求項１に記載のパルスモニタリング回路。
3. 前記第１のパルス検出装置は前記第１の復調手段の出力を記憶するための第１のメモリ手段（１３）をさらに含む、請求項１に記載のパルスモニタリング回路。
4. 前記第１のメモリ手段（１３）は前記第１の論理状態パルスの除去に応答して前記第１の復調手段の出力を記憶する、請求項３に記載のパルスモニタリング回路。
5. 前記第１および第２の復調手段に結合されたフラグ発生器（１９）をさらに有し、前記フラグ発生器は、前記第１の良い状態の信号が前記第２の良い状態の信号と一致することに応答して、イネーブルフラグ信号を発するために有効である、請求項１に記載のパルスモニタリング回路。
6. 前記イネーブルフラグ信号の送出は前記論理入力ノードにおける論理状態の変化と同期する、請求項５に記載のパルスモニタリング回路。
7. 第１および第２のメモリ手段（１３、１７）をさらに有し、前記第１のメモリ手段（１３）は前記第１の復調手段（３９）の出力を記憶するために結合され、前記第２のメモリ手段（１７）は前記第２の復調手段（４９）の出力を記憶するために結合されている、請求項５に記載のパルスモニタリング回路。
8. 前記第１のメモリ手段（１３）は前記第１の論理状態パルスの除去に応答して前記復調手段（３９）の出力を記憶する、請求項７に記載のパルスモニタリング回路。
9. 前記第１（１３）および第２（１７）のメモリ手段の記憶された出力は前記フラグ発生器（１９）に結合される、請求項７に記載のパルスモニタリング回路。
10. 前記フラグ発生器（１９）の出力を受取るために結合された開始セットアップタイマ（２１）をさらに有し、前記開始セットアップタイマ（２１）は、ディスエーブル信号と前記フラグ発生器（１９）の出力のうちの一方をイネーブル出力ノードへ選択的に転送するために有効であり、前記開始セットアップタイマ（２１）は、前記論理信号入力ノードにおける論理状態パルスの初期のストリームに応答して、前記論理信号入力ノードにおける所定数の論理状態パルスの期間、前記ディスエーブル信号を前記イネーブル出力ノードへ転送するために有効である、請求項９に記載のパルスモニタリング回路。
11. 前記論理信号入力ノードにおける論理状態の変化が所定の時間起こらないことに応答して、前記ディスエーブル信号を前記イネーブル出力に転送するためにさらに有効である、請求項１０に記載のパルスモニタリング回路。
12. 前記第１（１３）および第２（１７）のメモリ手段はデジタルレジスタである、請求項７に記載のパルスモニタリング回路。
13. 前記第１および第２の電圧ランプ発生器（３１、３８）の勾配間の差は、前記第３および第４の電圧ランプ発生器（４１、４５）の勾配間の電圧差と異なる、請求項１に記載のパルスモニタリング回路。
14. 前記第１、第２、第３、および第４の電圧レベル検出手段（３３、３７、４３、４７）は差動増幅器である、請求項１３に記載のパルスモニタリング回路。
15. 前記第１および第２の電圧ランプ発生器（３１、３５）は、前記第１および第２の直線電圧ランプを生成する前にリセットされる、請求項１に記載のパルスモニタリング回路。
16. 前記第１の電圧ランプ発生器（３１）に結合され、前記第１の電圧ランプ発生器の出力電圧ランプの勾配を変更するために有効な第１の勾配調整ノードをさらに含む、請求項１に記載のパルスモニタリング回路。
17. 前記第２の電圧ランプ発生器（３５）に結合され、前記第２の電圧ランプ発生器の出力電圧ランプの勾配を変更するために有効な第２の勾配調整ノードをさらに含み、前記第２の勾配調整ノードは前記第１の勾配調整ノードに依存しない、請求項１６に記載のパルスモニタリング回路。

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