KR20020061618A

KR20020061618A - 디지털 주파수 감시

Info

Publication number: KR20020061618A
Application number: KR1020027006340A
Authority: KR
Inventors: 브락마드게탕제이.제이.
Original assignee: 아트멜 코포레이숀
Priority date: 1999-11-19
Filing date: 2000-10-17
Publication date: 2002-07-24
Also published as: CA2388662A1; NO20022345L; US6597749B1; JP2003514317A; CN1165110C; JP4744758B2; EP1236277A1; EP1236277B1; DE60004096D1; HK1049928A1; WO2001037427A1; DE60004096T2; TW546928B; CN1391726A; NO20022345D0; HK1049928B

Abstract

펄스 감시 회로는 수신된 디지털 시퀀스의 논리 하이 펄스(11)와 논리 로우 펄스(15)의 펄스 길이를 감시한다. 상기 펄스 길이는 바람직한 전이창과 비교되고, 펄스 전이가 바람직한 전이창내에 있는 경우, 그 펄스는 양호한 펄스로 분류된다. 그 펄스 감시 회로는 적어도 2개의 연속적인 양호한 펄스를 수신할 때만 동작 가능 신호를 발생한다. 그 펄스 길이는 기준 전압(Vref), 제1 고속 선형 전압 램프(35, 45) 및 제2 저속 선형 전압 램프(31,41)에 의해 결정된다. 그 2개의 선형 전압 램프는 수신되는 디지털 시퀀스의 논리 변경에 응답하여 개시되고, 수신된 디지털 시퀀스가 다시 한번 변할 때까지 그들의 출력을 올리기 위하여 지속한다. 제2 상태 변경시에 2개의 선형 전압 램프의 값은 기준 전압과 비교된다. 고속 선형 전압 램프가 기준 전압 이상이고, 저속 선형 전압 램프가 기준 전압 이하인 경우, 그 디지털 시퀀스의 관찰된 펄스는 바람직한 전이창 내에서 전이한 것으로 결정된다.

Description

디지털 주파수 감시{DIGITAL FREQUENCY MONITORING}

전송되는 디지털 신호는 수신 회로가 이 전송 신호의 데이터 내용을 확인할 수 있도록 정해진 허용 오차 범위내에서 펄스폭을 유지해야 한다. 전송되는 디지털 신호는 전송 매체의 주파수 응답 특성, 거리에 따른 에너지 손실, 전자계 간섭 등에 의해 왜곡될 수 있다.

도 1에는 2개의 샘플 펄스 시퀀스들이 도시된다. 이들 샘플 펄스 시퀀스 모두는 논리 로우에서 시작하여, 논리 하이로 전이한다. 논리 로우의 경우에, TLmin은 논리 로우 펄스의 최소 허용 펄스 길이를 나타내고, TLmax는 논리 로우 펄스의 최대 허용 펄스 길이를 나타낸다. 수신 회로가 논리 로우에서 논리 하이로의 전이를 수용하기 위해서 인입 펄스 로우 신호는 TLmax와 TLmin의 차이로 정의되는 시간창 내에서 전이해야 한다. 이 시간창은 도 1의 논리 로우 전이창(WO)으로 정의된다. 이와 유사하게, 논리 하이 펄스 또한 최소의 논리 하이 펄스 길이(THmin) 및 최대의 논리 하이 펄스 길이(THmax)로 정의되는 펄스 길이를 가져야 한다. 논리 하이에서 논리 로우로의 전이를 수용하기 위해서 그 전이는 THmax 및 THmin의 차이에의해 정의되는 시간창(a window of time)내에서 발생해야 한다. 이 시간창은 논리 하이 전이창(W1)으로 정의된다. 도 1에 2개의 샘플 펄스 시퀀스로 도시된 바와 같이, 시간창(WO, W1)은 통상적으로 하나의 적용 범위내에서는 일정하게 유지되어야 하지만, 기타 적용에 대하여는 같을 필요는 없다.

수신 회로는 수신 펄스 신호의 펄스 길이를 관찰하기 위한 펄스 검출 보조 회로를 포함한다. 종래 기술의 펄스 검출 회로는 통상적으로 수신 신호의 논리 하이 펄스 또는 논리 로우 펄스 중 하나만을 관찰하고, 이 2개의 펄스 모두를 관찰하지는 않는다. 이것은 펄스 검출 회로가 수신 펄스 신호의 신호 주기를 결정할 수 없기 때문에, 그 신호 주파수의 편이를 관찰할 수 없다는 것을 의미한다. 따라서, 수신 펄스 신호의 주파수 편이는 검출되지 않는 에러로 될 수 있다.

종래의 펄스 검출 회로는 통상적으로 2개의 단안정 회로를 이용하여 수신 신호가 소정의 전이창(transition window)에 대해서 유효한지 여부를 결정한다. 이들 2개의 단안정 회로는 통상적으로 수신 펄스 신호의 선단(leading edge)에서 트리거된다. 제1 단안정 회로는 최소의 펄스 길이 요건과 같은 길이의 제1 펄스를 발생하고, 제2 단안정 회로는 최대의 펄스 길이 요건과 같은 길이의 제2 펄스를 발생한다. 제2 펄스의 끝에서, 수신 신호는 제1 및 제2 펄스와 비교된다. 수신 펄스의 길이가 제1 및 제2 펄스내에 있지 않으면, 검출 신호는 발생되지 않고, 수신 펄스 신호는 무시된다. 그러나, 단안정 회로들은 집적 회로로 제어하거나 조정하기 어렵다. 부가적으로, 이 단안정 회로들은 다른 적용에 필요한 전이창을 조정하는 간단한 방법을 제공하지 않는다.

이러한 종래 기술의 접근법은 또한 시스템의 속도를 떨어뜨릴 수 있는데, 그 이유는 펄스 검출 회로가 수신 펄스 신호를 확인하기 전에 최대 펄스 길이의 경과를 기다려야 하기 때문이다. 사실상, 펄스 검출 회로는 수신 펄스 신호가 일찍 전이하여 추가의 대기 시간을 필요로 하지 않는 경우에도 각 수신 펄스 신호에 대한 최대 지연 시간을 기다린다. Leibowitz의 미국 특허 제3,735,271호는 유효한 수신 펄스 신호를 시험하기 전에 최대로 허용가능한 펄스 길이를 기다리지 않는 펄스폭 검출 회로를 개시하고 있다. 그러나, 동 특허의 회로는 3개의 단안정 회로를 필요로 하며, 각 수신 펄스 신호에 지연을 부가한다. 이러한 지연에 의해 실제로 또 다른 에러가 발생할 수 있다. 최대로 필요한 펄스 길이보다 약간 짧은 펄스 길이를 갖는 펄스 신호를 동 특허의 회로가 수신한다고 가정하면, 동 특허가 도입하는 부가된 펄스 지연에 의해서 실제적으로 그 회로는 수신 신호가 최대 펄스 길이 요건에 부합하고 있다고 생각한다.

본 발명은 펄스 감시 시스템에 관한 것으로써, 특히 수신 신호의 펄스폭을 검출하는 시스템에 관한 것이다.

도 1은 디지털 신호의 펄스폭 변화를 나타내는 펄스폭 변화도.

도 2 및 3은 2개의 선형 전압 램프사이의 관계를 나타내는 관계도.

도 4는 본 발명의 기능 블록도.

도 5는 바람직한 전이창 내에서 펄스 신호가 전이하는 경우를 본 발명이 식별하는 방법을 설명하는 예시적인 전압 대 시간 도시도.

도 6은 본 발명에 따른 펄스 감시 회로의 더욱 상세한 기능도.

도 7은 본 발명의 회로도.

본 발명의 목적은 수신 펄스 신호의 펄스 길이 및 그 주파수를 관찰하는 펄스 검출 회로를 제공하는 것이다.

본 발명의 다른 목적은 수신 펄스 신호의 논리 하이 펄스 및 논리 로우 펄스를 관찰하는 펄스 검출 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 IC 회로에 간단히 집적되고, 그것의 허용 가능한 펄스 전이창(WO, W1)이 IC 회로 내부 또는 외부에서 독립적으로 또는 결합하여 조정될 수 있는 펄스 검출 회로를 제공하는 것이다.

이들 목적은 한 쌍의 선형 전압 램프 발생기 및 수신 펄스 신호의 양호한 펄스 길이창을 설정하는 기준 전압원을 이용하는 펄스 검출 회로에 의해 충족된다. 본 발명의 펄스 검출 회로는 수신 펄스 신호의 양의 듀티 싸이클 및 음의 듀티 싸이클 모두를 감시한다. 따라서, 그 펄스 검출 회로는 수신 펄스 신호의 주파수 편이를 검출할 수 있다. 양의 듀티 싸이클 또는 음의 듀티 싸이클이 너무 짧거나 너무 길어지는 경우에, "불량" 듀티 싸이클로 분류되고, 칩의 내부 회로를 불능케하는 에러 신호를 내보낸다. 듀티 싸이클이 소정의 시간창, 즉 바람직한 펄스 전이창 내에 있으면, 펄스 검출 회로는 "양호" 듀티 싸이클로 분류된다. 불량 듀티 싸이클과의 조우로 인해 에러 신호가 출력되면, 그 칩의 내부 회로는 2개의 연속적인 양호 듀티 싸이클이 관찰될 때까지 동작 불능으로 유지된다. 이 펄스 검출 회로가 2개의 연속적인 양호 펄스를 수신할 때, 즉 양호한 로우 펄스 다음에 양호한 하이 펄스를 수신하거나, 양호한 하이 펄스 다음에 양호한 로우 펄스를 수신할 때, 칩의 내부 회로를 다시 동작 가능하게 하는 동작 가능 신호를 내보낸다.

듀티 싸이클 감시 회로는 2개의 감시 보조 회로를 포함한다. 제1 보조 회로는 인입 펄스 신호의 양의 듀티 싸이클을 감시하고, 제2 보조 회로는 인입 펄스 신호의 음의 듀티 싸이클을 감시한다. 양의 듀티 싸이클 및 음의 듀티 싸이클이 별개의 보조 회로에 의해 감시되기 때문에, 펄스 검출 회로는 양의 듀티 싸이클 및 음의 듀티 싸이클에 대하여 다른 바람직한 펄스 전이창을 제공할 수 있다. 설명의 편의상, 여기서는 양의 듀티 싸이클을 감시하는 제1 보조 회로에 대해서만 설명된다. 제2 보조 회로의 회로 구성은 제1 보조 회로와 비슷하고, 이후 최상의 모드 설명에서 상세히 기술된다.

"양호한" 양의 듀티 싸이클에 대하여 바람직한 펄스 전이창(W1)이 처음에 정의된다. 이 펄스 전이창은 일치하여 동작하는 저속 선형 전압 램프 및 고속 선형 전압 램프에 의해 설정된다. 시간이 경과하면서, 저속 선형 전압 램프와 고속 선형 전압 램프사이의 전압차는 증가하며, 이러한 전압차는 듀티 싸이클 지속 기간의 크기가 된다. 원하는 지속 기간의 창은 저속 선형 전압 램프와 고속 선형 전압 램프사이의 전압차가 원하는 펄스 전이창을 나타낼 때, 저속 선형 전압 램프의 전압값을 인식하는 것에 의해 설정된다. 이렇게 인식된 전압값은 인입 클록을 비교하는 기준 전압이 된다. 다르게 말하면, 펄스 전이창의 길이는 기준 전압을 변경하거나, 선형 전압 램프 발생기의 기울기를 조정하여 적시에 조정되거나 편이될 수 있다. 그 기준 전압은 그 회로내에서 생성되거나, 그 회로의 외부 소스로부터 공급될 수 있다.

인입 클록의 논리 상태가 로우에서 하이로 변하면, 저속 전압 램프 및 고속 전압 램프는 재설정되거나 다시 트리거된다. 제1 비교기를 이용하여 고속 전압 램프의 상승 전압값과 기준 전압을 비교한다. 제1 비교기는 고속 전압 램프가 기준 전압 이상으로 상승할 때 신호를 보낸다. 제2 비교기를 이용하여 저속 전압 램프의 상승 전압값과 동일한 기준 전압을 비교한다. 이 제2 비교기는 저속 램프가 기준 전압 이상으로 상승할 때 신호를 보낸다. 고속 전압 램프가 기준 전압 이상이고, 저속 전압 램프가 기준 전압 이하인 동안에만, 그 수신 펄스 신호는 소망의 펄스 길이 내에 있다. 2개의 비교기 중 하나의 비교기가 이러한 조건이 참이 아니라고지시하면, 그 인입 클록의 듀티 싸이클은 소망의 창 밖에 있고, 그것은 "불량" 듀티 싸이클로 분류된다.

그 수신 펄스의 후단에서. 비교기들의 출력은 분석되고, 그 결과는 제1 레지스터에 저장된다. 제2 레지스터는 이전에 수신된 펄스의 결과를 저장한다. 현재 펄스의 양호 상태 또는 불량 상태는 이전 펄스의 양호 상태 또는 불량 상태와 비교된다. 현재 펄스가 불량 상태이면, 동작 불능 신호가 내보낸진다. 현재 펄스의 상태가 양호하지만, 이전 펄스의 상태가 불량이면, 그 동작 불능 신호는 그대로 유지된다. 현재 펄스 및 이전 펄스의 상태가 모두 양호이면, 동작 가능 신호가 내보내진다.

부가적으로, 기동시 최초의 소수 수신 펄스 신호 중에 일정한 동작 불능 신호를 유지하는 초기화 회로가 포함된다. 이것은 펄스 검출 회로에 의해 동작되기 전의 알려진 상태를 달성할 시간을 내부 회로에 제공한다.

본 발명의 펄스 감시 회로는 2개의 펄스 검출 보조 회로를 이용하여 인입 펄스 신호의 양의 듀티 싸이클과 음의 듀티 싸이클을 감시한다. 양의 듀티 싸이클과 음의 듀티 싸이클을 감시하는 것에 의해, 본 발명의 펄스 감시 회로는 수신 펄스 신호의 전체 신호 주기가 소정의 최소 및 최대 주기 시간 길이내에 있는지 여부를 결정할 수 있다. 수신 펄스 신호의 주기 편이를 기록함으로써, 본 발명의 펄스 감시 회로는 수신 펄스 신호의 주파수 편이를 기록할 수 있다.

도 2를 참조하면, 2개의 펄스 검출 보조 회로 각각은 한쌍의 선형 전압 램프를 이용하여 수신 논리 펄스 신호의 펄스 지속 기간을 측정한다. 도면의 VoTLf 및 VoTLs는 수신 논리 로우 펄스를 관찰하는데 이용된 2개의 선형 전압 램프 발생기의 출력예를 나타낸다. 논리 로우 펄스 검출 보조 회로는 출력(VoTLs)을 발생하는 저속 선형 전압 램프 발생기 및 출력(VoTLf)을 발생하는 고속 선형 전압 램플 발생기를 포함한다. 그 고속 및 저속 선형 전압 램프 모두는 논리 로우 펄스의 수신시 리셋되어 소정의 전압/초 레이트로 램프 업을 개시한다. 이 레이트는 그 세기, 즉 개별 선형 전압 램프 발생기의 전류 소싱 기능(current sourcing capability)을 조정함으로써 조정될 수 있다. 기준 신호(Vref)는 논리 로우 펄스에 대하여 최대의 허용 가능한 시간(TLmax)을 설정하고, 또한 논리 로우 펄스에 대하여는 최소의 허용 가능한 시간(TLmin)을 설정한다. TLmin 시간 한도는 VoTLf와 Vref의 교점에 설정되고, TLmax 시간 한도는 VoTLs와 Vref의 교점에 설정된다. 도시된 바와 같이, 논리 로우 펄스에 대한 최소의 시간 지속 기간 TLmin은 고속 선형 전압 램프 VoTLf에 의해 결정되고, 논리 로우 펄스에 대한 최대의 시간 지속 기간 TLmax은 저속 선형 전압 램프 VoTLs에 의해 결정된다. TLmax와 TLmin의 차이는 정해진 논리 로우 전이창(WO)에 대한 시간 경계를 정의한다. WO의 폭은 Vref를 높이거나 낮추는 것에 의해, 또는 VoTLf 및 VoTLs의 하나 또는 모두의 기울기를 변경하는 것에 의해 조정될 수 있다. 수신 논리 로우 펄스가 WO에 의해 정의된 전이창 내에서 논리 하이로 전이하면, "양호한" 수신 펄스로 분류되지만, WO를 벗어나서 전이하면, "불량" 수신 펄스로 분류된다.

도 3에는 수신 펄스 신호의 논리 하이 펄스 길이를 감시하는데 이용되는 선형 전압 램프(VoTHs, VoTHf)의 예가 도시된다. 신호들(VoTHs, VoTHf)은 논리 하이 펄스의 수신시에 램프 업을 개시한다. 이전과 마찬가지로, 고속 전압 램프 (VoTHf)와 기준 전압(Vref)의 교점은 펄스폭, 즉 양의 펄스폭 동안 최소의 시간 지속 기간(TLmin)을 설정한다. 유사하게, 기준 전압(Vref)과 저속 선형 전압 램프(VoTHs)의 접점은 양의 펄스폭의 최대 지속 기간을 설정한다. 최대의 허용 가능한 펄스 지속 기간(TLmax) 및 최소의 펄스 지속 기간(TLmin)의 차이는 소망의 논리 하이 대 논리 로우 전이창(W1)에 대한 경계를 설정한다. 본 발명의 바람직한 실시예에 있어서, 바람직한 전이창(W1)은 WO보다 짧지만, 이것은 본 발명에 있어 임계적인 것은 아니다. 여러가지 경우에, W1 및 W0이 비슷한 시간창을 형성하는 것이 바람직할 수 있다. 그러나, 도 2의 W0 및 도 3의 W1이 동일한 기준 전압(Vref)의 함수라는 것에 주목해야 한다. WO 및 W1이 동일한 기준 신호(Vref)에 응답하는 것이 본 발명에 대해 임계적이지 않더라도, 이것은 W0 및 W1 모두를 동시에 간단히제어할 수 있기 때문에 바람직하다. 또한, W1의 폭은 VoTHf 및 VoTHs 하나 또는 모두를 조정하는 것에 의하여 조정될 수 있다.

따라서, 본 발명의 펄스 검출 회로는 수신된 펄스 시퀀스의 논리 하이 및 논리 로우 주기에서 시간 편차를 검출할 수 있다. 이것은 논리 펄스가 그 바람직한 전이창의 밖에 있는 경우 뿐만 아니라 그 기간과 그에 따른 주파수가 수용 가능한 한도를 초과하여 편이하는 경우도 검출할 수 있다.

도 4에는 본 발명을 실행하는데 적합한 회로의 블록도가 도시된다. 논리 로우 감시부(15)는 수신된 논리 로우 펄스를 감시하고, 논리 하이 감시부(11)는 수신된 논리 하이 펄스를 감시한다. 논리 로우 감시부 및 논리 하이 감시부(15, 11)는 동일한 기준 신호(Vref)를 바람직하게 수신하고, 이 2개의 감시부는 일례의 수신된 클록 신호(CLKin)의 예시되는 펄스 신호를 수신한다.

논리 하이 감시부 및 논리 로우 감시부(11, 15)의 각각은 그 자체에 한 쌍의 선형 전압 램프 및 그들 각각의 선형 전압 램프와 기준 신호(Vref)를 비교하는 수단을 포함하고 있다. 예컨대, 논리 로우 감시부(15)는 도 2에 도시된 것과 비슷한 출력(VoTLs)을 발생하는 제1 저속 선형 전압 램프 발생기를 포함하고, 도 2와 비슷한 출력(VoTLf)을 발생하는 제2 고속 전압 램프 발생기를 포함한다. 그 제1 및 제2 선형 전압 램프 발생기는 리셋되어, 논리 로우 펄스의 수신시에 램프 업을 개시한다. 그들 각각의 출력(VoTLs, VoTLf)은 수신 펄스가 논리 로우에 있는 동안 램프 업을 지속한다. 그 수신 클록 신호(CLKin)가 논리 하이로 전이할 때, VoTLf 및 VoTLs의 값은 기준 신호(Vref)와 비교된다. CLKin이 논리 하이로 전이되는 시점에,VoTLf가 Vref보다 높은 전위에 있고, VoTLs가 Vref보다 낮은 전위에 있으면, CLKin은 소정의 전이창(WO)내에서 전이한다. 따라서, 논리 로우 감시부(15)는 "양호한 펄스 싸이클" 신호를 논리 로우 레지스터(13)로 보낼 것이다. 다른 한편, CLKin이 논리 하이로 전이한 시점에서 신호 (VoTLf)가 기준 전압(Vref)보다 높지 않거나, 신호(VoTLs)가 기준 전압(Vref)보다 낮지 않은 경우, 그 논리 펄스는 너무 짧거나 길지 않고, "불량 펄스 싸이클" 신호는 논리 로우 레지스터(13)로 보내질 것이다. 논리 로우 레지스터(13)는 다음의 논리 로우 펄스 싸이클까지의 논리 로우 감시부 (15)로부터의 결과를 저장하여, 그 결과를 플래그 발생기(19)에 제공한다.

유사하게, 논리 하이 감시부(11)는 그 자체내에 도 3에 도시된 것과 비슷한 출력(VoTHs)을 발생하는 제3의 저속 선형 전압 램프 및 도 3과 비슷한 출력(VoTHf)을 발생하는 제4 고속 선형 전압 램프를 포함하고 있다. 또한, 논리 하이 감시부 (11)는 VoTHs 및 VoTHf와 기준 전압(Vref)을 비교하는 수단을 포함한다. 입력 신호 (CLKin)가 논리 하이 펄스를 발생할 때, 제3 및 제4 선형 전압 램프는 리셋되어, 신호 (CLKin)를 논리 하이에 유지하는 동안 각 출력(VoTHs, VoTHf)을 발생하기 시작한다. 입력(CLKin)이 다시 논리 로우로 전이할 때, VoTHf 및 VoTHs의 값은 기준 전압 (Vref)과 비교된다. CLKin 이 논리 로우로 전이한 시점에서, VoTHf가 Vref보다 높은 전위에 있고, VoTHs가 Vref보다 낮은 전위에 있는 경우, CLKin은 W1 내에서 전이하고, "양호한 펄스 싸이클" 신호는 논리 하이 레지스터(17)로 보내진다. 이와 반대로, CLKin이 논리 로우로 전이한 시점에서, VoTHf가 기준 전압(Vref)보다 높지 않거나, VoTHs가 기준 전압(Vref)보다 낮은 전위인 경우에, 그 전이는 너무길거나 너무 짧으며, W1내에 위치하지 않을 것이다. 이 경우에, "불량 펄스 싸이클" 신호는 논리 하이 레지스터(17)로 내보내질 것이다. 논리 하이 레지스터(17)는 다음 논리 하이 펄스 싸이클까지 논리 하이 감시부(11) 결과를 기억하고, 그 기억된 결과를 플래그 발생기(19)에 제공한다.

클록 플래그 발생기(19)는 가장 최근의 펄스 싸이클의 결과와 이전 펄스 싸이클의 결과를 비교한다. 그 현재의 펄스 싸이클과 이전의 펄스 싸이클이 "양호한 펄스 싸이클" 신호를 수신하면, 플래그 발생기(19)는 동작 가능 신호를 발생한다. 그 현재의 펄스 싸이클이 "불량 펄스 싸이클" 신호를 수신한 경우에, 플래그 발생기(19)는 이전의 클록 싸이클의 상태와 무관한 동작 불능 신호를 발생할 것이다. 현재의 펄스 싸이클이 "양호한 펄스 싸이클" 신호를 수신했지만, 이전의 펄스 싸이클이 "불량 펄스 싸이클" 신호를 수신한 경우에, 플래그 발생기(19)는 동작 블능 신호를 발생할 것이다. 플래그 발생기(19)에 의해 발생된 동작 가능 신호 및 동작 불능 신호는 현재 펄스 감시 회로에 응답하여 기타 회로에 직접 제공될 수 있거나, 초기화 회로(21)에 의해 게이트될 수 있다.

초기화 회로(21)는 타이밍 수단을 포함하고, 현재의 펄스 감시 회로에 응답하여 기타 회로에 적용하기 위한 출력 신호(CLK_FLG)로 플래그 발생기(19)의 출력을 선택적으로 변환하거나, 동작 불능 신호를 출력 신호(CLK_FLG)에 제공할 수 있다.

초기화 회로(21)는 기동 상태들에 따라서 바람직하게 예약된다. 기동하는 동안 펄스 감시 회로에 응답하여 펄스 감시 회로 및 기타 회로들은 안정한 기동 상태를 달성하기 위한 셋업 주기를 필요로 할 수도 있다. 따라서, 초기화 회로(21)는 기동시 대기 주기를 제공하여 기타 회로에 시간을 부여함으로써, 그들이 안정한 개시 상태에 도달하게 할 수 있다. 기동하는 동안, 초기화 회로(21)는 소정의 양의 시간 동안 또는 소정의 CLKin 싸이클 동안 불작 불능 신호를 출력 리드 (CLK_FLG)에 전달함으로써 대기 주기를 개시한다. 그 대기 주기의 끝에서, 초기화 회로(21)는 플래그 발생기(19)의 출력이 출력 리드(CLK_FLG)로 자유롭게 변환되게 한다.

도 5에는 논리 하이 감시부(11) 및 논리 로우 감시부(15)의 교점, 기준 신호(Vref), 클록 플래그 발생기(19)의 출력 및 입력 펄스 신호(CKLin)의 그래픽 예가 도시된다. 도시된 바와 같이, 입력 신호(CLKin)는 펄스 길이가 다른 7개의 논리 하이 및 논리 로우 펄스로 이루어진다. 감시부(11, 15)와 함께 기준 신호(Vref)의 교점은 CLKin의 펄스 길이가 정해진 전이창(WO, W1) 내에 있는지 여부를 결정한다. 바람직한 전이창(WO, W1)은 음영 영역으로 도시되며, 수치값(0,1)은 그들 각각의 선형 전압 램프와 기준 전압(Vref)을 비교하는 각 감시부(11, 15) 내에 포함된 수단들의 결과를 부호로 표시한다.

도 5에는 논리 하이 감시부(11)가 고속 선형 전압 램프(35) 및 저속 선형 전압 램프(31)를 이용하여 신호(CLKin)의 논리 하이 펄스(P1, P3, P5, P7)를 관찰하는 것이 도시된다. 도시된 바와 같이, 각 선형 전압 램프(31, 35)는 CLKin의 논리 하이 펄스의 수신시 램프 업을 개시한다. 선형 전압 램프(31, 35)의 값은 기준 신호(Vref)와 연속적으로 비교하는 것이 도시되지만, 선형 전압 램프(31, 35)가 기준 신호(Vref)와 연속적으로 비교되는 것은 임계적인 것은 아니다. CLKin 논리 하이펄스가 끝나는 시간에 적어도 하나의 선형 전압 램프(31, 35)의 값이 기준 신호 (Vref)와 충분히 비교되어야 한다. 본 예에 있어서, 그 선형 전압 램프(35)의 숫자 1 및 0은 고속 선형 전압 램프(35)와 기준 전압(Vref)의 비교 결과에 해당한다. 값 0은 선형 전압 램프(35)가 기준 전압(Vref) 이하인 것을 나타내고, 값 1은 선형 전압 램프(35)가 기준 전압(Vref) 이상인 것을 나타낸다. 또한, 본 예에 있어서, 저속 선형 전압 램프(31) 아래의 숫자 0 및 1은 저속 선형 전압 램프(31)와 기준 전압(Vref)의 비교 결과의 결과를 나타낸다. 값 1은 선형 전압 램프(31)가 기준 전압 (Vref) 이하이고, 값 0은 선형 램프 전압이 기준 전압(Vref) 이상인 것을 나타낸다.

유사하게, 논리 로우 감시부(15)는 고속 선형 전압 램프(45)와 저속 선형 전압 램프(41)를 이용하여 신호(CLKin)의 논리 로우 펄스(P2, P4, P6)를 관찰한다. 각 선형 전압 램프(41, 45)는 CLKin의 논리 로우 펄스의 수신시에 램프 업을 개시한다. 본 예에 있어서, 선형 전압 램프(41, 45)는 기준 신호(Vref)와 연속적으로 비교되지만, 바람직하게는 논리 로우 펄스의 끝에서 기준 전압(Vref)과만 비교되는 것이 좋다. 이전의 케이스와 유사하게, 선형 전압 램프(45) 위에 있는 숫자 0 및 1은 고속 선형 전압 램프(45)와 기준 전압(Vref)의 비교 결과에 해당하고, 선형 전압 램프(41) 아래의 숫자 0 및 1은 저속 선형 전압 램프(41)와 기준 전압(Vref)의 비교 결과의 결과를 나타낸다. 고속 선형 전압 램프(45)에 적용된 바와 같이, 비교 값 0은 기준 전압(Vref) 이하를 나타내고, 비교 값 1은 기준 전압 (Vref) 이상을 나타낸다. 그러나, 저속 선형 전압 램프(41)에 관하여, 값 1은 기준 전압(Vref) 이하를 나타내고, 값 0은 기준 전압(Vref) 이상을 나타낸다.

전압 램프(31, 35, 41, 45)는 관찰 중인 각각의 논리 하이 또는 논리 로우 CLKin 펄스의 끝에서 리셋되는 것으로 도시되고 있지만, 이것은 본 발명에 대해 임계적인 것은 아니다. 전압 램프(31, 35, 41, 45)는 관찰 중인 각 논리 하이 또는 논리 로우 펄스의 끝을 지나서 램핑을 지속할 수 있다. 그러나, 전압 램프들은 신규의 각 논리 하이 또는 논리 로우 펄스의 시작부에 의해 리셋되어야 한다.

펄스(P1 내지 P7)와 관련하여, 고속 선형 전압 램프(35, 45)는 음영 영역으로 지시된 각 전이창의 하한에 도달할 때까지 램핑 업하는 동안 비교 값 0을 유지한다. 이 하한은 기준 신호(Vref)상에서 각각의 교차점으로 표시된다. 고속 선형 전압 램프(35, 45)는 기준 전압(Vref) 이상에 도달할 때 비교값 1을 유지한다. 이와 반대로, 저속 선형 전압 램프(31, 41)는 음영 영역으로 표시된 각각의 바람직한 전이창의 상한에 도달할 때까지 램프 업하는 동안에 비교값 1을 유지한다. 이 상한은 기준 신호(Vref)상에서 각각의 교차점으로 표시된다. 저속 선형 전압 램프 (31, 41)는 Vref 이상의 값에 도달할 때 비교값 0을 유지한다. 선형 전압 램프가 지시한 값 1이 기준 신호(Vref) 이상인지 또는 이하인지의 선택은 임의적이다. 본 예에 있어서, 비교값 1은 고속 선형 전압 램프(35, 45)에 이용되어 Vref 이상을 지시하는 반면, 비교값 1은 저속 선형 전압 램프(31, 41)에 이용되어 Vref 이하인 것을 지시한다. 이러한 임의적인 선택은 감시부(11, 15)의 바람직한 전이 영역이 동시에 비교값 1을 갖는 각 고속 선형 전압부 및 저속 선형 전압부에 의해 표시될 수 있도록 이루어진다.

논리 하이 펄스(P1)와 관련하여, 논리 하이 감시부(11)에서 저속 선형 전압 램프(31) 및 고속 선형 전압 램프(35)가 비교값 1을 갖는 동안에 P1 주기가 종료한다. 따라서, P1은 그 바람직한 전이창 내에서 전이했고, "양호한 펄스 싸이클"인 펄스 상태 G를 수신한다. 플래그 발생기(19)는 이 결과를 수신하여 그것을 이전의 싸이클과 비교한다. 본 예에서, 이전의 싸이클이 또한 양호한 펄스 싸이클이기 때문에, 플래그 발생기(19)가 동작 가능 신호(EN)를 출력한다고 가정한다.

논리 로우 감시부(15)는 논리 로우 펄스(P2)를 추적한다. 펄스(P2)는 고속 선형 전압 램프(45)와 저속 선형 전압 램프(41) 모두가 비교값 1을 갖는 동안의 그 주기를 종료한다. 이것은 P2가 그 바람직한 전이창 내에서 종료함으로써, "양호한 펄스 싸이클"인 상태 G를 수신하는 것을 나타낸다. 플래그 발생기(19)는 이러한 G 상태를 수신하여, 그것을 이전 펄스(P1)의 상태와 비교한다. 현재의 펄스(P2)와 이전 펄스(P1) 모두가 G 상태를 갖기 때문에, 플래그 발생기는 다시 동작 가능 신호 EN를 발생한다.

논리 하이 펄스(P3)는 저속 선형 전압 램프(31)가 비교값 1을 갖고, 고속 선형 전압 램프(35)는 비교값 0을 주기이다. 따라서, P3는 그것이 바람직한 전이 영역에 도달하기 전에 종료한다. 따라서, 논리 하이 감시부(11)는 그것을 "불량 펄스 싸이클"로 분류하여, 그것을 상태(B)에 제공한다. 감시부(11)로부터 발생한 상태 B 결과를 수신시, 플래그 발생기(19)는 동작 불능 신호 DIS를 발생한다.

그 다음에, 논리 로우 감시부(15)는 그 다음 펄스(P4)를 관찰한다. 펄스 (P4) 주기가 종료할 때까지, 저속 선형 전압 램프(41)는 이미 Vref 이상으로 상승하고, 비교값 0이 얻어졌다. 저속 선형 전압 램프(41) 및 고속 선형 전압 램프(45) 모두는 P4 주기가 끝날 때 비교값 1을 갖지 않기 때문에, 논리 로우 감시부(15)는 P4 주기가 그 바람직한 전이창 내에서 종료하지 않는다고 결정하여, 그것에 "불량 펄스 싸이클"을 표시하는 B 상태를 제공한다. 논리 로우 감시부(15)로부터 상기 B 결과를 수신시, 플래그 발생기(19)는 동작 불능 신호(DIS)를 발생한다.

논리 하이 펄스(P5)는 선형 전압 램프(35, 31)에 의해 정해지는 바와 같이 바람직한 전이 영역 내에서 전이된다. 따라서, 논리 하이 감시부(11)는 그것을 "양호한 펄스 싸이클"로 분류하고, 그것에 양호한 상태 G를 부여한다. 플래그 발생기 (19)는 이러한 G 상태를 수신하여, 그것을 바로 이전 펄스(P4)의 상태와 비교한다. P4가 불량 B 상태이기 때문에, 플래그 발생기(19)는 양호한 펄스인 현재 펄스(P5)임에 불구하고 그의 출력에서 동작 불능 신호(DIS)를 내보낸다. 이것은 현재의 바람직한 실시예에 있어서는, 플래그 발생기(19)가 2개의 실행가능한 양호한 CKLin 펄스를 수신할 때까지 동작 가능 신호를 발생하지 않기 때문이다.

도시한 바와 같이, 논리 로우 펄스(P6)는 또한 논리 로우 감시부(15)에 의해 양호한 상태(G)를 수신한다. 다시, 이러한 양호한 상태 수신은 P6이 음영 영역으로 표시된 바람직한 전이 영역내로 전이했기 때문이다. 플래그 발생기(19)는 펄스(P6)로부터 G 상태를 수신하여, 그것을 바로 이전 펄스(P5)의 상태와 비교한다. 현재의 P6 펄스와 바로 이전 P5 펄스 모두가 G 상태를 갖기 때문에, 플래그 발생기(19)는 그의 출력에서 동작 가능 신호(EN)를 내보낸다. 이와 동일한 것은 선형 전압 램프(35, 31)가 비교값 1을 갖는 전이 동안에 펄스(P7)가 논리 하이 감시부(11)로부터 G 상태를 수신하는 경우이다. 플래그 발생기(19)는 펄스(P7)와 펄스(P6)를 비교하고, 이 2개의 펄스가 G 상태를 갖기 때문에, 플래그 발생기(19)는 그 출력에 동작 가능 신호(EN)를 유지한다.

도 6과 관련하여 동도에는, 도 4의 블록도의 제1 회로 구현예가 도시되어 있다. 도 4와 유사한 도 6의 모든 구성 요소는 비슷한 참조 문자로 식별되며, 전술한 바와 같다. 도 4의 기능 블록도에 대한 구형예가 다수 있고, 그 구조에 대한 현재의 바람직한 실시예는 도 6에 도시된 구조가 본 발명에 국한되지 않는 다는 것을 이해할 것이다. 원하는 경우, 예컨대, 감시부(11)내의 선형 전압 램프는, 프로그램머블 논리 장치, FPGA 또는 그 이외에 종래 기술에 공지된 랜더링 방법에서 소프트웨어로 구현된 도 4의 기능 블록도와 디지털 카운터에 의해 나타낼 수 있다.

논리 하이 감시부(11)는 고속 선형 전압 램프 발생기(35) 및 저속 선형 전압 램프 발생기(31)를 포함한다. 저속 전압 램프 발생기(31)로부터의 출력 전압 램프는 고속 선형 전압 램프 발생기(35)로부터의 출력보다 완만한 기울기를 갖는다. 선형 전압 램프 발생기(31, 35)는 액티브 하이 장치들이 적합하고, 그들의 각 출력 전압 램프를 초기화하는 것에 의해 입력 신호(CLKin)의 논리 하이 펄스에 응답한다. 선형 전압 램프(31)로부터의 출력은 제1 차동 증폭기(33)의 반전 입력에 제공된다. 그 차동 증폭기(33)의 비반전 입력은 입력 기준 전압(Vref)을 수신한다. 따라서, 차동 증폭기(33)는 저속 선형 전압 램프(31)로부터의 출력이 Vref 이상으로 올라갈 때까지 논리 하이 출력을 유지한다. 그 때, 차동 증폭기(33)로부터의 출력은 논리 로우로 전환할 것이다. 이와 반대로, 고속 선형 전압 램프 발생기(35)의출력은 제2 차동 증폭기(37)의 비반전 입력에 제공되고, Vref는 차동 증폭기(37)의 반전 입력에 제공된다. 따라서, 차동 증폭기(37)의 출력은 고속 선형 전압 램프 (35)로부터의 출력이 Vref 이상으로 올라갈 때까지 논리 로우에 유지할 것이다. 그 때, 차동 증폭기(37)로부터의 출력은 논리 하이로 전환할 것이다. 앞서 설명한 바와 같이, 그 바람직한 전이 영역은 저속 선형 전압 램프(31)가 Vref 이하이고, 고속 선형 전압 램프로부터의 출력이 Vref 이상인 동안의 주기로 표시된다. 이러한 조건하에서, 제1 차동 증폭기(33) 및 제2 차동 증폭기(37)로부터의 출력은 둘다 논리 하이 출력을 갖는다. AND 게이트(39)는 차동 증폭기(33, 37)가 논리 하이 출력을 가질 때 논리 하이를 발생하는데, 이것은 그 관찰된 펄스가 바람직한 전이 영역 내에 있다는 것을 나타낸다.

논리 로우 감시부(15)의 구조는 약간만 변경한 감시부(11)의 구조와 비슷하다. 논리 로우 감시부(15)의 경우에, 저속 선형 전압 램프 발생기 (41) 및 고속 선형 전압 램프 발생기(45)는 액티브 로우 장치이며, 입력(CLKin)에서 논리 로우 펄스에 응답한다. CLKin이 논리 로우 펄스로 스위치할 때, 고속 및 저속 선형 전압 램프 발생기(41, 45)는 그들의 각 출력 전압 램프를 발생함으로써 응답한다. 그 저속 전압 램프 발생기(45)의 저속 출력은 고속 선형 전압 램프 발생기(41)의 저속보다 낮다. 저속 전압 램프 발생기(41)의 출력은 제3 차동 증폭기 (43)의 반전 입력에 제공되고, 입력 기준 전압(Vref)은 차동 증폭기(43)의 비반전 입력에 제공된다. 그 차동 증폭기(43)는 저속 선형 전압 램프(41)로부터의 출력이 Vref 이상 상승할 때까지 논리 하이를 내보낼 것이다. 다른 한편, 고속 선형 전압 램프(45)로부터의출력은 제4 차동 증폭기(47)의 비반전 입력에 제공되고, Vref는 그 반전 입력에 제공된다. 따라서, 차동 증폭기(47)는 고속 선형 전압 램프 발생기 (41)로부터의 출력이 Vref 이상으로 올라갈 때까지 논리 로우를 내보낼 것이다. 그 바람직한 전이창은 자동 증폭기(43, 47)가 동시에 논리 하이 출력을 갖는 기간으로 정의된다. 제2 AND 게이트(49)는 차동 증폭기(43, 47)가 논리 하이 출력을 가질 때를 결정한다.

AND 게이트(39, 49)로부터의 출력 결과는 각 메모리 장치(13, 17)에 보내는 것이 바람직하며, 바람직한 실시예에서 메모리 장치는 레지스터로서 구현된다. 그러나, 현재의 펄스와 이전의 펄스를 비교할 필요가 없다면, 메모리 장치(13, 17)는 불필요하다. 플래그 발생기(19)는 논리 로우 레지스터 메모리(13)로부터의 출력 및 논리 하이 레지스터 메모리(17)로부터의 출력을 수신하여, 그 현재의 펄스 결과와 이전 펄스 결과를 비교한다. 플래그 발생기(19)는 그들의 각 바람직한 전이 영역 내에서 전이한 2개의 연속 펄스를 갖는 CLKin에 응답하여 동작 가능 신호(EN)를 바람직하게 발생한다.

플래그 발생기(19)로부터의 출력은 초기화 회로(21)에 바람직하게 제공되는데, 이 초기화 회로는 기동 기간 동안 플래그 발생기(19)로부터 출력을 차단하여 (mask out), 그 출력을 동작 불능 신호(DIS)로 대체한다. 본 실시예로서, 출력 신호(CLK_ FLG)의 논리 하이는 동작 가능 신호(EN)를 나타내고, CLK_FLG의 논리 로우는 동작 불능 신호(DIS)를 나타낸다. AND 게이트(53)는 신호(CLKin)의 소정의 시간 또는 소정의 펄스 갯수동안 플래그 발생기(19)로부터의 출력을 선택적으로 차단한다. 시간 제어 회로(51)는 플래그 발생기(19)로부터의 출력을 차단할 때를 결정한다.

도 7은 도 4 및 도 6 구조의 상세한 회로도이다. 도 4 및 도 6과 동일한 모든 구성 요소는 동일 참조 부호를 갖는 것으로 앞서 설명되었다. 고속 및 저속 선형 전압 램프 발생기(31, 35)는 동일한 구현예를 가질 수 있다. 예컨대, 전압 램프 발생기 각각은 용량성 수단(63, 68)의 각각을 선택적으로 충전할 수 있는 일정한 전류원(61, 67)을 각각 갖는다. 각 선형 전압 램프 발생기의 출력은 그들 각각의 일정한 전류원 및 용량성 수단을 결합하는 각 결합부(66, 68)에서 얻어진다. 결합부(66) 또는 결합부(68) 중의 하나에서 출력 전압 램프의 기울기는 그들의 각 전류원(61/67)의 세기 및 각 용량성 수단(63/68)의 정전 용량에 의해 결정된다. 용량성 수단(63, 69)의 정전 용량, 즉 노드(66, 68)의 램프 속도가 일정한 전류원(61, 68)의 세기를 변경함으로써 조정될 수 있다고 가정해보자. 예컨대, 일정한 전류원(61, 67)의 세기는 각 제어 신호(C1, C2)에 의해 제어된다. 따라서, 노드 (66, 68)에서 램프 속도의 차이를 조정할 수 있고, 그 결과, 제어 라인(C1, C2)을 조정하는 것에 의해 WO를 조정할 수 있다. 이것은 다른 자유도를 제공할 수 있는데, 그 이유는 Vref를 변경하거나 C1 및 C2를 변경함으로써 전이창의 크기를 바람직하게 조정할 수 있기 때문이다.

제1 스위치(65)는 노드(66)에서 전압 전위를 선택적으로 리셋할 수 있다. 마찬가지로, 제2 스위치(71)는 노드(68)에서 전압 전위를 선택적으로 리셋할 수 있다. 선형 전압 램프(31, 35)가 CLKin의 논리 로우 펄스에 응답하도록 의도되기 때문에, 스위치(65, 66)는 논리 로우 입력에 응답하는 액티브 로우 장치로 도시된다.

논리 하이 감시부(11)의 선형 전압 램프(41, 45)는 논리 로우 감시부(15)의 선형 전압 램프(31, 35)와 실질적으로 동일한 구조를 갖는 것으로 보여진다. 그 기본 차이점은 선형 전압 램프(41, 45)가 제2 쌍의 전류 제어 신호(C3, C4)에 응답하고, 스위치(85, 91)가 액티브 하이 장치로 보여지는 점이다. 따라서, 스위치(85, 91)는 CLKin에서 논리 하이에 응답하여, 감시부(11)가 CLKin에서 양의 펄스를 추적하는 것을 가능하게 한다.

메모리 레지스터(13, 17)는 CKLin으로 클록되는 D 플립플롭으로서 구현된다. CLKin이 전이하는 시점에서 D 플립플롭은 그의 각 AND 게이트 입력 (36, 49)의 결과를 래치 가능하다. 예컨대, 논리 로우 감시부(15)가 CLKin에서 논리 로우 펄스를 추적 중인 경우, AND 게이트(39)로부터의 출력은 논리 로우 CLKin 펄스의 길이가 그 바람직한 전이 영역으로 들어감으로써 논리 로우에서 논리 하이로의 시간에 따라 변할 것이다. 논리 로우 CLKin 펄스의 길이가 계속해서 그 바람직한 전이 영역을 통과하면, AND 게이트(39)는 다시 논리 하이로부터 논리 로우로 변경할 것이다. CLKin의 논리 로우에서 논리 하이 펄스 전이로 논리 로우 레지스터(13)가 클록되는 것에 의해 레지스터(13)는 AND 게이트(39)의 현재 상태를 래치할 수 있다. 마찬가지로, 논리 하이 레지스터(17)는 감시된 논리 하이 CLKin 펄스가 논리 로우로 전이할 때 AND 게이트(49)의 상태를 래치하기 위하여 CLKin의 논리 로우 전이로 클록된다.

따라서, 메모리 레지스터(13, 17) 중 하나는 현재의 CLKin 펄스의 상태를 갖고, 다른 하나의 레지스터는 이전 CLKin 펄스의 상태를 가질 것이다. 양호한 상태 G가 논리 하이에 의해 표현되고, 불량 상태 B가 논리 로우에 의해 표현되기 때문에, 이전의 양호한 CLKin 펄스 다음에 오는 현재의 양호한 CLKin 펄스는 메모리 레지스터(13, 17)가 그들의 각 출력에서 논리 하이를 가질 때를 나타난다. 플래그 발생기 (19)는 AND 게이트(73)에 의해 나타내고, 메모리 레지스터(13, 17)가 논리 하이 출력을 가질 때에만 논리 하이 동작 가능 신호(EN)를 내보낼 것이며, 그렇지 않으면 논리 로우 동작 불능 신호(DIS)를 발생할 것이다.

Claims

제1 논리 상태 펄스 및 제2 논리 상태 펄스를 감시하는 펄스 감시 회로로서,

상기 제1 논리 상태 펄스를 감시하는 제1 펄스 검출 장치 및 상기 제2 논리 상태 펄스를 감시하는 제2 펄스 검출 장치와,

상기 제1 논리 상태 펄스와 상기 제2 논리 상태 펄스사이를 교호하는 논리 신호를 수신하는 논리 신호 입력 노드와,

기준 전압을 수신하는 기준 전압 입력 노드를 포함하고,

상기 제1 펄스 검출 장치는,

상기 논리 신호 입력 노드에 결합되어 상기 제1 논리 상태 펄스의 수신시 제1 선형 전압 램프를 발생하는 제1 전압 램프 발생기와,

상기 논리 신호 입력 노드에 결합되어 상기 제1 논리 상태 펄스의 수신시 제2 선형 전압 램프를 발생하는 제2 전압 램프 발생기와,

상기 기준 전압 입력 노드에 결합된 제1 입력 노드 및 상기 제1 선형 전압 램프를 수신하기 위하여 결합된 제2 입력 노드를 갖추고, 상기 기준 전압 이하의 전위를 갖는 상기 제1 선형 전압 램프에 응답하여 제1 검출 신호를 내보내는데 유효한 제1 전압 레벨 검출 수단과,

상기 기준 전압 입력 노드에 결합된 제1 입력 노드 및 상기 제2 선형 전압 램프를 수신하기 위하여 결합된 제2 입력 노드를 갖추고, 상기 기준 전압 이상의 전위를 갖는 상기 제2 선형 전압 램프에 응답하여 제2 검출 신호를 내보내는데 유효한 제2 전압 레벨 검출 수단과,

상기 제1 및 제2 전압 레벨 검출 수단에 결합되어 상기 제2 검출 신호와 일치하는 상기 제1 검출 신호에 응답하여 제1 양호한 상태 신호를 내보내는데 유효한 제1 디코딩 수단을 포함하고,

상기 제2 펄스 검출 수단은,

상기 논리 신호 입력 노드에 결합되어 상기 입력 노드에서 상기 제2 논리 상태 펄스의 수신시 제3 선형 전압 램프를 발생하는 제3 전압 램프 발생기와,

상기 논리 신호 입력 노드에 결합되어 상기 입력 노드에서 상기 제2 논리 상태 펄스의 수신시 제4 선형 전압 램프를 발생하는 제4 전압 램프 발생기와,

상기 기준 전압 입력 노드에 결합된 제1 입력 노드 및 상기 제3 선형 전압 램프를 수신하기 위하여 결합된 제2 입력 노드를 갖고, 상기 기준 전압 이하의 전위를 갖는 상기 제3 선형 전압 램프에 응답하여 제3 검출 신호를 내보내는데 유효한 제3 전압 레벨 검출 수단과,

상기 기준 전압 입력 노드에 결합된 제1 입력 노드 및 상기 제4 선형 전압 램프를 수신하기 위하여 결합된 제2 입력 노드를 갖고, 상기 기준 전압 이상의 전위를 갖는 상기 제4 선형 전압 램프에 응답하여 제4 검출 신호를 내보내는데 유효한 제4 전압 레벨 검출 수단과,

상기 제3 및 제4 전압 레벨 검출 수단에 결합되어 상기 제4 검출 신호와 일치되는 상기 제3 검출 신호에 응답하여 제2 양호한 상태 신호를 내보내는데 유효한 제2 디코딩 수단을 포함하는 펄스 감시 회로.
제1항에 있어서, 상기 제2 선형 전압 램프는 상기 제1 선형 전압 램프보다 큰 기울기를 갖는 펄스 감시 회로.
제1항에 있어서, 상기 기준 전압은 시간량에 비례하고,

상기 제2 선형 전압 램프와 상기 제1 선형 전압 램프사이의 전압차는 상기 제1 논리 상태 펄스의 펄스 지속 기간에 비례하며,

상기 정해진 시간 범위는 상기 제1 검출 신호가 상기 제2 검출 신호와 일치하는 기간으로 정의되는 것인 펄스 감시 회로.
제1항에 있어서, 상기 제1 펄스 검출 장치는 상기 제1 제어 수단의 출력을 저장하는 제1 메모리 수단을 더 포함하는 것인 펄스 감시 회로.
제4항에 있어서, 상기 제1 메모리 수단은 상기 제1 논리 상태 펄스의 제거에 응답하여 상기 제1 제어 수단의 출력을 저장하는 것인 펄스 감시 회로.
제1항에 있어서, 상기 제2 논리 상태 펄스의 펄스 길이가 제2 시간 범위 내에 있을 때를 결정하는데 효과적인 제2 펄스 검출 장치를 더 포함하는 펄스 감시 회로
제1항에 있어서, 상기 제1 및 제2 디코딩 수단에 결합되며, 상기 제2 양호한 상태 신호와 일치하는 상기 제1 양호한 상태 신호에 응답하여 동작 가능 플래그 신호를 내보내는데 효과적인 플래그 발생기를 더 포함하는 펄스 감시 회로.
제7항에 있어서, 상기 동작 가능 플래그 신호의 내보냄은 상기 논리 입력 노드에서 논리 상태 변경과 동시에 일어나는 것인 펄스 감시 회로.
제7항에 있어서, 제1 및 제2 메모리 수단을 더 포함하고,

상기 제1 메모리 수단은 상기 제1 디코딩 수단의 출력을 저장하기 위하여 결합되고, 상기 제2 메모리 수단은 상기 제2 디코딩 수단의 출력을 저장하기 위하여 결합되는 것인 펄스 감시 회로.
제9항에 있어서, 상기 제1 메모리 수단은 상기 제1 논리 상태 펄스의 제거에 응답하여 상기 디코딩 수단의 출력을 저장하는 것인 펄스 감시 회로.
제9항에 있어서, 상기 제1 및 제2 메모리 수단의 저장된 출력은 상기 플래그 발생기에 결합되는 것인 펄스 감시 회로.
제11항에 있어서, 상기 플래그 발생기의 출력을 수신하기 위하여 결합되고, 상기 플래그 발생기의 동작 불능 신호와 출력 중 하나를 동작 가능 출력 노드로 선택적으로 전달하는데 유효하고, 상기 논리 신호 입력 노드에서 논리 상태 펄스의 초기의 스트림에 응답하여 상기 논리 신호 입력 노드에서 소정의 갯수의 논리 상태 펄스용 상기 동작 가능 출력 노드로 상기 동작 불능 신호를 전달하는데 효과적인 초기화 셋업 타이머를 더 포함하는 것인 펄스 감시 회로.
제12항에 있어서, 소정량의 시간동안 상기 논리 신호 입력 노드에서 논리 상태 변경의 부재에 응답하여 상기 동작 불능 신호를 상기 동작 가능 출력으로 전달하는데 효과적인 것을 더 포함하는 것인 펄스 감시 회로.
제9항에 있어서, 상기 제1 및 제2 메모리 수단은 디지털 레지스터인 것인 펄스 감시 회로.
제6항에 있어서, 상기 제2 펄스 검출 장치는,

논리 신호 입력 노드에 결합되어 상기 입력 노드에서 상기 제2 논리 상태 펄스의 수신시 제3 선형 전압 램프를 발생하는 제3 전압 램프 발생기와,

상기 논리 신호 입력 노드에 결합되어 상기 입력 노드에서 상기 제2 논리 상태 펄스의 수신시 제4 선형 전압 램프를 발생하고, 상기 제3 선형 전압 램프보다 기울기가 큰 제4 전압 램프 발생기와,

상기 기준 전압을 수신하는 제2 기준 전압 입력 노드와,

상기 기준 전압 입력 노드에 결합된 제1 입력 노드 및 상기 제3 선형 전압램프를 수신하기 위하여 결합된 제2 입력 노드를 갖고, 상기 기준 전압 이하의 전위를 갖는 상기 제3 선형 전압 램프에 응답하여 제3 검출 신호를 발생하는데 효과적인 제3 전압 레벨 검출 수단과,

상기 제2 기준 전압 입력 노드에 결합된 제1 입력 및 상기 제4 선형 전압 램프를 수신하기 위하여 결합된 제2 입력 노드를 갖고, 상기 기준 전압 이상의 전위를 갖는 상기 제4 선형 전압 램프에 응답하여 제4 검출 신호를 발생하는데 효과적인 제4 전압 레벨 검출 수단과,

상기 제3 전압 레벨 검출 수단 및 상기 제4 전압 레벨 검출 수단에 결합되어 제3 검출 신호가 상기 제4 검출 신호와 일치할 때를 결정하는 제2 제어 수단을 포함하는 펄스 감시 회로.
제1항에 있어서, 상기 제1 및 제2 전압 램프 발생기사이의 차이는 상기 제3 및 제4 전압 램프 발생기의 기울기사이의 전압차와 다른 것인 펄스 감시 회로.
제16항에 있어서, 상기 제1, 제2, 제3 및 제4 전압 레벨 검출 수단은 차동 증폭기인 것인 펄스 감시 회로.
제1항에 있어서, 상기 제1 전압 검출 수단은 차동 증폭기인 것인 펄스 감시 회로.
제1항에 있어서, 상기 제1 및 제2 전압 램프 발생기는 상기 제1 및 제2 선형 전압 램프를 발생하기 전에 리셋되는 것인 펄스 감시 회로.
제1항에 있어서, 상기 제1 전압 램프 발생기에 결합되며, 상기 제1 전압 램프 출력의 출력 전압 램프의 기울기를 변경하는데 효과적인 제1 기울기 제어 노드를 더 포함하는 것인 펄스 감시 회로.
제20항에 있어서, 상기 제2 전압 램프 발생기에 결합되며, 상기 제2 전압 램프 발생기의 출력 전압 램프의 기울기를 변경하는데 효과적이고, 상기 제1 기울기 제어 노드에 독립적인 제2 경사 제어 노드를 더 포함하는 것인 펄스 감시 회로.