JPH02220513A - 発振停止検出回路 - Google Patents
発振停止検出回路Info
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- JPH02220513A JPH02220513A JP4098189A JP4098189A JPH02220513A JP H02220513 A JPH02220513 A JP H02220513A JP 4098189 A JP4098189 A JP 4098189A JP 4098189 A JP4098189 A JP 4098189A JP H02220513 A JPH02220513 A JP H02220513A
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- Japan
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- 230000010355 oscillation Effects 0.000 title claims description 19
- 230000010354 integration Effects 0.000 claims abstract description 6
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- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 3
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は装置を駆動しまたは装置にデータを供給するた
めのクロックパルスを発生する発振器の発振停止検出回
路に関し、 前記クロックパルスの高、低レベルのＭれで障害停止し
た場合でも正確に検出できる発振停止検出回路を提供す
ることを目的とし、 該発振器のパルス出力から正反レベルを２分岐し、分岐
した各パルス列を倍周期に変換するカウンタと、該カウ
ンタの高、低レベル区間に同期するように前記パルスを
遅延させる遅延回路と、前記パルス出力の連続２パルス
の各立上りと各立下りに対応した遅延回路からの高レベ
ルパルス出力を検出する２対の検出回路より成る発振状
態検出部と、 該２対の検出回路からの高レベルパルスを積分回路を通
し、所定基準値と比較する手段より成る２対の積分比較
部とを具え、 該各積分比較部の何れかの出力が所定の高レベルに保持
されたことにより、前記発掘器の発振停止を検出する構
成とする。
めのクロックパルスを発生する発振器の発振停止検出回
路に関し、 前記クロックパルスの高、低レベルのＭれで障害停止し
た場合でも正確に検出できる発振停止検出回路を提供す
ることを目的とし、 該発振器のパルス出力から正反レベルを２分岐し、分岐
した各パルス列を倍周期に変換するカウンタと、該カウ
ンタの高、低レベル区間に同期するように前記パルスを
遅延させる遅延回路と、前記パルス出力の連続２パルス
の各立上りと各立下りに対応した遅延回路からの高レベ
ルパルス出力を検出する２対の検出回路より成る発振状
態検出部と、 該２対の検出回路からの高レベルパルスを積分回路を通
し、所定基準値と比較する手段より成る２対の積分比較
部とを具え、 該各積分比較部の何れかの出力が所定の高レベルに保持
されたことにより、前記発掘器の発振停止を検出する構
成とする。
本発明は、装置を駆動しまたは装置にデータを供給する
ためのクロックパルスを発生する発振器の発振停止回路
に関するものである。
ためのクロックパルスを発生する発振器の発振停止回路
に関するものである。
近年、コンピュータシステムの高信願度化や保守の容易
化等に伴ない、障害個所の早期発見、自動復旧機能等が
求められている。
化等に伴ない、障害個所の早期発見、自動復旧機能等が
求められている。
しかし、従来の対策としては、最近の急速なＩＣ化に伴
ない、第４図の従来例に示すように、装置（システム）
１内１２）ＩＣ１−１に対し、たとえばＥＣＬより成る
ゲート■に対応してスキャン用ゲート■′を組込み、テ
スト時アドレススキャンによりテストの高速化が図られ
る。
ない、第４図の従来例に示すように、装置（システム）
１内１２）ＩＣ１−１に対し、たとえばＥＣＬより成る
ゲート■に対応してスキャン用ゲート■′を組込み、テ
スト時アドレススキャンによりテストの高速化が図られ
る。
この場合、本願で問題としている装置に駆動パルスまた
はデータとして供給する発振器１０を別扱いとする方法
は用いられない。
はデータとして供給する発振器１０を別扱いとする方法
は用いられない。
従来の装置の障害検出方法は、第４図に示すように、テ
スタ２により装置（システム）１内の各ＩＣ等のテスト
をアドレススキャンゲートａｙｔ−用いてテストし、そ
の結果障害検出時の手順として発Ｈ４ｍ（Ｏ２０）１０
のチエツクが行なわれる。
スタ２により装置（システム）１内の各ＩＣ等のテスト
をアドレススキャンゲートａｙｔ−用いてテストし、そ
の結果障害検出時の手順として発Ｈ４ｍ（Ｏ２０）１０
のチエツクが行なわれる。
しかし、発振器１Ｑのチエツクの場合もＣＰＵ等・もよ
うに直接駆動パルスを与えている場合には発振停止が明
らかに分るが、Ｉｌｏ等にデータ等として供給している
場合には、発振器側かＩ１０側かの障害の識別が峻しい
、そこで発振器の障害について、クロックパルスの積分
を行なうことにより検出している。しかしこの方式では
、クロックパルスが低レベルの時における停止を正確に
検出できないという問題点が存在する。
うに直接駆動パルスを与えている場合には発振停止が明
らかに分るが、Ｉｌｏ等にデータ等として供給している
場合には、発振器側かＩ１０側かの障害の識別が峻しい
、そこで発振器の障害について、クロックパルスの積分
を行なうことにより検出している。しかしこの方式では
、クロックパルスが低レベルの時における停止を正確に
検出できないという問題点が存在する。
本発明の目的は、発振器のクロックパルスの高。
低レベルの何れで障害停止した場合でも正確に検出でき
る発振停止検出回路を提供することである。
る発振停止検出回路を提供することである。
前記目的を達成するため、第１図の原理説明図（α）の
概略構成図に示すように、該発振器１０のパルス出力か
ら正反レベルを２分岐１２１ ｓ １２ｓ Ｌ ％分岐
した各パルス列を倍周期に変換するカウンタ１４ｈ１４
２と、該カウンタの高、低レベル区間に同期するように
前記パルスを遅延させる遅延回路１３凰。
概略構成図に示すように、該発振器１０のパルス出力か
ら正反レベルを２分岐１２１ ｓ １２ｓ Ｌ ％分岐
した各パルス列を倍周期に変換するカウンタ１４ｈ１４
２と、該カウンタの高、低レベル区間に同期するように
前記パルスを遅延させる遅延回路１３凰。
１３、と、前記パルス出力の連続２パルスの各立上りと
各立下りに対応した遅延回路からの高レベルパルス出力
を検出する２対の検出回路１５１〜１５４より成る発振
状態検出部２０１〜２０１と、該２対の検出回路からの
高レベルパルスｔ−積分回路１６１〜１６４を通し、所
定基準値と比較する手段１７１〜１７４より成る２対の
積分比軟１１Ｓ２１ｔ〜２１４とを具え、 威容積分比較部の何れかの出力が所定の高レベルに保持
されたことにより、前記発掘器の発振停止を検出する構
成とする。
各立下りに対応した遅延回路からの高レベルパルス出力
を検出する２対の検出回路１５１〜１５４より成る発振
状態検出部２０１〜２０１と、該２対の検出回路からの
高レベルパルスｔ−積分回路１６１〜１６４を通し、所
定基準値と比較する手段１７１〜１７４より成る２対の
積分比軟１１Ｓ２１ｔ〜２１４とを具え、 威容積分比較部の何れかの出力が所定の高レベルに保持
されたことにより、前記発掘器の発振停止を検出する構
成とする。
第１図（Ｇ）の発振器１０からのクロックパルス（ＣＬ
）は出力線外に２パルス示すように、各クロックの立上
り■、ａｙおよび立下り０１ｇに対応した高、低レベル
を検出するため、同図（６）の要部波形図に示すように
、発振状態検出部２０． 、２０．に入れ、正波形Ａ９
反転波形ＫＫ対し、カウンタ（ＣＮＴ）１４１ ｍ １
４ｇにより２倍周期Ｑ波形Ｂ、Ｇｔ−作り、さらにこの
波形を反転したＢ’、 Ｇ’を作る。そして、Ａ＃Ｋを
それぞれ遅延させ、前記立上り■Ｊａｙに対してはＢ、
Ｇの高レベル区間■、■を同期させ、前記立下り■、ｏ
′に対してはＢ’、Ｇ’の高レベル区間■。
）は出力線外に２パルス示すように、各クロックの立上
り■、ａｙおよび立下り０１ｇに対応した高、低レベル
を検出するため、同図（６）の要部波形図に示すように
、発振状態検出部２０． 、２０．に入れ、正波形Ａ９
反転波形ＫＫ対し、カウンタ（ＣＮＴ）１４１ ｍ １
４ｇにより２倍周期Ｑ波形Ｂ、Ｇｔ−作り、さらにこの
波形を反転したＢ’、 Ｇ’を作る。そして、Ａ＃Ｋを
それぞれ遅延させ、前記立上り■Ｊａｙに対してはＢ、
Ｇの高レベル区間■、■を同期させ、前記立下り■、ｏ
′に対してはＢ’、Ｇ’の高レベル区間■。
■に同期させる。これにより同一ゲートを用いて高レベ
ルパルスを検出することができる。パルス検出部１５１
〜１５４でパルスを検出し、発振器１０が正常であれば
、次の積分回路と比較器より成る積分比横部２１１〜２
１４で高レベル区間で充電を、低レベル区間で放電をく
り返す。
ルパルスを検出することができる。パルス検出部１５１
〜１５４でパルスを検出し、発振器１０が正常であれば
、次の積分回路と比較器より成る積分比横部２１１〜２
１４で高レベル区間で充電を、低レベル区間で放電をく
り返す。
比較器における高レベル＠Ｈ″の充電時間を１Ｈ″′の
最終値になるよりも短く設定し、低レベル＠Ｌ”の期間
を放電に必要な時間だけ設定しておく、ここで°Ｈ”の
期間に充電された電圧値を九とし、最終値をＶＩｉとす
ればν、くν５（ＶＨの関係となる。
最終値になるよりも短く設定し、低レベル＠Ｌ”の期間
を放電に必要な時間だけ設定しておく、ここで°Ｈ”の
期間に充電された電圧値を九とし、最終値をＶＩｉとす
ればν、くν５（ＶＨの関係となる。
正常に発振している時はν。以上の値にはならないが、
発振が停止すると、放電路が断となるから電圧が上昇し
、ある時間の後に最終値”ｊ／ｎ ｉＣ到達する。
発振が停止すると、放電路が断となるから電圧が上昇し
、ある時間の後に最終値”ｊ／ｎ ｉＣ到達する。
そこで、積分比較部によりＶ＆以上の電圧を検出すれば
発掘の停止検出が可能となる。
発掘の停止検出が可能となる。
第２図は本発明の実施例の構成説明図であり、第３図は
その動作波形図である。
その動作波形図である。
第２図において、パルス検出部１５１〜１５４以前の各
構成は第１図（α）の原理説明図の構成図と同じである
。
構成は第１図（α）の原理説明図の構成図と同じである
。
パルス検出部の真体回路として、ＡＮＤゲート１５１〜
１５４が用いられ、前述ＯＡ 、 Ｂ 、 Ｂ’、 Ｋ
、 Ｇ 、 Ｇ’の外遅延回路１３１＊ １３２から
の入力Ｃ，Ｅおよび各ＡＮＤゲート１５１〜１５４の出
力り、Ｅ、Ｈ，Ｊを含めた動作波形関係を第３図に示す
。
１５４が用いられ、前述ＯＡ 、 Ｂ 、 Ｂ’、 Ｋ
、 Ｇ 、 Ｇ’の外遅延回路１３１＊ １３２から
の入力Ｃ，Ｅおよび各ＡＮＤゲート１５１〜１５４の出
力り、Ｅ、Ｈ，Ｊを含めた動作波形関係を第３図に示す
。
従って、ＡＮＤゲート１５１〜１５４の出力り、Ｅ、Ｈ
。
。
Ｊを直列抵抗Ｒと並列コンデンサＣより成る積分回路１
６１〜１６４を介して、比較器１７１〜１７４に入力し
、前述したようにそれらのうちの何れかが前述したよう
に９６以上の所定の高レベル保持されることにより発振
停止が検出される。
６１〜１６４を介して、比較器１７１〜１７４に入力し
、前述したようにそれらのうちの何れかが前述したよう
に９６以上の所定の高レベル保持されることにより発振
停止が検出される。
第３図においては、発振器出力のクロックパルスからの
正レベルパルスＡに対し、パルスＢは倍周期の関係にあ
り、パルスＣはパルスＡより遅延させてパルスＢＫ同期
させる。
正レベルパルスＡに対し、パルスＢは倍周期の関係にあ
り、パルスＣはパルスＡより遅延させてパルスＢＫ同期
させる。
そして、パルスＣとパルスＢＯ高レベル同士のＡＮＤを
とったものがパルスＤであり、パルスＣとパルスＢの反
転したＢ′との高レベル同士のＡＮＤをとつ九ものがパ
ルスＥである。
とったものがパルスＤであり、パルスＣとパルスＢの反
転したＢ′との高レベル同士のＡＮＤをとつ九ものがパ
ルスＥである。
パルスにはパルスＡを反転し良ものであり、以下Ｇ、Ｆ
、Ｈ，Ｇ’、ＪはＢ、Ｃ，Ｄ、Ｂ’、にと同様の関係に
ある。
、Ｈ，Ｇ’、ＪはＢ、Ｃ，Ｄ、Ｂ’、にと同様の関係に
ある。
その結果、パルスＡと同じ発振器の出力パルスの連続２
パルスの各立上り■、ａｙおよび立下り■。
パルスの各立上り■、ａｙおよび立下り■。
ｊに対応するパルスを、それぞれ単独に検出して、その
停止状態をチエツクすることができる。すなわち、０Ｒ
１８の出力をたとえば装置１に入力し、停止時アラーム
表示させることもできる。
停止状態をチエツクすることができる。すなわち、０Ｒ
１８の出力をたとえば装置１に入力し、停止時アラーム
表示させることもできる。
〔発８Ａｏ効果〕
以上説明したように、本発明によれば、発振器からのパ
ルス出力の立上り、立下りに対応する高低レベルのパル
スを１つずつ切分け、これを積分回路を通して比較器に
よりチエツクすることにより、正確にパルスの停止を確
認しアラームとして装置に通知できる。従来のごとく装
置の異常から逆に発振器の探索に至る手順に比し、まず
発振器の正常、異常を確認し九後装置の探索に移る方が
、早期発見の機会が格段に大きく、原因探索や復帰時間
の短縮に役立つところが極めて大きい。
ルス出力の立上り、立下りに対応する高低レベルのパル
スを１つずつ切分け、これを積分回路を通して比較器に
よりチエツクすることにより、正確にパルスの停止を確
認しアラームとして装置に通知できる。従来のごとく装
置の異常から逆に発振器の探索に至る手順に比し、まず
発振器の正常、異常を確認し九後装置の探索に移る方が
、早期発見の機会が格段に大きく、原因探索や復帰時間
の短縮に役立つところが極めて大きい。
ｉｍ１図（→、（ｂ）は本発明の原理説明図、第２図は
実施例の構成説明図、第３図は実施例の動作波形図、第
４図は従来例の説明図であり、図中１は装置（システム
）、１０は発振器、１１．１２ｓは増幅器、１２禽はＮ
ＯＴ回路、１３１．１５．は遅延回路、１４１，１４゜
はカウンタ、１ｓｌ、 １５４はＡＮＤゲート、１６１
〜１６４は積分回路、１７１〜１７４は比較器、１８は
ＯＲ回路、２０１〜２０ｇは発振状塵検出部、２１１〜
２１４は積分比較部を示す。 ４！奸出願人富士通株式会社 復代理人 弁塊士 １）坂 善 ム 本発明の厘理観明図 実施例の構成説明図 ■■■′■′ 実施例の動作波形図 第 ３ ＠ 従来例の説明図 第 ４ 図
実施例の構成説明図、第３図は実施例の動作波形図、第
４図は従来例の説明図であり、図中１は装置（システム
）、１０は発振器、１１．１２ｓは増幅器、１２禽はＮ
ＯＴ回路、１３１．１５．は遅延回路、１４１，１４゜
はカウンタ、１ｓｌ、 １５４はＡＮＤゲート、１６１
〜１６４は積分回路、１７１〜１７４は比較器、１８は
ＯＲ回路、２０１〜２０ｇは発振状塵検出部、２１１〜
２１４は積分比較部を示す。 ４！奸出願人富士通株式会社 復代理人 弁塊士 １）坂 善 ム 本発明の厘理観明図 実施例の構成説明図 ■■■′■′ 実施例の動作波形図 第 ３ ＠ 従来例の説明図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 装置を駆動しまたは装置にデータを供給するためのクロ
ックパルスを発生する発振器において、該発振器のパル
ス出力から正反レベルを２分岐し、分岐した各パルス列
を倍周期に変換するカウンタと、該カウンタの高、低レ
ベル区間に同期するように前記パルスを遅延させる遅延
回路と、前記パルス出力の連続２パルスの各立上りと各
立下りに対応した遅延回路からの高レベルパルス出力を
検出する２対の検出回路より成る発振状態検出部と、 該２対の検出回路からの高レベルパルスを積分回路を通
し、所定基準値と比較する手段より成る２対の積分比較
部とを具え、 該各積分比較部の何れかの出力が所定の高レベルに保持
されたことにより、前記発振器の発振停止を検出するこ
とを特徴とする発振停止検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4098189A JPH02220513A (ja) | 1989-02-21 | 1989-02-21 | 発振停止検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4098189A JPH02220513A (ja) | 1989-02-21 | 1989-02-21 | 発振停止検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02220513A true JPH02220513A (ja) | 1990-09-03 |
Family
ID=12595610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4098189A Pending JPH02220513A (ja) | 1989-02-21 | 1989-02-21 | 発振停止検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02220513A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003514317A (ja) * | 1999-11-19 | 2003-04-15 | アトメル・コーポレイション | デジタル周波数モニタリング |
-
1989
- 1989-02-21 JP JP4098189A patent/JPH02220513A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003514317A (ja) * | 1999-11-19 | 2003-04-15 | アトメル・コーポレイション | デジタル周波数モニタリング |
| JP4744758B2 (ja) * | 1999-11-19 | 2011-08-10 | アトメル・コーポレイション | デジタル周波数モニタリング |
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