CN1391726A - 数字频率监控 - Google Patents

Abstract

脉冲监控电路监控接收到的数字程序的逻辑高脉冲(11)和逻辑低脉冲(15)的脉冲长度，将脉冲长度与较好的变换窗口作比较，若它位于较好的变换窗口之内，则被归为好脉冲，该脉冲监控电路仅仅当至少连续收到两个好脉冲时，才发出一个激活信号，该脉冲长度由参考电压(Vref)，第一较快线性电压斜坡(35，45)和第二个较慢线性电压斜坡(31，4)测定。这两个线性电压斜坡在接收到的数字程序作逻辑变换时被启动，并继续加大其输出，直到接收到的数字程序再次改变状态为止。两个电压线性斜坡的数值在第二次状态改变时与参考电压作比较，若较快线性电压斜坡高于参考电压，而较慢线性电压斜坡低于参考电压，则观测到的数字程序的脉冲可被确定为在其较好的变换窗口内作了变换。

Description

数字频率监控

技术领域

本发明涉及脉冲监控系统，尤其涉及检测接收信号的脉冲宽度的系统。

背景技术

传送的数字信号需要其脉冲宽度保持在规定的公差范围内，以使接收电路能确定传送信号的数据内容，传送数据信号会由于传送介质的频率响应效应，能量随距离的损耗和电磁干涉等而产生畸变。

如图1所示是两例脉冲程序。两者开始都是逻辑电路低位，然后转变为逻辑高位，若是逻辑低，则TLmin表示一个逻辑低脉冲最小允许的脉冲长度，且TLmax则表示一个逻辑低脉冲最大允许的脉冲长度，为使接收电路能接收一个逻辑低至高传送，接收到的脉冲低信号应能在一个由TLmax和TLmin之差确定的时间之窗内传送，如图1所示，该时间之窗定义为逻辑低传送窗WO。同样，一个逻辑高脉冲也要有一个由最小逻辑高脉冲长度，THmin，最大逻辑高脉冲长度，THmax确定的脉冲长度，为使一个逻辑高至低传送被接收，传送应在一个由THmax和THmin之差确定的时间之窗内进行。该时间之窗定义为逻辑高传送窗口W1，如图1所示两例脉冲程序，时间窗口WO和WL尽管在同一实例中应保持恒定，但在不同实例中不一定相同。

接收电路包括一个脉冲检测子电路，以测定接收脉冲信号的脉冲长度，以往的技术中，脉冲检测电路只能测定接收信号的逻辑高或逻辑低脉冲之一，而不是两者。这意味着脉冲检测电路不能测定接收脉冲信号的周期，因而不能测定信号频率的漂移，因此接收脉冲信号的频率漂移导致不能测定的误差。

以往的技术中，脉冲测定电路采用两个一次起动电路来测定接收的信号对于预定的传送窗口是否有效，两个一次起动电路在接收脉冲信号的前部边缘被导通，第一个一次起动电路发出第一个脉冲，其长度等于要求的最小脉冲长度，在第二个起动电路发出第二个脉冲，其长度等于要求的最大脉冲长度，在第二个脉冲的末端，接收信号与第一和第二个脉冲进行比较。若接收脉冲的长度不在第一和第二个脉冲之间，则不会发出检测信号，接收信号便被忽略，但一次起动电路在集成电路中难以进行控制或调整。另外，也没有提供一种简单的方法，可以在不同应用中对所需的传送窗口进行调节。

既然以往的技术中，脉冲检测电路在验证接收脉冲信号之前，有一段等待最大脉冲长度过去的时间，因此会使系统减速，事实上，即使接收脉冲信号传送较早，且不需要任何额外的等待时间，对于每个接收脉冲信号，它也要等待最大数量的延迟时间。Leibowitz的美国专利3,735,271显示一个脉冲宽度检测电路在测试一个有效的接收脉冲信号之前无需等待最大允许的脉冲长度。但它需要三个一次启动电路，并使每个接收到的脉冲信号增加了一个延迟时间。该延迟时间实际上引起了额外的误差。假定该电路接收到一个脉冲信号，其脉冲长度稍短于所需的最小脉冲长度，该专利中增加了脉冲延迟实际上使电路认为接收到的信号不满足最小脉冲长度要求。

本发明的一个目的是提供一个脉冲检测电路，它既能检测接收脉冲信号的脉冲长度，又能检测其频率。

本发明的另一目的是提供一个脉冲检测电路，它能检测接收脉冲信号的逻辑高和逻辑低脉冲。

本发明还有一个目的是提供一个脉冲检测电路，它便于集成到IC电路中。且使其脉冲传送窗口WO和W1既可相互独立，也可相互联系，从IC电路内部或外部进行调节。

发明概述

达到上述目的的方法是在一个脉冲检测电路中，使用一对线性电压斜坡发生器和一个参考电压源，以产生一个接收脉冲信号较好的脉冲长度窗口，本脉冲检测电路监控接收脉冲信号正和负的负荷循环太短或太长，因此它能检测出接收脉冲信号中的频率漂移，若发现正或负负荷循环太短或太长，它就将其列为“坏”负荷循环，并且发出一个出错信号，它使芯片上的集成电路停止运行。若负荷循环位于预定的时间窗口即较好的脉冲传送窗口里，它就将其列为“好”负荷循环，若遇上一个坏的负荷循环，便发出一个出错信号，芯片上的集成电路保持停顿，直到连续出现两个好的负荷循环为止。当本脉冲检测电路连续接收到两个好脉冲，即一个好的高脉冲接在好的低脉冲之后，或好的低脉冲接在好的高脉冲之后，它会发出一个启动信号，重新启动芯片的内部电路。

本负荷循环监控电路包括两个监控子电路，第一个子电路监控接收到的脉冲信号的正的负荷循环，第二个子电路监控接收到的脉冲信号的负的负荷循环，既然正和负的负荷循环由分开的子电路分别监控，本脉冲检测电路能支持正和负的负荷循环的不同的较好脉冲传送窗口，为简便起见，这里只叙述用于监控正负荷循环的第一子电路。第二子电路的电路结构类似于第一子电路，下文就其最佳模式作详细论述。

先定义“好”的正负荷循环的较好脉冲传送窗口W1。确定该脉冲传送窗口的方法是采用协调一致工作的较好的线性电压斜坡和较快的线性电压斜坡，随时间流逝，较慢和较快线性电压斜坡之间的差异增加了，该电压差异可以用来度量负荷循环持续时间。较慢和较快线性电压斜坡代表期望的脉冲传送窗口时，记下较慢线性电压斜坡的电压值就可确定期望的持续时间窗口，所记下的电压值便成为接收时钟进行比较的参考电压，换句话说，通过改变参考电压或调整线性电压斜坡发生器的斜率，就可及时地调整和微调脉冲传送窗口的长度，参考电压可在电路内部产生，或从外部提供给电路。

当接收时钟的逻辑状态从低变为高时，较慢和较快电压斜坡就被重新设立并重新启动，用第一比较器将较快电压斜坡的上升电压值与参考电压进行比较，当较快电压斜坡超过参考电压时，第一比较器就发出信号，用第二比较器将较慢电压斜坡的上升电压值与同一参考电压进行比较，当较慢电压斜坡超过参考电压时，第二比较器就发出信号，仅仅当较快电压斜坡往于参考电压之上，而较慢电压斜坡位于参考电压之下时，接收脉冲信号才位于期望的脉冲长度之内，无论哪个比较器发现这些条件不具备，则接收时钟的负荷循环就位于期望的窗口之外，并被归结为“坏”的负荷循环。

跟踪接收信号的边缘，对比较器的输出进行分析，结果贮存在第一个寄存器内。第二个寄存器贮存以前接收到的脉冲的结果。当前脉冲好或坏状况与先前脉冲好或坏状况进行比较，若当前脉冲的状态是坏的，则发出一个停止运行信号，若当前脉冲的状态是好的，但先前脉冲的状态是坏的，仍发出停止运行信号，若当前脉冲的状态是好的和先前脉冲的状态也是好的时，则发出一个运行信号。

另外，还包括一个启动电路，它在起动时最初几个脉冲信号期间保持一个恒定的停顿信号，它使内部电路在被脉冲检测电路启动之前有时间达到一个已知的状态。

附图简要说明

图1表示数字信号脉冲宽度的变化。

图2和图3表示两种线性电压斜坡之间的关系。

图4表示本发明的功能框图。

图5表示典型的电压与时间关系图，表示脉冲信号在较好的传送窗口中的传送。

图6表示依照本发明的脉冲监控电路更为详细的功能图。

图7表示依照本发明的电路实例。

实施发明的最佳形态

本脉冲监控电路采用两种脉冲检测子电路，用来监控接收脉冲信号正和负的负荷循环。通过监控正的负荷循环和负的负荷循环，本脉冲监控电路可以测定接收到的脉冲信号的整个信号周期是否在预定的最小和最大时间周期长度内，通过测定接收脉冲信号的周期的漂移，本脉冲监控电路很可能测定出接收脉冲信号的频率漂移。

参见图2，两种脉冲检测子电路皆采用一对线性电压斜坡，以测定接收到的逻辑脉冲信号的脉冲持续时间。曲线VoTLf和VoTLs显示用于测量接收到的逻辑低脉冲的两种线性电压斜坡发生器的输出。该逻辑低脉冲检测子电路包括一个较慢线性电压斜坡发生器，它产生输出VoTLs，及一个较快线性电压斜坡发生器，它产生输出VoTLf。较快和较慢线性电压斜坡在收到逻辑低脉冲后复位，并开始以一定的V/S的速率上升。该速率可以调整各个线性电压斜坡发生器的强度，即电源电容量加以调整。参考信号Vref为逻辑低脉冲设定最大允许时间TLmax和最小允许时间TLmin，TLmin时间极限设定在Vref和VoTLf的交点上，TLmax时间极限设定在Vref和VoTLs的交点上。如图所示，逻辑低脉冲的最小持续时间TLmin取决于较快线性电压斜坡VoTLf，且最大持续时间TLmax取决于较慢线性电压斜坡VoTLs。TLmax和TLmin之差确定了期望的逻辑低传送窗口WO的时间界限，WO的宽度可以通过提高或降低Vref或改变VoTLf和VoTLs之一或两者的斜率而加以调整。若接收到的逻辑低脉冲在由WO确定的传送窗内变换为逻辑高，它便被归于“好”的接收脉冲，但要是其变换超越WO，则被归于“坏”接收脉冲。

参见图3，它表示用于监控接收脉冲信号的逻辑高脉冲长度的线性电压斜坡VOTHS和VOTHF的典型曲线。在收到逻辑高脉冲后，信号VOTHS和VOTHF开始上升，如前所述，较快电压斜坡VOTHF和参考电压Vref的交点确定了脉冲宽度的最小持续时间TLmin，同样，Vref和较慢线性电压斜坡VOTHS的交点确定了正脉冲宽度的最大持续时间。最大允许脉冲持续时间TLmax和最小脉冲持续时间TLmin之差确定了期望的逻辑高至逻辑低变换窗口WI的界限。在本较好实例中，较好的变换窗口WI较WO短，但这无关紧要，许多情况下，期望WI和WO确定一个类似的时间窗口，但需注意图2中的WO和图3中的WI皆是同一参考电压Vref的函数。尽管这点对本发明来说并不重要，但它可以简化同时对WO和WI的控制，所以是较合适的，通过VOTHF和VOTHS之一或两者可调整WI的宽度。

因此，本脉冲检测电路可以检测接收到的脉冲程序中逻辑高和逻辑低循环中的时间偏移，这使它不但在逻辑脉冲超出其较好的变换窗口时，而且在其周期，也即频率漂移出允许极限外时，进行检测。

参见图4，表示适于实施本发明的一个电路框图。逻辑低监控块15监控接收到的逻辑低脉冲，逻辑高监控块11监控接收到的逻辑高脉冲，逻辑低和高监控块15和11最好接收同样的参考信号Vref，两者接收的脉冲信号，典型的是接收到的时钟信号CLKin。逻辑高和逻辑低监控块11和15中包括一对线性电压斜坡，和一种将其各自的线性电压斜坡与参考信号Vref作比较的方法，比如，逻辑低监控块15包括一个第一较慢线性电压斜坡发生器，它产生一个类似图2所示的输出VoTLf，其第一和第二线性电压斜坡发生器在收到一个逻辑低脉冲后复位并开始上升。当接收脉冲为逻辑低时，其各自的输出VoTLs和VoTLf继续上升。当接收信号CLKin变为逻辑高时，VoTLf和VoTLs的值与参考信号Vref作比较，若当CLKin变为逻辑高时，VoTLf电位高于Vref，且VoTLs电位低于Vref，则CLKin在期望的转换窗口WO中进行转换。逻辑低监控块15将向逻辑低寄存器13发出“好脉冲循环”信号。另一方面若CLKin变换为逻辑高时，信号VOTLF不高于Vref，或信号VOTLS不低于Vref，则逻辑信号要么太短，要么太长，且向逻辑低寄存器13发出“坏脉冲循环”信号。逻辑低寄存器13贮存来自逻辑低监控块15的结果，直到产生下一个逻辑低脉冲循环为止，并将结果提供给旗形发生器19。

同样，逻辑高监控块11包括第三较慢线性电压斜坡，产生一个类似于图3的输出VOTHF，并包括第四较快线性电压斜坡产生类似于图3的一个输出VOTHF，逻辑高监控块11还包括将VOTHS和VOTHF与参考电压Vref作比较的方法，当输入信号CLKin产生一个逻辑高脉冲时，第三和第四线性电压斜坡复位，并开始产生各自的输出VOTHS和VOTHS，而信号CLKin仍保持逻辑高。当输入CLKin变回逻辑低时，VOTHF和TOTHS的值与参考电压Vref做比较。若当CLK变为逻辑低时，VOTHF电位高于Vref且VOTHS电位低于Vref，则CLKin在W1内变换，且向逻辑高寄存器17发生“好脉冲循环”信号，相反，若当CLKin变为逻辑低时，VOTHF不高于Vref，或VOTHF不高于Vref，则变换要么太长，要么太短，且不会在W1内发生。此时，向逻辑高寄存器17发生“坏脉冲循环”信号。逻辑高寄存器17贮存逻辑高监控器11的结果，直到发生下一个逻辑高脉冲循环为止，且将贮存结果提供给旗形发生器13。

时钟旗形发生器19将最新的脉冲循环与以前的脉冲循环的结果作比较。若当前脉冲循环和以前的脉冲循环皆接收到“好脉冲循环”信号，则旗形发生器19将产生一个激活信号。若当前脉冲循环接收到到“坏脉冲循环”信号，则旗形发生器19将产生截止信号。由旗形发生器19产生的激活和截止信号可直接用于对本脉冲监控电路有响应的其他电路，或可以用一个启动电路21进行选通。

启动电路21包括定时装置，且可以有选择地将旗形发生器19的输出转变为输出信号CLK-FLG，以用于对本脉冲监控电路有响应的其他电路，或将截止信号用于输出信号CLK-FLG。

启动电路21最好是处于预备启动状态，在启动期间，本脉冲监控电路和对其有响应的其他电路可能需要设定时间，以达到稳定的启动条件，因此启动电路21在启动时有一段等待时间，可使其他电路有时间达到其稳定的启动条件。在启动期间，启动电路21通过将截止信号输送至输出引导CLK-FLG，以获得一定的时间或一定的CLKin循环次数，从而启动一段等待时间，当等待时间结束时，启动电路21允许旗形发生器19的输出自由地传送至输出引导CLK-FLG。

参见图5，它图示了逻辑高监控块11，逻辑低监控块15，参考信号Vref，时钟旗形发生器19的输出，以及输入脉冲信号CLKin之间的相互作用。从图中可见输入信号包括七个不同脉冲的逻辑高和逻辑低脉冲。参考信号Vref与监控块11和15间的相互作用决定了CLKin的脉冲长度是否落在预定的变换窗口WO和W1内。较好的变换窗口WO和W1如阴影区域所示，而数字0和1表示每个监控块11和15中包含的，用于将其各个线性电压斜坡与参考电压Vref作比较的方法的结果。

图5表示逻辑高监控块11采用一个较快线性斜坡35和一个较慢线性电压斜坡31来测量信号CLKin的逻辑高脉冲P1，P3，P5和P7。如图所示，各个线性电压斜坡31和35在收到CLKin的逻辑高脉冲后开始上升。线性电压斜坡31和35的值连续与参考信号Vref作比较，但它并不重要。在CLKin逻辑高脉冲结束时，线性电压斜坡31和35的值与参考信号Vref进行比较至少已足够了。在本例中，线性电压斜坡35上的数字0和1对应于较快线性电压斜坡35与参考电压Vref的比较结果，数字1表示线性电压斜坡31在Vref之下，而数字0表示在Vref之上。

同样，逻辑低监控块15采用较快线性电压斜坡45和较慢线性电压斜坡41来测量信号CLKin的逻辑低脉冲P2，P4和P6，线性电压斜坡41和45在收到CLKin逻辑低脉冲后开始上升。在本例中，线性电压斜坡41和45连续与参考信号Vref进行比较，但要是需要的话，它们可以仅在逻辑低脉冲结束时与Vref作比较，如前所述，线性电压斜坡45上的数字0和1对应于较快线性电压斜坡45与参考电压Vref的比较结果，而线性电压斜坡41下的数字0和1对应于较慢线性电压斜坡41与参考电压Vref的比较结果，如同较快线性电压斜坡45时的情形，比较值0表示它位于Vref之下，而比较值1则表示位于Vref之上。但对于较慢线性电压斜坡41，数值1表示位于Vref之下，而0表示位于Vref之上。

如图所示，电压斜31，35，41和45在正在进行观测的各个逻辑高或逻辑低CKLm脉冲结束时被复位，但对于本发明并不重要，电压斜坡31，35，41和45在正在进行观测的各个逻辑高或低脉冲结束时继续上升，但在各个新的逻辑高或低脉冲开始时被复位。

关于脉冲P1至P7，较快的线性电压斜坡35和45保持比较值0，同时上升直到达到其相应的较好变换窗口，即阴影所示区域的较低边界为止。较低边界用其各自横穿参考信号Vref部分作为记号，较快线性电压斜坡35和45一旦数值超过Vref，则保持1的比较值。相反，较慢线性电压斜坡31和41则保持1的比较值，同时上升直到到达其相应较好的变换窗口，即阴影部分的上边界为止，该上边界用其相应的穿过参考信号Vref部分作记号。较慢线性电压斜坡31和41一旦其值大于Vref，则保持0的比较值，是否选择数值1表示线性电压斜坡大于或小于Vref纯属武断。在本例中，较快线性电压斜坡35和45采用比较值1表示其大于Vref，而较慢线性电压斜坡31和41采用比较值1则表示其小于Vref。由于可以这样人为选择，所以监控块11和15较好的变换区域可用其同时具有比较值1的相应的较快和较慢线性电压块来表示。

关于逻辑高脉冲P1，逻辑高监控块11显示当较慢线性电压斜坡31和较快线性电压斜坡35皆具有比较值1时，P1就结束了，因此，P1在其较好的变换窗口内变换，且收到一个脉冲状态G，表示“好的脉冲循环”。旗形发生器19收到该结果，并与以前的循环进行比较，在本例中，假定以前的循环也是好脉冲循环，因此旗形发生19输出一个激活信号EN。

逻辑低监控块15跟踪逻辑低脉冲P2，当较快线性电压斜坡45和较慢线性电压斜坡41的比较值皆为1时，显示脉冲P2结束了。这表示P2也是在其较好的变换窗口内终止，因此也收到一个状态G，表明是“好的脉冲循环”。旗形发生器19收到该G状态，将其与以前的脉冲P1状态作比较，既然两者皆是G状态，旗形发生器便又发出一个激活信号EN。

当较慢线性电压斜坡31的比较值为1，但较快线性电压斜坡35的比较值为0时，显示逻辑高脉冲P3结束了，因此P3在到达其较好的变换区域前便终止了。逻辑高监控块11将其归为“坏脉冲循环”，并给其一个状态B。当接收到来自监控块11的状态B结果时，旗形发生器19便发生一个截止信号DIS。

然后逻辑监控15便观测下一个脉冲P4。当脉冲P4结束时，较慢线性电压斜坡41早已上升到Vref之上，得到一个比较值0，既然P4结束时，较慢线性电压斜坡41和较快线性电压斜坡45的比较值都不是1，逻辑低监控块15确定P4在其较好的变换窗口内不终止，并给它一个B状态，表示“坏脉冲循环”。在收到来自监控块15的状态B后，旗形发生器19发出一个截止信号DLS。

逻辑高脉冲P5如线性电压斜坡35和31所确定的那样，显示在其较好的变换区域作变换。因此逻辑高监控块11将其归结为“好脉冲循环”，并给它一个好状态G。旗形发生器19收到G状态，将它与前一个脉冲P4的状态作比较，既然P4是坏的B状态，而无论当前脉冲P5是一个好脉冲，旗形发生器仍在其输出中发出一个截止信号D1S，这是因为在本较好实例中，旗形发生器19直到连续收到两个好的CKLin脉冲为止，不会发出一个激活信号。

如图所示，逻辑低脉冲P6通过逻辑低监控块15，也收到一个较好状态G。而且，这是由于P6在其由阴影区域表示的较好的变换区域内作变换。旗形发生器19收到来自脉冲P6的G状态，将其与前一个脉冲P5作比较。既然当前P6脉冲和前一个P5脉冲都是G状态，旗形发生器19在其较出中发生一个激活信号EN，对脉冲PT情况也一样，它收到来自逻辑高临控块11的G状态，以在线性电压斜坡35和31的比较值为1时作变换，旗形发生器19将脉冲P7与P6作比较，既然两者皆有G状态，旗形发生器19在其输出中得持其激活信号EN。

参见图6，它显示图4框图中第一种电路实例。图6中类似于图4的所有要素都用如上所述类似的参考数字标明，可以理解图4的功能框图有许多种实施方法，且图6中的结构表示当前最好的实例，但不局限于此，比方说，若需要的话，临控块11中的线性电压斜坡可用一个数字计数器代替，图4中的功能框图可以用一个软件，可编程逻辑器件，FPGA。或其他已知方法进行实施。

逻辑高监控块11包括一个较快线性电压斜坡发生器35和一个较慢线性电压斜坡发生器31。从较慢电压斜坡发生器31输出的电压斜坡较较线性电压斜坡发生器35输出的斜率要小，两种发生器31和35最好是活性高器件，并通过启动其各个输出电压斜坡而对输入信号CLKin上的逻辑高脉冲产生响应，从线性电压斜坡31的输出被施加于第一微分放大器33的倒转输入，微分放大器33的非倒转输入收升输入参考电压VREF。差分放大器33将因此保持一个逻辑高输出，直到从较慢线性电压斜坡31的输出上升到VREF之上为止，此时，从微分放大器33的输出将转换至逻辑低。相反，较快线性电压斜坡发生器35的输出被施加于第二微分放大器37的非倒转输入，且Vref被施加于微分放大器37的倒转输入。微分放大器37的输出将因此保持在逻辑低，直到从较快线性电压斜坡35的输出上升到Verf之上。此时，从微分放大器37的输出将转换至逻辑高。如上所述，较好的变换区域用某一时间段表示，在此期间，从较慢线性电压斜坡31的输出低于Vref，且从较快线性电压斜坡35的输出高于Vref，在此条件下，从第一微分放大器33和第二微分放大器37的输出同时具有逻辑高输出，此时，AND门39发出一个逻辑高，表示观测到的脉冲位于其较好的变换区域内。

逻辑低监控块15的结构类似于监控块11，差别很小。在逻辑低监控块15的情况下，较慢线性电压斜坡发生器41和较快线性电压斜坡发生器45是活性低器件。在输入CLKin的时对逻辑低脉冲有响应，当CLKin转换为逻辑低脉冲时，较快和较慢线性电压斜坡发生器41和45皆通过产生其各自的输出电压斜坡而作出响应，较慢电压斜坡发生器45的输出慢较较快线性电压斜坡生41的慢为低。较慢电压斜坡发生器41的输出被施加于第三微分放大器43的倒转输入中，输入参考电压Vref被施加于微分放大器43的非倒转输入中。微分放大器43将发出一个逻辑高，直到从较慢线性电压斜坡41的输出上升到Vref之上为止。另一方面，从较快线性电压斜坡45的输出被施加于第4微分放大器47的非倒转输入上，且Vref被施加于其倒转输入上，微分放大器47将因此发出一个逻辑低，直到从较快线性电压斜坡发生器41的输出上升到Vref之上。较好的变换窗口为某一时间段所确定，在此期间，微分放大器43和47两者同时具有逻辑高输出。第二个AND门49确定何时微分放大器43和47两者同时具有逻辑高输出。

从AND门38和49得到的输出最好分别送至贮存装置13和17，它们在本较好的实例中用作寄存器，若无须将当前脉冲与以前脉冲作比较，则贮存装置13和17不必使用。旗形发生器19收到来自逻辑低寄存器13和逻辑寄存器17的输出，并将当前脉冲结果和以前脉冲结果作比较。旗形发生器19最好发出一个激活信号EN，以响应具有两个在其各自较好的变换区域变换的连续脉冲的CLKin。

从旗形发生器19的输出最好用于启动电路21，它能掩盖掉旗形发生器19在启始时的输出，并用一个截止信号DIS取代它。在本实例中，输出信号CLK-FLG上的逻辑高代表激活信号EN，逻辑低代表截止信号DIS。AND门53有选择地掩盖掉旗形发生器19在预定时间或信号CLKin上一定数量的脉冲中的输出。时间控制电路51确定何时掩盖从旗形发生器19的输出。

图7表示一个更详尽的有关图4和图6中结构的电路层次的实施例。类似于图4和图6中的所有元件具有类似于上述的参考字符。较快和较慢线性电压斜坡发生器31和35具有类似的实施例。比如，每个分别具有稳恒电源61和67，它们分别具有可选择的充电器63和68。每个线性电压斜坡发生器的输出分别发生在接头66和68，它们分别将稳恒电源与充电器连接起来。接头66和68处输出电压斜坡的斜率分别取决于电源61/67的强度及其充电器63/68的容量。假定充电器63和69的容量不变，节点66和68的斜率可通过改变稳恒电源61和67的强度分别加以调整。在本例中，稳恒电源61和67的强度可分别用控制信号C1和C2加以控制。因此，可以通过调整控制线C1和C2，来调整节点66和68处的斜率差。既然现在可以通过改变Vref或改变C1和C2，来调整较好变换窗的大小，这便又提供了另一自由度。

第1开关65可有选择地使节点66外的电压电位复位。同样，第二开关71可以有选择地使节点68处的电压电位复位，既然线性电压斜坡31和35趋于对CLKin处的逻辑低脉冲作出响应，开关65和66如图所示是响应逻辑低输入的活性低装置。

如图所示，逻辑高监控块11的线性电压斜坡41和45具有基本上与逻辑低监控块15的线性电压斜坡31和35相同的结构。基本区别是线性电压斜坡41和45对应于第二对电流控制信号C3和C4，且开头85和91是活性高装置。因此，开关85和91对CLKin处的逻辑高作出响应，且允许监控块11跟踪CLKin处的正脉冲。

贮存寄存器13和17如图所示用作由CLKin计时的D振荡器，这使它们可以在CLKin变换时分别锁住AND门输入36和49的结果。比如，若逻辑低监控块15正在跟踪CLKin处的逻辑低脉冲，从AND门39的输出，在逻辑低CLKin的脉冲的长度进入其较好的变换区域时，将从逻辑低变为逻辑高。若逻辑低CLKin脉冲的长度持续通过其较好的变换区域，则AND门39将重新从逻辑高变为逻辑低。让逻辑低寄存器13对CLKin从逻辑低变换为逻辑高脉冲的过程进行计时，可使寄存器13锁住AND门39的当前状态。同样，让逻辑高寄存器对CLKin逻辑低变换进行计时，可以锁住了当被监控的逻辑高CLKin脉冲变换为逻辑低时的AND门49的状态。

因此，寄存器13和17之一仍将有当前CLKin脉冲的状态，另一个将有前一个CLKin脉冲的状态。既然好状态G由逻辑高表示，而坏状态由逻辑低表示，那末继前个好CLKin状态后，当前仍是好CLKin状态，便表示寄存器13和17在其输出中皆具有逻辑高，旗形发生器19由AND门73表示，且仅当寄存器13和17皆有逻辑高输出时，才发出逻辑高激活信号EN，否则发出逻辑低截止信号DIS。

Claims (21)

1、一种脉冲监控电路，用于识别在预定时间内脉冲持续时间，其特征在于，包括

第一脉冲检测装置，它具有

逻辑信号输入节点，用于接收在第一逻辑状态脉冲和第二逻辑状态脉冲之间的逻辑信号变换，

第一电压斜坡发生器，与所述逻辑信号输入节点耦合，以便在收到所述第一逻辑状态脉冲时产生第一线性电压斜坡，

第二电压斜坡发生器，与所述逻辑信号输入节点耦合，以便在收到所述第一逻辑状态脉冲时产生第二线性电压斜坡，

参考电压输入节点，用来接收参考电压，

第一电压检测装置，它有与所述参考电压输入节点耦合的第一输入节点，并具有经耦合以接收所述第一线性电压斜坡的第二输入节点，所述第一电压检测装置可用于发出第一检测信号，以响应具有低于所述参考电压电位的第一线性电压斜坡，

第二电压检测装置，它有与所述参考电压输入节点耦合的第一输入节点，并具有经耦合以接收所述第二线性电压斜坡的第二输入节点，所述第二电压检测装置可用于发出第二检测信号，以响应具有高于所述参考电压电位的第一线性电压斜坡，

控制装置，与所述第一和第二电压检测装置耦合，用于确定何时所述第一检测信号与所述第二检测信号同时发生。

2、如权利要求1所述的脉冲监控电路，其特征在于，所述第二线性电压斜坡的斜率较第一线性电压斜坡的要大。

3、如权利要求1所述的脉冲监控电路，其特征在于，所述参考电压与时间成正比，所述第二线性电压斜坡和第一线性电压斜坡的电压差与所述第一逻辑状态脉冲的持续时间成正比，所述预定时间范围由所述第一检测信号与所述第二检测信号同时发生的时间期间确定。

4、如权利要求1所述的脉冲监控电路，其特征在于，第一脉冲检测装置还包括第一贮存装置，用以贮存来自所述第一控制装置的输出。

5、如权利要求4所述的脉冲监控电路，其特征在于，第一贮存装置贮存第一控制装置的输出，以响应第1逻辑状态脉冲的迁移。

6、如权利要求1所述的脉冲监控电路，其特征在于，还具有第二脉冲检测装置，可用来确定何时第二逻辑状态脉冲的长度位于第二时间段内。

7、如权利要求6所述的脉冲监控电路，其特征在于，还具有与第1脉冲检测装置和第二脉冲检测装置耦合的旗形发生器，所述旗形发生器可用于发出激活旗形信号，以响应位于由其各自第1和第2脉冲检测装置确定的时间段内相继发生的第1和第2的逻辑状态脉冲。

8、如权利要求7所述的脉冲监控电路，其特征在于，所述激活旗形信号的发出是与在所述逻辑输出节点上的逻辑状态变化同步的。

9、如权利要求7所述的脉冲监控电路，其特征在于，还具有第一和第二贮存装置，所述第一贮存装置经耦合可接收第一脉冲检测装置的输出，并可以贮存所述控制装置的输出，所述第二贮存装置经耦合，可贮存第二脉冲检测装置的输出。

10、如权利要求9所述的脉冲监控电路，其特征在于，所述第一贮存装置贮存控制装置的输出，以响应第1逻辑状态脉冲的迁移。

11、如权利要求9所述的脉冲监控电路，其特征在于，所述贮存的第一和第二贮存装置的输出被耦合到旗形发生器。

12、如权利要求11所述的脉冲监控电路，其特征在于，还具有一个启动设定定时器，经耦合可接收旗形发生器的输出，所述启动设定定时器可用于有选择性地将截止信号和旗形发生器的输出中的一个传输至激活输出节点，所述启动设定定时器可在逻辑信号输入节点上，对于预定数量的逻辑状态脉冲，用于将截止信号传输到激活输出节点上，以响应在所述逻辑状态脉冲流。

13、如权利要求12所述的脉冲监控电路，其特征在于，还可以用于将所述截止信号传送到所述激活输出中，以响应在所述逻辑信号输入节点，对于预定时间段，不发生逻辑状态的变化。

14、如权利要求9所述的脉冲监控电路，其特征在于，所述第一和第二贮存装置是数字寄存器。

15、如权利要求6所述的脉冲监控电路，其特征在于，

所述第二脉冲检测装置包括

与逻辑信号输入节点耦合的第三电压斜坡发生器，它在输入节点上接收到第二逻辑状态脉冲时，可产生第三线性电压斜坡；与逻辑信号输入节点耦合的第四电压斜坡发生器，它在输入节点上接收到第二逻辑状态脉冲时，可产生第四线性电压斜坡，所述第四线性电压斜坡的斜率大于第三线性电压斜坡的斜率，

可接收参考电压的第二参考电压输入节点，

第三电压检测装置，其第一输入节点与第二参考电压输入相耦合，第二输入节点经耦合可接收第三线性电压斜坡，所述第三电压检测装置可用来发出第三检测信号，以响应电位低于参考电压的第三线性电压斜坡，

第四电压检测装置，其第一输入节点与第二参考电压输入相耦合，第二输入节点经耦合可接收第四线性电压斜坡，所述第四电压检测装置可用来发出第四检测信号，以响应电位低于参考电压的第四线性电压斜坡，

第二控制装置，它与第三电压检测装置和第四电压检测装置相耦合，以测定何时第三检测信号与第四检测信号相一致。

16、如权利要求15所述的脉冲监控电路，其特征在于，所述第一和第二电压斜坡发生器的斜率差大于第三和第四电压斜坡发生器的斜率差。

17、如权利要求16所述的脉冲监控电路，其特征在于，所述第一、第二、第三和第四电压检测装置是微分放大器。

18、如权利要求1所述的脉冲监控电路，其特征在于，所述第一电压检测装置是一种微分放大器。

19、如权利要求1所述的脉冲监控电路，其特征在于，所述第一和第二电压斜坡发生器在产生所述第一和第二线性电压斜坡前被复位。

20、如权利要求1所述的脉冲监控电路，其特征在于，还具有与第一电压斜坡发生器耦合的第一斜率控制节点，所述斜率控制节点可用于改变所述第一电压斜坡输出的输出电压斜坡的斜率。

21、如权利要求20所述的脉冲监控电路，其特征在于，还具有与第二电压斜坡发生器耦合的第二斜率控制节点，所述斜率控制节点可用于改变所述第二电压斜坡发生器的输出电压斜坡的斜率，所述第二斜率控制节点与第一斜率控制节点无关。

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