CN115395946A - 带迟滞的数字计数方法和电路 - Google Patents

Abstract

公开了一种带迟滞的数字计数方法和电路。该方法为：在输入信号每个周期的第一有效沿的时刻开始对时钟信号的周期计数并产生计数信号；在输入信号每个周期的第二有效沿的时刻寄存计数信号的值并产生输出信号；判断计数信号的值是否等于输出信号的值；当计数信号的值等于输出信号的值时，增大第一有效沿的时刻和第二有效沿的时刻之间时钟信号最后一个被计数周期的周期值。该带迟滞的数字计数方法和电路实现方式简单，输出的计数结果稳定。

Description

带迟滞的数字计数方法和电路

技术领域

本公开涉及一种电子电路，更具体地说，本公开涉及一种带迟滞的数字计数方法和电路。

背景技术

在数字电路中，常常会采用数字计数的方式记录信号的有效时长。通过简单的计数方式，可以实现信号时长的数字化。例如，当输入信号为高的时候，计数器开始对时钟信号从零开始计数，时钟信号每经过一个周期后，计数器加1。当输入信号变低的时候，计数器停止计数并把代表计数结果的数字信号记录到寄存器内。

上述的实现方式虽然很简单，但是也存在一个问题：在对每个周期具有等时长的输入信号计数时，如果输入信号的时长刚好介于时钟信号的两个时钟周期之间，则由于时钟可能存在抖动，每次计数的结果可能会存在不同。即：对于每个周期具有等时长的输入信号，计数值却不同：或多计数一次，或少计数一次。

如图1所示，需要对输入信号Signal-IN的有效时长进行计数，假设计数器在每个时钟信号的上升沿时刻计数一次。当输入信号Signal-IN的有效时长结束时刻(输入信号Signal-IN的下降沿时刻)位于时钟信号周期的中间时段时，如时钟信号CLK0所示，计数器计数不会出错，例如记为Cn。但是，当输入信号Signal-IN的有效时长结束时刻位于时钟信号两个周期之间时，如时钟信号CLK1所示，计数器将因为自身的固有抖动导致计数值将在相邻两个数Cn和Cn+1之间摇摆。这将导致一个稳定的输入信号却对应一组跳动的、不稳定的输出数字信号，进而导致系统误判。

发明内容

本公开的目的在于解决现有技术中的上述问题，提出一种带迟滞的数字计数方法和电路。

本公开一方面提出一种带迟滞的数字计数方法，包括：在第一时刻开始对时钟信号的周期计数并产生计数信号；在第二时刻寄存计数信号的值并产生输出信号；判断计数信号的值是否等于输出信号的值；以及当计数信号的值等于输出信号的值时，增大时钟信号在第一时刻和第二时刻之间最后一个被计数周期的周期值。

本公开进一步提出一种带迟滞的数字计数电路，包括：计数器，具有使能端、输入端和输出端，计数器的使能端接收输入信号，计数器的输入端接收时钟信号，在输入信号的第一有效沿的时刻，计数器启动并对时钟信号计数，以在计数器的输出端产生计数信号；时钟信号产生电路，具有控制端和输出端，控制端接收周期调节信号，时钟信号产生电路在其输出端产生时钟信号，其中，周期调节信号用于调整时钟信号的周期；寄存器，用以接收计数信号，并在第二有效沿的时刻产生时刻寄存计数信号的值同时产生输出信号；以及数字比较器，比较计数信号和输出信号，并产生所述周期调节信号。

本公开提出的带迟滞的数字计数电路和方法，实现方式简单，不需要复杂的数字信号处理过程即可实现计数电路的迟滞功能，不会导致计数结果不稳定。

附图说明

图1所示为现有计数电路波形示意图；

图2所示为根据本公开一个实施例的带迟滞的数字计数方法；

图3所示为根据本公开一个实施例的带迟滞的数字计数方法所能实现的波形示意图；

图4所示为根据本公开一个实施例的带迟滞的数字计数电路100的示意框图。

图5所示为根据本公开一个实施例的图4实施例中时钟信号产生电路12的电路原理图。

如附图所示，在所有不同的视图中，相同的附图标记指代相同的部分。在此提供的附图都是为了说明实施例、原理、概念等的目的，并非按比例绘制。

具体实施方式

接下来将结合附图对本公开的具体实施例进行非限制性描述。在整个说明书中对“一个实施例”或“一实施例”的引用意味着结合该实施例所描述的特定特征、结构或特点被包括在本公开的至少一个实施例中。因此，贯穿本说明书在各处出现的短语“在一个实施例中”或“在实施例中”并不一定都是指同一实施例。动词“包括”和“具有”在本文中用作开放限制，其既不排除也不要求还存在未叙述特征。除非另有明确说明，否则从属权利要求中记载的特征可以相互自由组合。在整个文件中使用“一”或“一个”(即，单数形式)限定的元件，并不排除多个这个元件的可能。更进一步地，所描述的特征、结构或特点可以在一个或多个实施例中以任何合适方式组合。除非另外指明，否则术语“连接”被用于指定电路元件之间的直接电连接，而术语“耦合”被用于指定可以是直接的或可以经由一个或多个其他元件的电路元件之间的电连接。相反，当称元件“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。当提及节点或端子的电压时，除非另外指示，否则认为该电压是该节点与参考电位(通常是地)之间的电压。此外，当提及节点或端子的电位时，除非另外指示，否则认为该电位指的是参考电位。给定节点或给定端子的电压和电位将进一步用相同的附图标记指定。将在第一逻辑状态(例如逻辑低状态)与第二逻辑状态(例如逻辑高状态)之间交替的信号称为“逻辑信号”。同一电子电路的不同逻辑信号的高和低状态可能不同。特别地，逻辑信号的高和低状态可以对应于在高或低状态下可能不是完全恒定的电压或电流。

图2所示为根据本公开一个实施例的带迟滞的数字计数方法。该带迟滞的数字计数方法包括步骤S1-S4。

步骤S1：在在第一时刻开始对时钟信号周期计数并产生计数信号。在一个实施例中，第一时刻包括输入信号(例如图4中示意的输入信号Signal-IN)每个周期的第一有效沿的时刻。输入信号为具有第一逻辑电平和第二逻辑电平的逻辑信号。第一有效沿的时刻为输入信号从第一逻辑电平变为第二逻辑电平的时刻。在一个实施例中，输入信号包括脉宽调制信号，输入信号的第一逻辑电平为逻辑低电平；输入信号的第二逻辑电平为逻辑高电平；第一有效沿的时刻为输入信号从逻辑低电平变为逻辑高电平的时刻，即输入信号的上升沿时刻。计数信号为时钟信号周期实时计数信号，代表时钟信号的实时周期数，即计数信号具有一个随时间变化的值。

在其他实施例中，输入信号的第一逻辑电平也可以为逻辑高电平，输入信号的第二逻辑电平为逻辑低电平，此时第一有效沿的时刻为输入信号的下降沿时刻。

步骤S2，在第二时刻停止对时钟信号计数并寄存计数信号的值产生输出信号(例如图4中示意输出信号Signal-OUT)。在一个实施例中，第二时刻包括输入信号每个周期的第二有效沿的时刻。在一个实施例中，采用寄存器寄存在输入信号Signal-IN每个周期中的第二有效沿的时刻的计数信号的值，且寄存器在输入信号Signal-IN每个周期的第二有效沿的时刻刷新寄存的值。在一个实施例中，第一有效沿和第二有效沿为方向相反的沿，即第二有效沿的时刻为输入信号Signal-IN从第二逻辑电平变为第一逻辑电平的时刻。也即是说：当第一有效沿为上升沿时，第二有效沿为下降沿，反之亦然。在一个实施例中，第二有效沿的时刻为输入信号Signal-IN从逻辑高电平变为逻辑低电平的时刻，即输入信号每个周期的下降沿时刻。第一有效沿的时刻和第二有效沿的时刻之间的时间段即为输入信号Signal-IN的有效时长，也为时钟信号的计数时间。输出信号Signal-OUT代表在输入信号Signal-IN第一有效沿的时刻和第二有效沿的时刻之间时钟信号的周期计数值。在一个实施例中，输出信号Signal-OUT具有一个固定值。

步骤S3：判断计数信号的值是否等于输出信号Signal-OUT的值。如果是，转向步骤S4，否则，继续步骤S3。

步骤S4：增大时钟信号在第一时刻和第二时刻之间最后一个被计数周期的周期值。

图3所示为根据本公开一个实施例的带迟滞的数字计数方法所能实现的一个波形示意图。如图3所示，假设计数器在每个时钟信号CLK1的上升沿时刻计数一次。即使输入信号Signal-IN的有效时长结束时刻(输入信号Signal-IN的下降沿时刻)位于时钟信号CLK1两个周期之间，由于图2所公开的方法，在计数信号等于输出信号时将延长在第一有效沿的时刻和第二有效沿的时刻之间时钟信号CLK1最后一个周期Tn的周期值，因此，输出信号Signal-OUT不会因为计数器自身的固有抖动在相邻两个计数值数Cn和Cn+1之间摇摆，而是固定为Cn。如图3中CLK2和CLK3的波形示意，原时钟信号CLK1在输入信号Signal-IN的上升沿时刻和输入信号Signal-IN的下降沿时刻之间的最后一个周期由Tn增大为Tn+Δt1。在一个实施例中，Δt1＝0.5×Tn。

本领域一般技术人员刻意理解，改变时钟信号CLK1最后一个周期Tn的周期值可以通过增大逻辑低电平的时间实现(如CLK2波形所示)，也可以通过增大逻辑低电平的时间实现(如CLK3波形所示)，这里不再累述。

图4所示为根据本公开一个实施例的带迟滞的数字计数电路100的示意框图。图4所示计数电路可实现图2所示计数方法。如图4所示，数字计数电路100包括计数器11、时钟信号产生电路12、单脉冲发生器13、寄存器14和数字比较器15。

计数器11包括使能端、输入端和输出端。计数器11的使能端接收输入信号Signal-IN。计数器11的输入端接收时钟信号CLK。在输入信号Signal-IN的第一有效沿的时刻，输入信号Signal-IN启动计数器11，计数器11对时钟信号CLK计数并在其输出端输出计数信号COUNT。在输入信号Signal-IN的第二有效沿的时刻，输入信号Signal-IN复位重置计数器11，计数器11等待输入信号Signal-IN下一周期的第一有效沿的时刻的到来，并重新对时钟信号CLK计数。

在一个实施例中，计数信号COUNT为时钟信号CLK周期的实时计数信号，代表时钟信号CLK的实时周期数，计数信号COUNT具有一个随时间变化的值。

时钟信号产生电路12包括控制端和输出端，控制端接收周期调节信号CTL。时钟信号产生电路12在输出端产生时钟信号CLK，周期调节信号CTL用于调整时钟信号CLK的周期。

单脉冲发生器13接收输入信号Signal-IN，并在输入信号Signal-IN的第二有效沿的时刻产生单脉冲信号PLS。在一个实施例中，第二有效沿的时刻为输入信号Signal-IN的下降沿时刻。

寄存器14具有使能端、输入端和输出端。寄存器14的使能端接收单脉冲信号PLS。寄存器14的输入端接收计数信号COUNT。单脉冲信号PLS使能寄存器14寄存计数信号COUNT的值并产生输出信号Signal-OUT。寄存器14寄存的值在每个单脉冲来临后均将被刷新。在一个实施例中，输出信号Signal-OUT具有一个固定值，在一个周期内不随时间变化。

数字比较器15比较计数信号COUNT和输出信号Signal-OUT，并产生周期调节信号CTL。在一个实施例中，当计数信号COUNT的值等于输出信号Signal-OUT时，周期调节信号CTL将增大时钟信号CLK在输入信号Signal-IN第一有效沿和第二有效沿之间最后一个被计数周期的周期值。

图5所示为根据本公开一个实施例的图4所示实施例中时钟信号产生电路12的电路原理图。如图5所示，时钟信号产生电路12包括电流源IB、电容C1、开关管M1、第一比较电路121、第二比较电路122以及逻辑电路123。

电流源IB，具有第一端、第二端和控制端，电流源IB的第一端耦接供电电源VCC；电流源IB的控制端接收周期调节信号CTL。

电容C1耦接在电流源IB的第二端和参考地之间。

第一比较电路121具有第一端、第二端和输出端，其第一端接收电容C1上的电压信号VC1，其第二端接收第一参考电压信号Vmax，第一比较电路121将电压信号VC1和第一参考电压信号Vmax进行比较，产生置位信号SET。在一个实施例中，第一比较电路121包括电压比较器CA1，具有同相输入端和反相输入端，其同相输入端接收电压信号VC1，反相输入端接收第一参考电压信号Vmax。

第二比较电路122具有第一端、第二端和输出端，其第一端接收电压信号VC1，其第二端接收第二参考电压信号Vmin，第二比较电路122将电压信号VC1和第二参考电压信号Vmin进行比较，产生复位信号RESET。在一个实施例中，第二参考电压信号Vmin小于第一参考电压信号Vmax。在一个实施例中，第二比较电路122包括电压比较器CA2，具有同相输入端和反相输入端，其反相输入端接收电压信号VC1，同相输入端接收第二参考电压信号Vmin。

开关管M1具有第一端、第二端和控制端。开关管M1的第一端耦接电流源IB和电容C1的公共节点；开关管M1的第二端连接参考地；开关管M1的控制端接收时钟信号CLK。

逻辑电路123接收置位信号SET和复位信号RESET。逻辑电路123将置位信号SET和复位信号RESET做逻辑运算，并产生时钟信号CLK。在一个实施例中，逻辑电路123包括RS触发器，RS触发器的置位端S接收置位信号SET，RS触发器的复位端R接收复位信号RESET，RS触发器在输出端Q输出时钟信号CLK。

在图5所示实施例中，置位信号SET用于设置时钟信号CLK的上升沿时刻，复位信号RESET用于设置时钟信号CLK的下降沿时刻。周期调节信号CTL用于调节电流源IB的值。在一个实施例中，当周期调节信号CTL无效时，即计数信号COUNT的值还未到达输出信号Signal-OUT的值，电流源IB的值保持不变；当周期调节信号CTL有效时，即计数信号COUNT的值等于输出信号Signal-OUT的值，周期调节信号CTL用于减小电流源IB的值，进而增大时钟信号CLK的周期。

虽然前面已经参照几个典型实施例对本公开进行了描述，但相关领域的普通技术人员应当理解，所公开的本公开的实施例中所采用的术语是说明性和示例性的，而非限制性的，仅用于描述特定实施例，并非是对本公开的限制。此外，本领域的普通技术人员在没有背离本公开的原理和概念的前提下，未通过创造性的努力而对本公开公开的实施例在形式和细节上进行的多种修改，这些修改均落在本申请的权利要求或其等效范围所限定的保护范围内。

Claims (10)

1.一种带迟滞的数字计数方法，其特征在于，包括：

在第一时刻开始对时钟信号的周期计数并产生计数信号；

在第二时刻寄存计数信号的值并产生输出信号；

判断计数信号的值是否等于输出信号的值；以及

当计数信号的值等于输出信号的值时，增大时钟信号在第一时刻和第二时刻之间最后一个被计数周期的周期值。

2.如权利要求1所述的计数方法，其特征在于，第一时刻包括输入信号每个周期内的第一有效沿的时刻，第二时刻包括输入信号在每个周期内的第二有效沿的时刻，其中，第一有效沿和第二有效沿为方向相反的沿。

3.一种带迟滞的数字计数电路，其特征在于，所述计数电路包括：

计数器，具有使能端、输入端和输出端，计数器的使能端接收输入信号，计数器的输入端接收时钟信号，在输入信号的第一有效沿的时刻，计数器启动并对时钟信号计数并在计数器的输出端产生计数信号；

时钟信号产生电路，具有控制端和输出端，控制端接收周期调节信号，时钟信号产生电路在其输出端产生时钟信号，其中，周期调节信号用于调整时钟信号的周期；

寄存器，用以接收计数信号，并在第二有效沿的时刻寄存计数信号的值同时产生输出信号；以及

数字比较器，用于比较计数信号和输出信号，并产生所述周期调节信号。

4.如权利要求3所述的计数电路，其特征在于，当计数信号的值等于输出信号时，周期调节信号将增大时钟信号在输入信号第一有效沿的时刻和第二有效沿的时刻之间最后一个被计数周期的周期值。

5.如权利要求3所述的计数电路，其特征在于，所述计数电路进一步包括单脉冲发生器；所述单脉冲发生器接收输入信号，并在输入信号的第二有效沿的时刻产生单脉冲信号；其中，寄存器进一步接收单脉冲信号，并在单脉冲信号来临时刻寄存计数信号的值以产生输出信号。

6.如权利要求3所述的计数电路，其特征在于，所述数字计数电路还进一步包括反相器；所述反相器接收输入信号，并将输入信号做反相逻辑运算进而产生输入信号的反相信号；其中，输入信号的反相信号被送至所述计数器的使能端。

7.如权利要求3所述的计数方法，其特征在于，第一有效沿和第二有效沿为方向相反的沿。

8.如权利要求3所述的计数电路，其特征在于，所述时钟信号产生电路包括：

可控电流源，具有第一端、第二端和控制端，可控电流源的第一端耦接供电电源，可控电流源的控制端接收周期调节信号；

电容，耦接在可控电流源的第二端和参考地之间；

第一比较电路，具有第一端、第二端和输出端，第一比较电路的第一端接收电容上的电压信号，第一比较电路的第二端接收第一参考电压信号，第一比较电路将电容上的电压信号和第一参考电压信号比较产生置位信号；

第二比较电路，具有第一端、第二端和输出端，第二比较电路的第一端接收电容上的电压信号，第二比较电路的第二端接收第二参考电压信号，第二比较电路将电容上的电压信号和第二参考电压信号进行比较产生复位信号；

逻辑电路，将置位信号和复位信号做逻辑运算并产生时钟信号；以及

开关管，具有第一端、第二端和控制端，开关管的第一端耦接可控电流源和电容的公共节点，开关管的第二端连接参考地，开关管的控制端接收所述时钟信号。

9.如权利要求8所述的计数电路，其特征在于，第二参考电压信号小于第一参考电压信号。

10.如权利要求8所述的计数电路，其特征在于，当计数信号等于输出信号时，周期调节信号用于降低可控电流源的输出电流。

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