JP2545769B2 - パルス幅識別回路 - Google Patents
パルス幅識別回路Info
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- JP2545769B2 JP2545769B2 JP58248376A JP24837683A JP2545769B2 JP 2545769 B2 JP2545769 B2 JP 2545769B2 JP 58248376 A JP58248376 A JP 58248376A JP 24837683 A JP24837683 A JP 24837683A JP 2545769 B2 JP2545769 B2 JP 2545769B2
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- Japan
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- pulse signal
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- signal
- pulse
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Description
【発明の詳細な説明】 （ａ） 発明の技術分野 本発明はレーダ装置等に用いられ、相手局より入力す
るパルス信号のパルス幅を識別し、相手局の識別やパル
ス信号と雑音信号とを分離して信号対雑音比の向上を図
る等の信号処理を行うためのパルス幅識別回路の改良に
関するものである。
るパルス信号のパルス幅を識別し、相手局の識別やパル
ス信号と雑音信号とを分離して信号対雑音比の向上を図
る等の信号処理を行うためのパルス幅識別回路の改良に
関するものである。
（ｂ） 従来技術と問題点 レーダ装置等のパルス幅識別回路は入力される多くの
パルス信号中より所定の相手のパルス信号を識別するも
のであり、従来は第１図に示すようなパルス幅識別回路
が用いられていた。
パルス信号中より所定の相手のパルス信号を識別するも
のであり、従来は第１図に示すようなパルス幅識別回路
が用いられていた。
すなわち、第１図においてパルス幅識別回路は比較回
路１と基準パルス発生器２とより構成されており、入力
端子ａより受信入力パルス信号Ａが比較回路１の一方の
端子ｂに入力される。一方、基準パルス発生器２より基
準パルス信号Ｙが受信入力パルス信号Ａに同期して比較
回路１の他の一方の端子ｃに入力される。比較回路１は
入力された基準パルス信号Ｙを基準として受信入力パル
ス信号Ａを比較し、比較結果を出力する。
路１と基準パルス発生器２とより構成されており、入力
端子ａより受信入力パルス信号Ａが比較回路１の一方の
端子ｂに入力される。一方、基準パルス発生器２より基
準パルス信号Ｙが受信入力パルス信号Ａに同期して比較
回路１の他の一方の端子ｃに入力される。比較回路１は
入力された基準パルス信号Ｙを基準として受信入力パル
ス信号Ａを比較し、比較結果を出力する。
第２図は従来のパルス幅識別回路を説明するための信
号波形図であり、同図を参照してその動作を説明する。
例えば、受信パルス信号Ａの内のパルス幅ＷとＮの２つ
のパルス信号と基準パルス信号のパルス幅Ｘとの関係が
Ｗ＞X,N＜Ｘであると、比較回路１の出力はＷとＸを比
較した場合、Ｚに示すようにＷとＸの差分のパルス幅を
持ったパルス信号が出力される。又、ＮとＸを比較した
場合、比較回路１の出力は０となりなにも出力されな
い。
号波形図であり、同図を参照してその動作を説明する。
例えば、受信パルス信号Ａの内のパルス幅ＷとＮの２つ
のパルス信号と基準パルス信号のパルス幅Ｘとの関係が
Ｗ＞X,N＜Ｘであると、比較回路１の出力はＷとＸを比
較した場合、Ｚに示すようにＷとＸの差分のパルス幅を
持ったパルス信号が出力される。又、ＮとＸを比較した
場合、比較回路１の出力は０となりなにも出力されな
い。
上述したように従来のパルス幅識別回路は基準のパル
ス信号に対し入力されるパルス信号の大，小の識別にと
どまるとともに、基準パルスよりパルス幅の大きい入力
パルス信号のみを識別して出力しており、その出力パル
スは基準パルス幅との差分であるため入力パルスの原型
が損なわれており後の信号処理が非常に困難であるとい
った欠点があった。
ス信号に対し入力されるパルス信号の大，小の識別にと
どまるとともに、基準パルスよりパルス幅の大きい入力
パルス信号のみを識別して出力しており、その出力パル
スは基準パルス幅との差分であるため入力パルスの原型
が損なわれており後の信号処理が非常に困難であるとい
った欠点があった。
（ｃ） 発明の目的 本発明は上述した従来のパルス幅識別回路の欠点に鑑
み創案されたもので、その目的は入力パルス信号のパル
ス幅を損なうことなく入力パルス信号の識別ができるパ
ルス幅識別回路を提供することにある。
み創案されたもので、その目的は入力パルス信号のパル
ス幅を損なうことなく入力パルス信号の識別ができるパ
ルス幅識別回路を提供することにある。
（ｄ） 発明の構成 そしてこの目的は本発明によれば、入力パルス信号を
積分し、充電時間と放電時間が等しい三角波信号をつく
るミラー積分回路３と、該ミラー積分回路３の積分結果
電圧を基に前記入力パルス信号の２倍幅のパルス信号を
つくるゼロクロスディテクタ回路４と、前記ミラー積分
回路３の積分結果電圧と入力パルス信号を選択するため
のパルス幅に対応して設定された基準電圧とを比較し、
前記入力パルス信号が所定のパルス幅以上であることを
示す制御パルス信号をつくる制御回路７と、該制御パル
ス信号を基に前記ゼロクロスディテクタ回路４の出力と
入力パルス信号の反転信号との論理積をとり、前記入力
パルス信号のパルス幅と同一の波形のパルス信号に再生
して出力するAND回路５を設けたことを特徴とするパル
ス幅識別回路により達せられる。
積分し、充電時間と放電時間が等しい三角波信号をつく
るミラー積分回路３と、該ミラー積分回路３の積分結果
電圧を基に前記入力パルス信号の２倍幅のパルス信号を
つくるゼロクロスディテクタ回路４と、前記ミラー積分
回路３の積分結果電圧と入力パルス信号を選択するため
のパルス幅に対応して設定された基準電圧とを比較し、
前記入力パルス信号が所定のパルス幅以上であることを
示す制御パルス信号をつくる制御回路７と、該制御パル
ス信号を基に前記ゼロクロスディテクタ回路４の出力と
入力パルス信号の反転信号との論理積をとり、前記入力
パルス信号のパルス幅と同一の波形のパルス信号に再生
して出力するAND回路５を設けたことを特徴とするパル
ス幅識別回路により達せられる。
（ｅ） 発明の実施例 以下、本発明による第１の実施例を説明する。第３図
は第１の実施例のパルス幅識別回路のブロック図であ
る。すなわち、第１の実施例の識別回路においては、第
３図に示すように受信入力パルス信号Ａのパルス幅に対
応してコンデンサＣと抵抗Ｒの時定数による充電電圧と
前記充電電圧の放電による三角波形信号Ｂを作成するミ
ラー積分回路３と、ミラー積分回路３より出力される三
角波形信号Ｂにより入力パルス信号Ａの２倍のパルス幅
を持ったパルス信号Ｄを作成するゼロクロスディテクタ
４と、入力パルス信号Ａの波形を反転せしめるよう働く
インバータ６と、一方所定のパルス幅に対応した基準電
圧Ｇを発生する基準電圧発生器73と、基準電圧発生器73
より出力される基準電圧Ｇとミラー積分回路３より出力
される三角波形信号Ｂとを比較し比較信号Ｃを出力する
コンパレータ71と、比較信号Ｃを入力し比較信号Ｃの制
御により立ち上がり、前記パルス信号Ｄの終縁と同期し
て立ち下がるようなパルス幅を有し、AND回路５をパル
ス幅の期間中制御するよう働く制御信号Ｅを作成するフ
リップフロップ回路（以後FF回路と云う）72と、FF回路
72より出力される制御パルス信号Ｅにより制御され、前
記インバータ６より出力される反転入力パルス信号A1と
前記ゼロクロスディテクタ４より出力される入力パルス
信号Ａの２倍のパルス信号Ｄとの論理積をとるAND回路
５とより構成されている。
は第１の実施例のパルス幅識別回路のブロック図であ
る。すなわち、第１の実施例の識別回路においては、第
３図に示すように受信入力パルス信号Ａのパルス幅に対
応してコンデンサＣと抵抗Ｒの時定数による充電電圧と
前記充電電圧の放電による三角波形信号Ｂを作成するミ
ラー積分回路３と、ミラー積分回路３より出力される三
角波形信号Ｂにより入力パルス信号Ａの２倍のパルス幅
を持ったパルス信号Ｄを作成するゼロクロスディテクタ
４と、入力パルス信号Ａの波形を反転せしめるよう働く
インバータ６と、一方所定のパルス幅に対応した基準電
圧Ｇを発生する基準電圧発生器73と、基準電圧発生器73
より出力される基準電圧Ｇとミラー積分回路３より出力
される三角波形信号Ｂとを比較し比較信号Ｃを出力する
コンパレータ71と、比較信号Ｃを入力し比較信号Ｃの制
御により立ち上がり、前記パルス信号Ｄの終縁と同期し
て立ち下がるようなパルス幅を有し、AND回路５をパル
ス幅の期間中制御するよう働く制御信号Ｅを作成するフ
リップフロップ回路（以後FF回路と云う）72と、FF回路
72より出力される制御パルス信号Ｅにより制御され、前
記インバータ６より出力される反転入力パルス信号A1と
前記ゼロクロスディテクタ４より出力される入力パルス
信号Ａの２倍のパルス信号Ｄとの論理積をとるAND回路
５とより構成されている。
第４図は第１の実施例のパルス幅識別回路を説明する
ための信号波形図であり、同図を参照してその動作を説
明する。
ための信号波形図であり、同図を参照してその動作を説
明する。
受信された入力パルス信号Ａは順次ミラー積分回路３
に入力される。ミラー積分回路３は第４図Ｂに示すよう
に、入力されたパルス信号のパルス幅に対応して抵抗Ｒ
とコンデンサＣの時定数による傾斜を持ったＫ−Ｌの充
電を行う。この充電電圧はパルス幅に比例しておりパル
ス幅が広いほど充電電圧は高くなる。次に入力パルス信
号が終縁すると前記充電電圧はＣ・Ｒの時定数によりＬ
−Ｍの傾斜を持って放電を行う。つまり、ミラー積分回
路３はパルス幅に対応した電圧と、Ｃ・Ｒの時定数によ
る傾斜と、底辺が入力パルス幅の２倍の幅を持った三角
波形信号Ｂを作成する。この三角波形信号Ｂはゼロクロ
スディテクタ４およびコンパレータ71の一方の入力端子
に入力される。ゼロクロスディテクタ４は入力された三
角波形信号Ｂにより入力パルス信号の２倍のパルス幅を
持ったパルス信号Ｄを発生し、AND回路５に出力する。A
ND回路５はコンパレータ71と、FF回路72と、基準電圧発
生器73により構成される制御回路７の制御により、ゼロ
クロスディテクタ４より出力される入力パルス信号の２
倍のパルス幅を持ったパルス信号Ｄとインバータ６にて
入力パルス信号が反転されたパルス信号A1との論理積を
とる。つまり、AND回路５は入力パルス信号のパルス幅
だけ遅れて、入力パルス信号と同じ幅のパルス信号Ｆを
出力する。一方、比較回路71は前記のミラー積分回路３
より出力された入力パルス信号ＷおよびＮに対応する三
角波形信号B1およびB2と、所定のパルス信号幅Ｘに対応
した基準電圧Ｇとを比較し、基準電圧Ｇによる三角波形
信号B1のスライス点により形成されるバルス信号Ｃを発
生する。また、入力パルス信号Ｎの場合そのパルス幅が
Ｎ＜ＸであるためB2の充電電圧は基準電圧Ｇより低く出
力信号は０となる。次に、FF回路72はパルス信号Ｃを入
力してパルス信号Ｃの制御により立ち上がり、前記パル
ス信号Ｄの終縁と同期して立ち下がるようなパルス幅を
有する制御パルス信号Ｅを発生し、AND回路５に出力す
る。つまり、制御パルス信号Ｅのパルス幅の期間中AND
回路５を動作させ、前述したように入力パルス幅遅れ
て、入力パルス信号と同じパルス信号を出力せしめる。
また、パルス幅がＮ＜Ｘの場合はAND回路５の動作を停
止させ信号は出力されない。上記のパルス幅識別回路は
パルス幅の狭い雑音信号を除去するための雑音信号識別
に特に有効である。
に入力される。ミラー積分回路３は第４図Ｂに示すよう
に、入力されたパルス信号のパルス幅に対応して抵抗Ｒ
とコンデンサＣの時定数による傾斜を持ったＫ−Ｌの充
電を行う。この充電電圧はパルス幅に比例しておりパル
ス幅が広いほど充電電圧は高くなる。次に入力パルス信
号が終縁すると前記充電電圧はＣ・Ｒの時定数によりＬ
−Ｍの傾斜を持って放電を行う。つまり、ミラー積分回
路３はパルス幅に対応した電圧と、Ｃ・Ｒの時定数によ
る傾斜と、底辺が入力パルス幅の２倍の幅を持った三角
波形信号Ｂを作成する。この三角波形信号Ｂはゼロクロ
スディテクタ４およびコンパレータ71の一方の入力端子
に入力される。ゼロクロスディテクタ４は入力された三
角波形信号Ｂにより入力パルス信号の２倍のパルス幅を
持ったパルス信号Ｄを発生し、AND回路５に出力する。A
ND回路５はコンパレータ71と、FF回路72と、基準電圧発
生器73により構成される制御回路７の制御により、ゼロ
クロスディテクタ４より出力される入力パルス信号の２
倍のパルス幅を持ったパルス信号Ｄとインバータ６にて
入力パルス信号が反転されたパルス信号A1との論理積を
とる。つまり、AND回路５は入力パルス信号のパルス幅
だけ遅れて、入力パルス信号と同じ幅のパルス信号Ｆを
出力する。一方、比較回路71は前記のミラー積分回路３
より出力された入力パルス信号ＷおよびＮに対応する三
角波形信号B1およびB2と、所定のパルス信号幅Ｘに対応
した基準電圧Ｇとを比較し、基準電圧Ｇによる三角波形
信号B1のスライス点により形成されるバルス信号Ｃを発
生する。また、入力パルス信号Ｎの場合そのパルス幅が
Ｎ＜ＸであるためB2の充電電圧は基準電圧Ｇより低く出
力信号は０となる。次に、FF回路72はパルス信号Ｃを入
力してパルス信号Ｃの制御により立ち上がり、前記パル
ス信号Ｄの終縁と同期して立ち下がるようなパルス幅を
有する制御パルス信号Ｅを発生し、AND回路５に出力す
る。つまり、制御パルス信号Ｅのパルス幅の期間中AND
回路５を動作させ、前述したように入力パルス幅遅れ
て、入力パルス信号と同じパルス信号を出力せしめる。
また、パルス幅がＮ＜Ｘの場合はAND回路５の動作を停
止させ信号は出力されない。上記のパルス幅識別回路は
パルス幅の狭い雑音信号を除去するための雑音信号識別
に特に有効である。
前述したパルス幅識別回路は入力パルス信号のパルス
幅が所定のパルス幅より大であれば識別され出力される
が、所定のパルス信号のみを識別するには十分でない。
そこで、第５図に第２の実施例として、所定のパルス幅
を有するパルス信号識別回路のブロック図を示してお
り、第３図と同一符号は同一部位を示している。図に示
すように第２の実施例のパルス識別回路は第１の実施例
と異なる点は、コンパレータ71に２個のコンパレータ71
aと71bを用い、71aにより検出される所定のパルス幅をP
Wa、71bにより検出される所定のパルス幅をPWbとし、コ
ンパレータ71aおよび71bがパルス幅PWaおよびPWbを検出
するための基準電圧となるパルス幅PWaとパルス幅PWbと
のパルス幅差に対応した電圧差を設定するパルス幅差分
電圧設定回路74を設けている。コンパレータ71aおよび7
1bの動作は第１の実施例で説明したコンパレータ71と同
じ働きをしている。次にコンパレータ71aより出力され
る信号によりフリップフロップ回路72を立上がらせ、71
bより出力される信号と、前記パルス信号Ｄの後縁とで
フリップフロップ72を立下がらせるように、制御回路７
を動作せしめることにより、パルス幅PWaとパルス幅PWb
との間のパルス幅を有するパルス信号のみを識別するこ
とができる。
幅が所定のパルス幅より大であれば識別され出力される
が、所定のパルス信号のみを識別するには十分でない。
そこで、第５図に第２の実施例として、所定のパルス幅
を有するパルス信号識別回路のブロック図を示してお
り、第３図と同一符号は同一部位を示している。図に示
すように第２の実施例のパルス識別回路は第１の実施例
と異なる点は、コンパレータ71に２個のコンパレータ71
aと71bを用い、71aにより検出される所定のパルス幅をP
Wa、71bにより検出される所定のパルス幅をPWbとし、コ
ンパレータ71aおよび71bがパルス幅PWaおよびPWbを検出
するための基準電圧となるパルス幅PWaとパルス幅PWbと
のパルス幅差に対応した電圧差を設定するパルス幅差分
電圧設定回路74を設けている。コンパレータ71aおよび7
1bの動作は第１の実施例で説明したコンパレータ71と同
じ働きをしている。次にコンパレータ71aより出力され
る信号によりフリップフロップ回路72を立上がらせ、71
bより出力される信号と、前記パルス信号Ｄの後縁とで
フリップフロップ72を立下がらせるように、制御回路７
を動作せしめることにより、パルス幅PWaとパルス幅PWb
との間のパルス幅を有するパルス信号のみを識別するこ
とができる。
第６図に第３の実施例を示している。同図に示すよう
に、複数個の前述したパルス幅識別回路81・82〜8nを設
け、入力パルス信号Ａをパルス幅識別回路81・82〜8nに
並列に入力し、パルス幅識別回路81・82〜8nにパルス幅
設定をそれぞれ（１）・（２）〜（ｎ）とすることによ
りパルス幅の異なる信号の混在する入力パルス信号Ａの
中から目的とするパルス幅列（１）・（２）〜（ｎ）を
抽出することができる。
に、複数個の前述したパルス幅識別回路81・82〜8nを設
け、入力パルス信号Ａをパルス幅識別回路81・82〜8nに
並列に入力し、パルス幅識別回路81・82〜8nにパルス幅
設定をそれぞれ（１）・（２）〜（ｎ）とすることによ
りパルス幅の異なる信号の混在する入力パルス信号Ａの
中から目的とするパルス幅列（１）・（２）〜（ｎ）を
抽出することができる。
（ｆ） 発明の効果 以上の説明から明らかなように要するに本発明は、所
定のパルス幅と入力パルス信号幅とを比較して入力パル
ス信号を識別し、前記識別した入力パルス信号と前記入
力パルス信号に同期し且つ２倍のパルス幅を持ったパル
ス信号との論理積をとるようにしたものであり、入力パ
ルス信号のパルス幅を損なうことなくパルス幅の識別が
できるといった効果がある。
定のパルス幅と入力パルス信号幅とを比較して入力パル
ス信号を識別し、前記識別した入力パルス信号と前記入
力パルス信号に同期し且つ２倍のパルス幅を持ったパル
ス信号との論理積をとるようにしたものであり、入力パ
ルス信号のパルス幅を損なうことなくパルス幅の識別が
できるといった効果がある。
第１図は従来のパルス幅識別回路のブロック図、第２図
は従来のパルス幅識別回路を説明するための信号波形
図、第３図は本発明による第１の実施例のパルス幅識別
回路のブロック図、第４図は第１の実施例のパルス幅識
別回路を説明するための信号波形図、第５図は本発明に
よる第２の実施例のパルス幅識別回路のブロック図、第
６図は本発明による第３の実施例のパルス幅識別回路の
ブロック図を示している。 図において、１は比較回路、２は基準パルス発生器、３
はミラー積分回路、４はゼロクロスディテクタ、５はAN
D回路、６はインバータ、７は制御回路、71,71a,71bは
コンパレータ、72はフリップフロップ回路、73は基準電
圧発生回路、74はパルス幅差分電圧設定回路、81・82〜
8nはパルス幅識別回路、ａは入力端子、ｂは比較回路の
一方の入力端子、ｃは比較回路の他の一方の入力端子、
Ｒは抵抗、Ｃはコンデンサをそれぞれ示している。
は従来のパルス幅識別回路を説明するための信号波形
図、第３図は本発明による第１の実施例のパルス幅識別
回路のブロック図、第４図は第１の実施例のパルス幅識
別回路を説明するための信号波形図、第５図は本発明に
よる第２の実施例のパルス幅識別回路のブロック図、第
６図は本発明による第３の実施例のパルス幅識別回路の
ブロック図を示している。 図において、１は比較回路、２は基準パルス発生器、３
はミラー積分回路、４はゼロクロスディテクタ、５はAN
D回路、６はインバータ、７は制御回路、71,71a,71bは
コンパレータ、72はフリップフロップ回路、73は基準電
圧発生回路、74はパルス幅差分電圧設定回路、81・82〜
8nはパルス幅識別回路、ａは入力端子、ｂは比較回路の
一方の入力端子、ｃは比較回路の他の一方の入力端子、
Ｒは抵抗、Ｃはコンデンサをそれぞれ示している。
Claims (1)
- 【請求項１】入力パルス信号を積分し、充電時間と放電
時間が等しい三角波信号をつくるミラー積分回路（３）
と、該ミラー積分回路（３）の積分結果電圧を基に前記
入力パルス信号の２倍幅のパルス信号をつくるゼロクロ
スディテクタ回路（４）と、前記ミラー積分回路（３）
の積分結果電圧と入力パルス信号を選択するためパルス
幅に対応して設定された基準電圧とを比較し、前記入力
パルス信号が所定のパルス幅以上であることを示す制御
パルス信号をつくる制御回路（７）と、該制御パルス信
号を基に前記ゼロクロスディテクタ回路（４）の出力と
入力パルス信号の反転信号との論理積をとり、前記入力
パルス信号のパルス幅と同一の波形のパルス信号に再生
して出力するAND回路（５）とを設けたことを特徴とす
るパルス幅識別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248376A JP2545769B2 (ja) | 1983-12-23 | 1983-12-23 | パルス幅識別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248376A JP2545769B2 (ja) | 1983-12-23 | 1983-12-23 | パルス幅識別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134624A JPS60134624A (ja) | 1985-07-17 |
| JP2545769B2 true JP2545769B2 (ja) | 1996-10-23 |
Family
ID=17177177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248376A Expired - Lifetime JP2545769B2 (ja) | 1983-12-23 | 1983-12-23 | パルス幅識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545769B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597749B1 (en) * | 1999-11-19 | 2003-07-22 | Atmel Corporation | Digital frequency monitoring |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011153A (ja) * | 1973-05-29 | 1975-02-05 | ||
| JPS53114651A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Electronic circuit |
-
1983
- 1983-12-23 JP JP58248376A patent/JP2545769B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60134624A (ja) | 1985-07-17 |
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