JP3614313B2 - 同期信号検知装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、例えばDVDの再生時等の同期信号を検出する同期信号検知装置に係り、詳しくは必要なDフリップフロップの個数を低減できる同期信号検知装置に関するものである。
【0002】
【従来の技術】
DVD等の同期信号を検出する従来の同期信号検知装置では、同期信号パターンのビット数だけ、Dフリップフロップを直列接続し、入力信号DIを1段目のDフリップフロップへ順次入力し、全Dフリップフロップの出力が同期信号と一致した時、同期信号の入力時としている。
【0003】
【発明が解決しようとする課題】
従来の同期信号検知装置では、同期信号のビット数だけDフリップフロップが必要となり、同期信号のビット数が多い場合には、非常に多くのDフリップフロップが必要となる。
【0004】
この発明の目的は、上述の問題点を克服できる同期信号検知装置を提供することである。
【0005】
【課題を解決するための手段】
この発明の同期信号検知装置(50)によれば、同期信号パターンが、同一の信号レベル(以下、「設定信号レベル」と言う。)の複数個(以下、「設定ビット数」と言う。)のビットから成る複数個のパターン区分から成り、パターン区分の設定信号レベルは、パターン区分の順番に交互に反転しているものである。クロックパルスCKに同期するカウンタ(67,75,85)を使って、同期信号パターンの最初のパターン区分より順番に各パターン区分の設定信号レベルと同一の信号レベルでの入力信号DIの入力ビット数を各パターン区分の設定ビット数まで計数する(以下、この計数処理を「第1の処理」と言う。)。また、これと並行して、所定の基準時刻からのクロックパルスCKをタイマ手段(90,91)により計数して、現在入力中の入力信号DIが同期信号であった場合の同期信号の終了時刻teをタイマ手段(90,91)が検知するようにする。第1の処理の終了時刻がteと一致した場合、同期信号の入力を検知したとする。
【0006】
同期信号検知装置(50,52)が検知する同期信号は、DVD等の光ディスクの同期信号に限定されない。ディジタル放送の同期信号の検知にも適用可能である。
【0007】
現在入力中の入力信号DIが本当に同期信号である場合には、第1の処理におけるカウンタ(67,75,85)による計数は、各クロックパルスCKにおいて1個の中断もなく行われ、第1の処理の終了時刻はteと一致しなければならない。したがって、第1の処理の終了時刻とteとが一致した場合は、同期信号が入力されたと結論を下すことができる。この同期信号検知装置(50)では、同期信号の各パターン区分に相当するものが入力信号DI中に存在するかを、同期信号パターンの各パターン区分の設定信号レベルと同一の信号レベルでの入力信号DIの入力ビット数を各パターン区分の設定ビット数までカウンタ(67,75,85)により計数することにより、行うようになっているので、同期信号パターンのビット数と同数のDフリップフロップを用いる必要を排除できる。
【0008】
この発明の同期信号検知装置(50)によれば、所定の基準時刻とは、同期信号パターンの最初のパターン区分の設定信号レベルと同一の信号レベルでの入力信号DIの入力ビット数を最初のパターン区分の設定ビット数まで連続で計数した後、入力信号DIの信号レベルの切替わりがあった時刻tsである。
【0009】
入力信号DIの所定部分が同期信号パターンの最初のパターン区分と同一と検知できても、その所定部分の最後が同期信号パターンの最初のパターン区分の終端であるとは断定できない。すなわち、前のフレームの最後の複数個のビットが、同期信号パターンの最初のパターン区分の設定信号レベルと同一になっていて、カウンタが前のフレームの後尾から計数を開始して、同期信号パターンの最初のパターン区分として検知してしまうことがある。したがって、同期信号パターンの最初のパターン区分の設定信号レベルと同一の信号レベルでの入力信号DIの入力ビット数を計数した時を直ちにtsとすることなく、その後で、かつ入力信号DIの信号レベルの切替わりがあった時刻をtsとすることにより、同期信号パターンの最初のパターン区分の終端を正しく基準時刻teとして検知することができる。なお、同期信号パターンの総ビット数ntより最初のパターン区分の設定ビット数niを引いた差をnt−niとすると、タイマ手段(90,91)が、tsからnt−ni個のクロックパルスCKを計数し終えた時刻がteとなる。
【0010】
この発明の同期信号検知装置(52)によれば、同期信号パターンが、同一の信号レベル(以下、「設定信号レベル」と言う。)の複数個(以下、「設定ビット数」と言う。)のビットから成る複数個のパターン区分から成り、同期信号パターンのパターン区分は最初のものから順番に設定信号レベルを交互に切替えるものであり、全パターン区分の内、最大設定ビット数のパターン区分の設定ビット数をnmと定義する。nm個のDフリップフロップ(160−173)を直列接続して、1段目のDフリップフロップ(160)に入力信号DIを入力することにし、入力信号DIが、同期信号パターンの各パターン区分についての設定レベルと同一の信号レベルで設定ビット数と等数だけ連続する部分であるか否かを、1段目から設定ビット数の段目までの全Dフリップフロップの出力が設定レベルになっているか否かにより判定(以下、「パターン区分判定」と言う。)することとする。入力信号DIについて、同期信号パターンの最初のパターン区分から最後のパターン区分までについて順番に連続してパターン区分判定を実施して、全部のパターン区分判定が正となった場合、同期信号を検知したとする。
【0011】
入力信号DIの所定の連続部分が同期信号であった場合は、その連続部分の入力信号DIは同期信号パターンと同一となっているので、その連続部分の入力信号DIは、同期信号パターンのパターン区分の順番で同期信号パターンの各パターン区分と同一の部分を連続してもっているはずである。したがって、入力信号DIの連続部分について、同期信号パターンの最初のパターン区分から最後のパターン区分まで順番に中断無くパターン区分判定を実施して、全部のパターン区分判定が正となった場合、その連続部分は同期信号との結論を下すことができる。この同期信号検知装置(52)では、Dフリップフロップの必要個数を、同期信号の総ビット数ntではなく、同期信号パターンのパターン区分の内、最大ビット数のパターン区分の設定ビット数nmにし、Dフリップフロップ(160−173)を低減することができる。
【0012】
この発明の同期信号検知装置(52)によれば、二値レベルを切替自在の基準レベル信号が設定され、信号レベル判定手段(174−187)は、各Dフリップフロップ(160−173)に対応して設けられるとともに、各Dフリップフロップ(160−173)の出力が基準レベル信号と一致するか否かを判定する。各パターン区分判定は、1段目のDフリップフロップ(160)からパターン区分ビット数の段目までのDフリップフロップ(160−173)に対応する信号レベル判定手段(174−187)の基準レベル信号を各パターン区分の設定レベルへ切替えて、信号レベル判定手段(174−187)の出力に基づいて行うようになっている。
【0013】
信号レベル判定手段(174−187)は、基準レベル信号の切替により対応Dフリップフロップ(160−173)が二値の信号レベルのいずれであっても同一信号を出力することができるので、同期信号パターンの各パターン区分の設定信号レベルがいずれであっても、信号レベル判定手段(174−187)の同一出力から入力信号DIが同期信号パターンの各パターン区分と一致しているか否かを検知することができる。また、同期信号パターンは反転する場合があるが、すなわち、同期信号パターンは、(a)奇数番目及び偶数番目の信号レベルがそれぞれ二値の一方及び他方である場合と、(b)奇数番目及び偶数番目の信号レベルがそれぞれ二値の他方及び一方である場合とがある。この同期信号検知装置(52)では、各信号レベル判定手段(174−187)の基準レベル信号を切り替えることにより、(a)及び(b)の両方の場合に対しても同期信号を検知することができる。
【0014】
【発明の実施の形態】
以下、発明の実施の形態について図面を参照して説明する。
図1はDVDに用いられる信号フォーマット(EFM−P)に準拠したDVD再生信号のHIGHの種々の区間を示している。再生信号からクロックパルスCKが生成され、そのクロックパルスCKの周期をTとすると、DVDの再生信号のHIGHの区間は3Tから14Tの範囲のTの整数倍となる。図2はDVD再生信号を例示している。HIGH及びLOWの区間の最小幅及び最大幅はそれぞれ3T及び14Tである。DVDの同期信号は、二値の信号レベルの切替わり点を境に3個のパターン区分に分けられ、各パターン区分の長さは、1番目(最初)のパターン区分が4T、2番目(中央)のパターン区分が14T、3番目(最後)のパターン区分が4Tで、同期信号パターン全体の長さは22Tとなっている。同期信号パターンの1〜3番目のパターン区分の設定信号レベルは、(a)LOW,HIGH,LOWの第1のパターンと、(b)HIGH,LOW,HIGHでの第2のパターンとの2種類がある。
【0015】
図3、図4、及び図5はDVD用同期信号検知装置50の回路を3個に分解して示す、その各々の部分図である。これら図において、H,LはそれぞれHIGH,LOWを意味し、また、正論理として、以降の説明において、電圧のHIGH及びLOWをそれぞれ”1”,”0”に対応させている。さらに、これら各図におけるP1〜P9は、他の図のP1〜P9と相互に接続されていることを意味する。DVDに記録されているデータを読取って復調したパルス信号は図3のDATA INへ入力され。また、そのパルス信号より生成したクロックパルスCK信号は図3のCLOCK INへ入力される。
【0016】
図5では、コンデンサ56及び抵抗57はHとアースとの間に直列接続され、DVD用同期信号検知装置50のパワーをオフからオンへ切替えると、コンデンサ56と抵抗57との接続点が”0”となり、AND回路74の出力は”1”から”0”となり、AND回路77,79,81の出力が”0”となり、JKフリップフロップ76,84,100(図4)がリセットされる。これにより、JKフリップフロップ76,84,100のQは”0”となる。これにより、図3では、排他的OR回路87,88の全入力は”0”となるので、排他的OR回路86の出力も”0”となる。排他的OR回路86の”0”は反転器65において反転されるので、バッファ60,62はそれぞれノンアクティブ及びアクティブとなる。Dフリップフロップ63は、DATA INからの入力信号DIを、反転器61により反転されてから、バッファ62を経て入力される。こうして、DATA INの”0”に対して、クロックパルスCKの立ち上がりに同期して、Dフリップフロップ63から”1”が出力され、AND回路64においてクロックパルスCKと論理積され、AND回路64から図4のAND回路93へ出力される。
【0017】
図6は図4の各個所のタイミングチャートである。図6のF1,F2,F3,F4,F5は図4のDフリップフロップ95の入力、Dフリップフロップ95の出力、排他的OR回路96の出力、JKフリップフロップ98の出力、及び反転器97の出力を表わす。図6の部分では、同期信号の最初の4Tを確立する役目を担う。Dフリップフロップ95は、そのクロック端子へクロックパルスCKの反転信号を反転器94から入力され、Dフリップフロップ95の出力(F2)はDフリップフロップ95の入力(F1)に対して1T遅延する。排他的OR回路96は、F1とF2とを入力され、F3を出力する。JKフリップフロップ98の出力(F4)は排他的OR回路96の出力の立ち上がりt1,t4ごとに反転する。反転器97の出力F5は、排他的OR回路96の出力(F3)を反転したものであり、JKフリップフロップ69はF5の立下りt1,t4でJKフリップフロップ69はリセットされる。こうして、DVD用同期信号検知装置50への入力信号DIとしてのF1が”0”に維持されている期間t1〜t4、AND回路93はAND回路64の出力を通過させ、カウンタ67において入力信号DIの”0”の個数を計数する。図4において、カウンタ67が入力信号DIの計4個の”0”を計数すると(図6の時刻t3)、カウンタ67のQA,QB,QCはそれぞれ”0”,”0”,”1”となる。カウンタ67のQA,QBは、OR回路59、反転器58を経てNAND回路68の一方の入力端へ、カウンタ67のQCはNAND回路68の入力端へ送られて、NAND回路68の出力は”1”から”0”へ切り替わり、JKフリップフロップ69はセットされる。次に、入力信号DIとしてのDフリップフロップ63の入力が”0”から”1”へ切り替わると(時刻t4)、JKフリップフロップ69が、反転器97の立下りによりリセットされ、JKフリップフロップ100のセット端子(なお、図面では、セット端子をPR、リセット端子をCLRと表記している。)が”1”から”0”へ切り替わり(立下り)、JKフリップフロップ100のQは”0”から”1”へ切り替わる。JKフリップフロップ100のQの”1”は、AND回路70(図5)へ出力されるとともに、AND回路99(図3)へ出力され、これにより、時刻t4をtsとしてからカウンタ90,91において18個のクロックパルスCKがカウントされる。カウンタ90,91において18個のクロックパルスCKを計数すると、すなわち、時刻tsから18T経過後のteにおいて、カウンタ91のRCからパルスが出力され、パルス反転器92及びAND回路99を介してカウンタ90,91のLDへ送られ、このパルスの立下り以降、この時刻te以降、において、カウンタ90,91は初期値にセットされる。一方、時刻t4では、さらに、JKフリップフロップ100のQバーの”0”がカウンタ67のLDへ送られ、カウンタ67は時刻t4以降、初期値としての0を維持する。
【0018】
時刻t4におけるJKフリップフロップ100のQの”0”から”1”への反転は、バッファ66(図5)及び排他的OR回路87(図3)へ送られ、バッファ66がアクティブになり、排他的OR回路86(図3)の出力は”1”となって、バッファ60,62はそれぞれアクティブ及びノンアクティブとなる。さらに、時刻t4におけるJKフリップフロップ100のQは反転器72及びAND回路77を経てJKフリップフロップ76のリセット端子へ送られて、JKフリップフロップ76のQバーは”1”となり、カウンタ75は時刻t4より計数を開始する。結果、DATA INへ入力される入力信号DIが、バッファ60を経てDフリップフロップ63へ入力され、Dフリップフロップ63のQは、AND回路64及びバッファ66を経てカウンタ75へ入力され、入力信号DIの”1”のビット数がカウンタ75において計数される。そして、カウンタ75が入力信号DIの”1”を14個(この14個は、もし入力信号DIの同期信号であれば、連続した14個となるが、同期信号でなければ、間に”0”の入力信号列が介在する飛び飛びの14個となる。)計数すると(この時刻をt10とする。)、カウンタ75のQD,QC,QBが”1”となり、NAND回路71の出力が”0”となり、JKフリップフロップ76のセット端子が”1”から”0”へ切り替わって、JKフリップフロップ76のQ及びQバーはそれぞれ”1”,”0”となる。AND回路70は、JKフリップフロップ100のQを入力されているので、時刻t10以降は、JKフリップフロップ100,76からの計2個の入力が”1”となる。
【0019】
図5では、カウンタ75は、時刻t10以降、JKフリップフロップ76のQバーの”0”を入力されることになるので、計数を終了し、計数値0に維持される。JKフリップフロップ76のQの”1”は、バッファ89をアクティブへ切替えるとともに、反転器78及びAND回路79を介してJKフリップフロップ84のリセット端子へ送られて、JKフリップフロップ84をリセットする。図3では、排他的OR回路88は、一方の端子へJKフリップフロップ76のQを入力されているので、時刻t10以降、”1”となり、排他的OR回路86の出力は時刻t10から”0”になる。これにより、バッファ60,62はそれぞれノンアクティブ及びアクティブとなり、DATA INの入力信号DIは、反転器61及びバッファ62を通って、Dフリップフロップ63へ入力される。AND回路64の出力は、図5では、バッファ89を経てカウンタ85へ入力され、カウンタ85は入力信号DIの内の”0”のビット数を計数する。カウンタ85が、入力信号DIの計4個の”0”のビットを計数すると、カウンタ85のQCは”1”となり、NAND回路83は”1”から”0”へ切り替わり、JKフリップフロップ84はセット端子への立下り入力によりセットされて、JKフリップフロップ84のQ及びQバーはそれぞれそれぞれ”1”及び”0”となる(以下、この時刻を「t11」とする。)。時刻t11において、カウンタ85は、LDへのJKフリップフロップ84のQバーからの”0”の入力により、計数値0を維持しつつ、計数を終了する。時刻t11において、AND回路70は、JKフリップフロップ84のQを入力され、これにより、JKフリップフロップ100,76,84からの計3個の入力が”1”となる。前述したように、時刻teにおいて、カウンタ91のRCが”1”となる。したがって、時刻teと時刻t11とが一致すれば、AND回路70の全入力が”1”となり、AND回路70の出力が”1”となる。AND回路70の出力の”1”は、同期信号を検知したことを意味する。AND回路70の出力の”1”は、反転器73、AND回路74を経て、さらに、AND回路81,77,又は79を経てJKフリップフロップ100,76,84をリセットし、AND回路70の出力は再び”0”へ戻る。
【0020】
図7、図8、及び図9は別のDVD用同期信号検知装置52の回路を3個に分解して示す、その各々の部分図である。これら各図におけるP21〜P26は、他の図のP21〜P26と相互に接続されていることを意味する。バッファ160 〜 173は、直列に接続され、それらの総数は、入力信号DIの3個のパターン区分の内、最大ビット数のもの、すなわち2番目のパターン区分の設定ビット数(この例では14個)に一致する。DATA INの入力信号DIは、1段目のDフリップフロップ160へ入力され、CLOCK INへのクロックパルスCKの入力に同期して、次段のDフリップフロップへ進んでいく。排他的OR回路174〜187は、クロックパルスCKと共に、それぞれDフリップフロップ160〜173からの出力を入力される。反転器188〜201は、それぞれ排他的OR回路174〜187の出力を反転する。反転器201〜188(符号が降順であることに注意)は、同期信号パターンの1番目及び3番目のパターン区分の最初のビットから最後のビットに対応し、反転器201〜191(符号が降順であることに注意)は、同期信号パターンの2番目パターン区分の最初のビットから最後のビットに対応することになる。排他的OR回路174〜177の出力はNAND回路202へ送られ、反転器192〜201の出力はNAND回路204へ送られる。NAND回路204は、反転器203を介してNAND回路202の出力も入力される。
【0021】
DVD用同期信号検知装置52の電力がオフからオンへ切替わる際、図8において、コンデンサ54と抵抗55との接続点が過渡現象により”0”となり、AND回路212,213の出力は”1”から”0”へ切替わり、JKフリップフロップ206,211は共にリセットされる。
【0022】
同期信号パターンには、その1,2,3番目のパターン区分の設定信号レベルが、(a)それぞれ”0”、”1”、”0”である場合と、(b)それぞれ”1”,”0”,”1”である場合とがあり、最初は(a)の同期信号パターンを検出するものとし、図9のJKフリップフロップ218のQは”1”と仮定する。この仮定では、AND回路217(図8)は、同期信号を検知していないときは、”0”を出力しているので、排他的OR回路219の出力は”1”であり、バッファ221,222はそれぞれノンアクティブ及びアクティブであり、排他的OR回路205の出力は、反転されることなく、バッファ222を通過して、図7の排他的OR回路174〜187へ伝えられる。NAND回路202,204は、入力の1個でも”0”であると、出力が”1”となるので、DATA INへ入力信号DIを入力中、いずれかの時点で、共に”1”となる。これにより、排他的OR回路205(図9)の出力は”0”となり、排他的OR回路174〜187の基準入力は”0”となる。信号レベルが同期信号パターンの最初のパターン区分の設定レベルと同じで、かつ連続ビット数が同期信号パターンの最初のパターン区分の設定ビット数と同一の入力信号DIが、DATA INに入力されると、Dフリップフロップ160〜163のQが全部”0”となり(以下、この時刻を「t21」とする。)、これにより、NAND回路202の出力が”0”となる。これにより、JKフリップフロップ211(図8)のセット端子が”1”から”0”へ切替わり、JKフリップフロップ211のQは”1”となる。JKフリップフロップ211のQは、図8では、反転器228で反転され、JKフリップフロップ227のクロック端子は、同期信号から”0”へ切替えられ、JKフリップフロップ227のQバーは”0”となる。一方、反転器228の出力は、ワンショットマルチバイブレータ225へ入力されて、ワンショットマルチバイブレータ225のQバーは時刻t21において、”0”から”1”へ切替わり、カウンタ214,215から成るカウンタは、時刻t21としての時刻ts以降、クロックパルスCKを1個ずつ計数開始することになり、時刻t21からクロックパルスCKを10進で18個、計数した時点teにおいてカウンタ215のRC端子に”1”を出力する。
【0023】
図9では、排他的OR回路205は、時刻t21において、NAND回路202からの”0”の入力を受け、出力を”1”へ切替える。これにより、図7では、排他的OR回路174〜187の基準入力は”1”となる。時刻t21以降において、信号レベルが同期信号パターンの2番目のパターン区分の設定レベルと同じで、かつ連続ビット数が同期信号パターンの2番目のパターン区分の設定ビット数と同一の入力信号DIがDATA INに入力されると、Dフリップフロップ160〜173の出力が全部”1”となり(以下、この時刻を「t22」とする。)、これにより、NAND回路204の出力が”0”となる。これにより、図8では、JKフリップフロップ206が、セット端子への”1”から”0”への立下りによりセットされる。時刻t22において、JKフリップフロップ206,211いずれもQが”1”となり、AND回路207の出力は”1”となる。反転器208は、AND回路207の出力を反転させて、AND回路226を介してJKフリップフロップ211のリセット端子へ送り、JKフリップフロップ211のリセット端子は”1”から”0”へ立ち下がって、JKフリップフロップ211のQは時刻t22以降、”0”となる。さらに、図9では、排他的OR回路205は、NAND回路202,204から共に”1”を入力されるので、”0”を出力し、排他的OR回路174〜187の基準入力は”0”へ切り替えられる。
【0024】
時刻t22以降において、信号レベルが同期信号パターンの3番目のパターン区分の設定レベルと同じで、かつ連続ビット数が同期信号パターンの3番目のパターン区分の設定ビット数と同一の入力信号DIが、DATA INに入力されると、Dフリップフロップ160〜163の出力が全部”0”となり(以下、この時刻を「t23」とする。)、これにより、NAND回路202の出力が”0”となる。これにより、図8では、JKフリップフロップ211のセット端子が”1”から”0”へ切替わり、JKフリップフロップ211のQは”1”となる。JKフリップフロップ211のQは、反転器228で反転されて、JKフリップフロップ227のクロック端子は”1”から”0”へ切替わるので、JKフリップフロップ227のQバーは”1”となる。これにより、AND回路209の入力は共に”1”となり、AND回路209の出力としての”1”は、AND回路217へ送られる。時刻t23とカウンタ214,215の検知した前述のteとが一致すれば、AND回路217の出力は”1”となる。AND回路209の”1”は、反転器210で反転されて、JKフリップフロップ206へ伝達され、JKフリップフロップ206はリセットされて、AND回路217は再び”0”へ戻る。DATA INへ同期信号が入力された場合は、HIGHの1,2,3番目のパターン区分に相当する信号列が入力信号DIに連続して順番に現れることになるので、t21,t22,t23は、それぞれ同期信号パターンの1,2,3番目のパターン区分の終了時に一致するはずであるので、t23とteとが一致する。したがって、t23とteとが一致した場合、すなわち、AND回路217の出力が”1”となった時、同期信号を検知したとすることができる。
【0025】
前述したように、同期信号パターンには、その1,2,3番目のパターン区分の設定信号レベルが、(a)それぞれ”0”、”1”、”0”である場合と、(b)それぞれ”1”,”0”,”1”である場合とがあり、最初は(a)の同期信号パターンを検出するものとし、図9のJKフリップフロップ218のQは”1”と仮定した。したがって、AND回路217における今回の同期信号の検知に伴い、JKフリップフロップ218のクロック入力端子が”0”から”1”へ立ち上がり、JKフリップフロップ218のQは”0”へ切替わる。同期信号の検知後、AND回路217の出力は”0”へ戻り、排他的OR回路219の出力は”0”となる。これにより、バッファ221,222はそれぞれアクティブ及びノンアクティブとなり、次の同期信号の検知までは、排他的OR回路205の出力を反転したものが図7の排他的OR回路174〜187へ基準レベル信号として入力されることになる。結果、次は、DVD用同期信号検知装置52は(b)の同期信号を検知することになり、こうして、DVD用同期信号検知装置52は(a)の同期信号と(b)の同期信号との検知を交互に繰り返すことになる。
【図面の簡単な説明】
【図1】DVDに用いられる信号フォーマット(EFM−P)に準拠したDVD再生信号のHIGHの種々の区間を示す図である。
【図2】DVD再生信号を例示する図である。
【図3】DVD用同期信号検知装置50の回路を3個に分解して示すその第1の部分の部分図である。
【図4】DVD用同期信号検知装置50の回路を3個に分解して示す示すその第2の部分の部分図である。
【図5】DVD用同期信号検知装置50の回路を3個に分解して示す示すその第3の部分の部分図である。
【図6】図4の各個所のタイミングチャートである。
【図7】別のDVD用同期信号検知装置50の回路を3個に分解して示すその第1の部分の部分図である。
【図8】別のDVD用同期信号検知装置50の回路を3個に分解して示すその第2の部分の部分図である。
【図9】別のDVD用同期信号検知装置50の回路を3個に分解して示すその第3の部分の部分図である。
【符号の説明】
50,52 DVD用同期信号検知装置(同期信号検知装置)
67,75,85 カウンタ
90,91 カウンタ(タイマ手段)
160−173 Dフリップフロップ
174−187 排他的OR回路(信号レベル判定手段)
Claims (3)
- 同期信号パターンが、同一の信号レベル(以下、「設定信号レベル」と言う。)の複数個(以下、「設定ビット数」と言う。)のビットから成る複数個のパターン区分から成り、パターン区分の設定信号レベルは、パターン区分の順番に交互に反転しているものであり、
クロックパルスCKに同期するカウンタ(67,75,85)を使って、同期信号パターンの最初のパターン区分より順番に各パターン区分の設定信号レベルと同一の信号レベルでの入力信号DIの入力ビット数を各パターン区分の設定ビット数まで計数し(以下、この計数処理を「第1の処理」と言う。)、また、これと並行して、所定の基準時刻からのクロックパルスCKをタイマ手段(90,91)により計数して、現在入力中の入力信号DIが同期信号であった場合の同期信号の終了時刻teをタイマ手段(90,91)が検知するようにし、第1の処理の終了時刻がteと一致した場合、同期信号の入力を検知したとし、
前記所定の基準時刻とは、同期信号パターンの最初のパターン区分の設定信号レベルと同一の信号レベルでの入力信号DIの入力ビット数を最初のパターン区分の設定ビット数まで連続で計数した後、入力信号DIの信号レベルの切替わりがあった時刻tsであることを特徴とする同期信号検知装置。 - 同期信号パターンが、同一の信号レベル(以下、「設定信号レベル」と言う。)の複数個(以下、「設定ビット数」と言う。)のビットから成る複数個のパターン区分から成り、同期信号パターンのパターン区分は最初のものから順番に設定信号レベルを交互に切替えるものであり、全パターン区分の内、最大設定ビット数のパターン区分の設定ビット数をnmと定義し、
nm個のDフリップフロップ(160-173)を直列接続して、1段目のDフリップフロップ(160)に入力信号DIを入力することにし、
入力信号DIが、同期信号パターンの各パターン区分についての設定レベルと同一の信号レベルで設定ビット数と等数だけ連続する部分であるか否かを、1段目から設定ビット数の段目までの全Dフリップフロップの出力が設定レベルになっているか否かにより判定(以下、「パターン区分判定」と言う。)することとし、
入力信号DIについて、同期信号パターンの最初のパターン区分から最後のパターン区分への順番に、各パターン区分についてパターン区分判定が正となると該パターン区分についてのパターン区分判定処理を終了することにし、また、これと並行して、所定の基準時刻からのクロックパルスCKをタイマ手段 (214,215) により計数して、現在入力中の入力信号DIが同期信号であった場合の同期信号の終了時刻t e をタイマ手段 (214,215) が検知するようにし、同期信号パターンの最後のパターン区分についてのパターン区分判定処理の終了時刻がt e と一致した場合、同期信号の入力を検知したとし、
前記所定の基準時刻とは、同期信号パターンの最初のパターン区分についてのパターン区分判定処理の終了時刻t s であることを特徴とする同期信号検知装置。 - 二値レベルを切替自在の基準レベル信号が設定され、信号レベル判定手段(174-187)は、各Dフリップフロップ(160-173)に対応して設けられるとともに、各Dフリップフロップ(160-173)の出力が基準レベル信号と一致するか否かを判定し、各パターン区分判定は、1段目のDフリップフロップ(160)からパターン区分ビット数の段目までのDフリップフロップ(160-173)に対応する信号レベル判定手段(174-187)の基準レベル信号を各パターン区分の設定レベルへ切替えて、信号レベル判定手段(174-187)の出力に基づいて行うようになっていることを特徴とする請求項2記載の同期信号検知装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP00232499A JP3614313B2 (ja) | 1999-01-07 | 1999-01-07 | 同期信号検知装置 |
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Publication Number | Publication Date |
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JP2000207850A JP2000207850A (ja) | 2000-07-28 |
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Application Number | Title | Priority Date | Filing Date |
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Country | Link |
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JP (1) | JP3614313B2 (ja) |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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