JPS6057745B2

JPS6057745B2 - 二値化回路

Info

Publication number: JPS6057745B2
Application number: JP52155966A
Authority: JP
Inventors: 征雄木下
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1977-12-23
Filing date: 1977-12-23
Publication date: 1985-12-17
Also published as: JPS5487421A

Description

【発明の詳細な説明】この発明は例えば文字または図形等の映像信号を二値化
する二値化回路に関する。

本発明に係る二値化回路の先行技術として、映像信号の
立上り、立下りを検出してその間を一定の直流レベルに
持続させるような装置が周知である。

この種の映像信号の立上り、立下りを検出す″る回路と
しては第１図に示すようなコンデンサＣと抵抗Ｒからな
る微分回路が使用されている。この第１図に示す微分回
路で第２図ａに示した波形の入力信号を微分し、入力信
号の立上り、立下りを検出する動作について以下に第２
図を参照しな門がら説明する。第２図ａの信号波形にお
いて、１と２は信号成分で、３はパルス幅としては信号
成分より小さいが、電圧としては信号と同程度の雑音成
分である。

第２図ａの信号波形から第２図ｂに示すような信号成分
に対応した微分波形を得たい場合に、第２図ａの信号波
形を第１図に示した微分回路で微分すると、第２図ｃに
示すように波形になる。第２図ａの雑音成分３の部分を
第１図の微分回路で微分すると、第２図ｃに示す６のよ
うに、信号成分１，２に対応する４，５の波形と同程度
の電圧レベルがあられれる。しかも第１図の微分回路は
信号のパルス幅が狭くなると負のパルスは小さくなりが
ちである。第２図ｅは第２図ｃの正のパルスでフリップ
●フロップをセットし、負のパルスでフリップ●フロッ
プをリセットした場合の波形を示す。その場合に第２図
ｂの波形でフリップ・フロップを駆動したときのような
第１図ｄに示す波形を得たいのであるが、実際には第１
図Ｃの６の波形もフリップ●フロップを駆動してしまい
第１図ｅのようになつてしまう。このように雑音成分に
よる微分波形６は後段の回路を誤動作させる原因となる
。第１図に示した微分回路を利用した二値化回路として
は第３図に示す装置がある。

第３図に示す装置では第４図ａに書かれている文字また
は図形の像を点線のように走査して第４図ｂに示すよう
な二値化信号を得ようとするものである。第３図におい
て、光電変換素子７から得られた映像信号−は増幅器８
により適当に増幅されて第４図Ｃに示すような波形とな
る。ところで実際に光電変換素子７から得られる映像信
号には原画面の汚れ、凹凸によるかげ、照明むら、光電
変換素子のシェーディング、回路の雑音が重畳しており
、第４図ｃに示すような波形の映像信号に１６で示す雑
音信号が重畳するのが一般である。第４図ｃに示すよう
な波形の映像信号は微分回路９に印加され、この微分回
路では映像信号を微分して黒線部分の立下がり、立上が
りに対応した第４図ｄのような微こ分出力を得る。この
微分出力はそれぞれ正パルス検知器１０、負パルス検知
器１１に印加され、この検知器１０，１１の出力は直流
レベル持続回路１２に印加される。この直流レベル持続
回路１２は第４図ｄの負パルスでセット、正パルスでリ
セクツトするようなフリップ・フロップ回路の如きバイ
ナリ回路を用いてその間を一定の直流レベルに持続させ
て第４図ｅに示すごとき波形にするものである。ところ
で映像信号を表わす第４図ｃに示すような細いパルス状
の黒線、又は雑音を微分した第４図ｄの微分出力のうち
立上がりの時の微分波形は小さくなりがちであり、フリ
ップ・フロップをリセットするに充分でない場合が多い
。そこでフリップ●フロップのリセットが行なわれるよ
うに感度を上げると、レベルの小さい鋭いパルス状の雑
音まで黒線として二値化され出力に雑音が多く含まれる
ことになるので、ある限度以上は感度を上げることがで
きない。このように細いバル）スの立上がりの微分波形
がフリップ・フロップのリセットに充分でない場合、第
４図ｃに示される波形の１６の部分の立下がりの微分波
形がセットされたフリップ●フロップは波形の１４の部
分の立下がり時までセット状態を持続してしまい、余・
白であるべきところまで黒線に二値化される危険性があ
る。このように微分回路を有する従来装置では雑音の存
在によつて、雑音のある瞬間のみならず、後々まで回路
の動作に影響を残す欠点がある。あるいは雑音でなくて
も細いパルス状の黒線の信号によつても同様にフリップ
●フロップがセット、リセットが良好に行なわれないこ
とが起こりうる。本発明の目的は従来装置の欠点を除去
することにあり、外来雑音やディジタル回路に起るひげ
雑音などに影響されない微分機能を有する二値化回路提
供することにある。

以下に本発明の一実施例を図面に基づいて詳細に説明す
る。

第５図は本発明の回路構成図を示し、第６図は波形図を
示す。

第５図において、２１は遅延線であり、第６図ａに示す
ようなアナログ波形を入力すればその出力端子には或る
一定の時間だけ遅れて第６図ａと同じ波形が得られる。
２２，２３は微分回路であり、第７図に示すような抵孔
２４とコンデンサ２５とで構成されている。

積分回路２２，２３の出力波形はそれぞれ第６図ｂ１第
６図ｃに対応する。２６は積分回路２２の出力と積分回
路２３の出力との差信号を得る差回路てあり、その出力
波形は第６図ｄのようになる。

第６図ａに示す入力信号の信号成分２７，２８を第７図
に示した積分回路で積分すると、信号成分のパルス幅が
広いため第７図に示したコンデンサ２５は入力電圧と同
じ電圧レベルまで充電され第６図ｂの３０，３１のよう
な波形になる。

ところが第６図ａの雑音成分２９を第７図の積分回路で
積分すると、雑音成分のパルス幅が狭いため第７図のコ
ンデンサ２５に充電される電荷は入力電圧まで達しない
ですぐに放電状態に移行し零電圧に落ちてしまう。した
がつて積分回路の出力端には第６図ｂの３２で示すよう
な、信号波形３０，３１より小さい電圧しか現われない
。第６図ａの信号を入力とする積分回路２２と遅延線２
１を介して遅延された信号を入力とする積分回路２３で
生成された第６図ｂ・，ｃに示す波形から、積分回路２
２，２３の出力信号の差をとる差回路１４により差信号
を生成しても、第６図ｄに示す波形から明らかなように
、やはり第６図ａの信号成分２７，２８に対応する信号
波形３３，３４よりも雑音成分２９に対応する波形３５
は電圧は充分に小さくなる。第５図に示す差回路２６の
出力波形、すなわち入力信号の立上り、立下りに対応し
た正パルス、負パルスでフリップ●フロップを駆動して
、正パルスと負パルスの間を一定の直流レベルで持続す
れば入力信号の信号成分に対応した二値化信号を得るこ
とができる。信号成分２７，２８と同一信号幅の二値化
信号を得るためには、積分回路２２，２３の積分時間を
遅延線２１の遅延時間は次のように設定することが必要
である。まず、第６図に示すような雑音成分２９を除去
するためには、積分時間は雑音信号のパルス幅よりも充
分長い時間とする。なお、この積分時間は最小信号成分
のパルス幅（第６図の信号成分２７）のパルス幅を超え
ないようにすることは勿論である。また、積分回路２２
，２３の積分時間はフリ．ノブ・フロップを駆動すると
きの信号波形が同一となるようにするために、同一とす
る必要がある。遅延線２１の遅延時間は第１１図を用い
て説明する。第１１図において、ａは最小のパルス幅Ｔ
１の入力信号波形であり、Ｂ，ｃは第５図に示．す積分
回路２２，２３の出力信号波形、ｄは第５図に示す差回
路２６の出力信号波形である。フリップ・フロップを駆
動させるための信号レベルをＬ１とすると、遅延時間の
最小値は、第１１図ｂに示すように積分回路２２の出力
信号がレベルＬ−１に達するまでの時間Ｔ２となる。時
間Ｔ２よりも短いと、第１１図ｄに示す差回路２６の出
力信号の立上りがレベルＬ１に達しなくなり、フリップ
・フロップが駆動されなくなる。また、遅延時間の最大
値は、積分回路２３の出力信号の立上りが、第１１図ｂ
に示すＴ２＋Ｔ１以内に終了できる時間とする。すなわ
ち、Ｔ２＋Ｔ１以内に積分回路２３の出力信号の立上り
が終了していると、第１１図ｄに示す差回路２６の出力
信号波形において、レベルＬ１とレベルーＬ１と交わる
時の波形が第１１図ｂに示す積分回路２２の立上り、立
下り時の波形と一致するので、入力信号と同一信号幅の
二値化信号を得ることができる。なお、遅”延時間を最
大値付近にとると、温度等の影響よりフリップ・フロッ
プの駆動レベルが変化した場合に入力信号と同一信号幅
の二値化信号を得ることができなくなることがあるので
、遅延時間はできるだけ短くして、第６図ｄに示すよう
に差回路２１の出力信号の正パルス、負パルスが対称と
なるようにするのが良い。微分機能を備えた二値化回路
として前記では第７図に示すような積分回路を用いる場
合には、コンデンサ２５の容量を大きくすることによつ
て雑音成分を小さくすることができるが、コンデンサ２
５の容量を大きくしすぎると、今度は信号成分まで小さ
くしてしまい具合がわるい。

そのためにコンデンサ２５の容量は或る程度以上には大
きくできない。そこで第７図に示した積分回路の代りに
アナログ加算器を使用して積分機能を実現するとさらに
本発明の効果を高めることができる。

次に本発明の異なる実施例を第８図を用いて説明する。
第８図において、３６は途中の信号を取り出すためのタ
ップ端子の取付けられた端子付遅延線である。この遅延
線３６は入力に第９図ａに示す入力信号を与えると途中
の各端子にはそれぞれ或る一定の時間だけ遅れた第９図
ａの波形があられれる性質をもつている。アナログ加算
器３７は遅延線３６の端子２ｎ本のうちで入力端側のｎ
本だけをアナログ加算する機能をもつている。アナログ
加算器３８は遅延線３６のさらに遅延された出力端側の
ｎ本をアナログ加算する機能をもつている。第９図Ｂ，
ｃはアナログ加算器３７，３８の出力波形を示す。第８
図の３９は第９図Ｂ．ｌ５Ｃの波形の差信号を得るため
の差回路である。図では遅延線３６の端子数が１鉢の場
合を示している。第８図に示す遅延線３６に第９図ａに
示すような入力信号が印加されると、アナログ加算器３
７の出力端には第９図ｂに示すような波形の信号が現わ
れる。

一方、アナログ加算器３８の出力端にはアナログ加算器
３７の出力よりも遅延された第９図ｃに示すような波形
の出力が現われる。この場合、入力信号に含まれる信号
成分４０，４１に対応するアナログ加算器３７の出力波
形４３，４４に比べて、雑音成分４２に対応するアナロ
グ加算器３７の出力波形４５としては小さい電圧しか現
われない。アナログ加算器３８，３７の出力の差をとり
出す差回路３９の出力端には第９図ｄに示すような、第
９図Ｂ，ｃの出力波形の差分の波形が現われる。この差
回路３９の出力は図示しないフリップ・フロップを駆動
し、第９図ａに示す入力信号の信号成分４０，４１の立
上り、立下りに対応する信号波形４６，４７および４８
，４９でフリップ●フロップのセット、リセットが実行
される。なお、信号波形４６，４７，４８，４９によつ
てフリップ●フロップがそれぞれセットされてからリセ
ットされるまでの時間間隔を信号成分４０，４１と同一
信号幅とするためには、遅延線３６のｎ本端子による遅
延時間は、前述の遅延線２１と同様に、アナログ加算器
３７の出力信号が立上りを開始してからフリップ・フロ
ップの駆動レベルに達するまでに要する時間よりも長く
、かつアナログ加算器３７の出力信号が前記レベルに達
してから最小信号成分のパルス幅の時間を経過する以前
にアナログ加算器３８の出力信号の立上りが終了できる
ような時間に設定すればよい。第９図ａに示した入力信
号に含まれる雑音成分４２のパルス幅が狭いことを考え
ると、第８図に示した回路の信号対雑音比は安定してお
り、その値は、アナログ加算器３７，３８の入力端と接
続される遅延線３６の端子数をｎとすると１／ｎになる
。それ故第８図に示す回路においては、遅延線３６の端
子数が多いほど信号対雑音比を改善できる。第８図に示
した回路を用いて文字または図形の像を二値化して二値
化信号を得るような装置の実施例を第１０図に示す。

第１０図において、第８図と同一のものは同一符号を付
している。光電変換素子５１から得られた映像信号は増
幅器５２で適当に増幅され遅延線３６に印加される。遅
延線３６で遅延された映像信号はアナログ加算器３７，
３８で加算される。アナログ加算器３７，３８の出力は
差回路３９に与えられ、差回路３９ではアナログ加算器
３７の出力からアナログ加算器３８の出力を減算した差
信号を出力する。この差回路３９の出力はそれぞれの正
パルス検知器５３、負パルス検知器５４に与えられ、正
パルス検知器５３では微分機能を持つアナログ加算器３
７，３８および差回路３９によつて得られる映像信号の
立上りに応じた一定レベル以上の正パルスを受けた際直
流レベル持続回路３９をセットする。一方、負パルス検
知回路５４は微分機能を持つたアナログ加算器３７，３
８および差回路３９で得られる映像信号の立下りに対応
する一定レベル以上の負パルスを受けた際直流レベル持
続回路５５をリセットする。したがつて直流レベル持続
回路５５の出力端には、映像信号の立上り、立下りに対
応する正パルスと負パルスとの間を一定の直流レベルで
結んだ二値化信号を出力する。以上に説明した本発明に
よれば、入力信号の立上り、立下りを検出してその間を
一定の直流レベルで持続させて入力信号に応じた二値化
信号を得るものにおいて、前記入力信号の立上り、立下
りを検出する回路として、遅延線および抵抗とコンデン
サからなる二つの積分回路、または二つのアナログ加算
器の組合せた回路を用いることにより、雑音成分を非常
に弱めて雑音に強い微分機能を持つ二値化回路を提供す
ることができる。

【図面の簡単な説明】

第１図は微分回路を示す回路図、第３図は従来装置を示
すブロック図、第２図および第４図はそれぞれ波形図を
示す。第５図および第８図はそれぞれ本発明の異なる実施例を
示すブロック図、第７図は積分回路を示す回路図、第１
０図は二値化回路を示すブロック図、第６図および第９
図はそれぞれ第５図、第８図の実施例の動作波形図、第
１１図は遅延線の遅延時間を説明するための波形図であ
る。２１，３６：遅延線、２２，２３：積分回路、２６
，３９：差回路、２４：抵抗器、２５：コンデンサ、３
７，３８：アナログ加算器。

Claims

【特許請求の範囲】１入力信号の立上り、立下りを検出してその間を一定
の直流レベルで持続させて二値化信号をものにおいて、
前記入力信号の立上り、立下りを検出する回路を、前記
入力信号を積分する第１の積分回路と、前記入力信号を
遅延する遅延線と、前記第１の積分回路と同一の積分時
間を有し、前記遅延線により遅延した信号を積分する第
２の積分回路および前記第１の積分回路の出力と第２の
積分回路の出力との差を演算する回路で構成し、前記第
１、第２の積分回路の積分時間は雑音信号のパルス幅よ
りも充分長く、かつ最小信号成分のパルス幅よりも短い
時間とし、前記遅延線の遅延時間は、第１の積分回路の
出力信号が立上りを開始してから所定レベルに達するま
でに要する時間よりも長く、かつ第１の積分回路の出力
信号が所定レベルに達してから最小信号成分のパルス幅
の時間を経過する以前に第２の積分回路の出力信号の立
上りが終了できるような時間に設定することを特徴とす
る二値化回路。２入力信号の立上り、立下りを検出してその間を一定
の直流レベルで持続させて二値化信号をものにおいて、
前記入力信号の立上り・立下りを検出する回路を、前記
入力信号を遅延する端子付遅延線と、この端子付遅延線
の前半部の複数個の接続され遅延された入力信号が印加
される第１のアナログ加算器と、前記端子付遅延線の後
半部の複数個の接続され遅延された入力信号が印加され
る第２のアナログ加算器および前記第１のアナログ加算
器の出力と第２のアナログ加算器の出力との差を演算す
る回路で構成し、前記第１、第２のアナログ加算器にそ
れぞれ接続される前記端子付遅延線の複数個の端子によ
る遅延時間を、第１のアナログ加算器の出力信号が立上
りを開始してから所定レベルに達するまでに要する時間
よりも長く、かつ第１の第１のアナログ加算器の出力信
号が所定レベルに達してから最小信号成分のパルス幅の
時間を経過する以前に第２のアナログ加算器の出力信号
の立上りが終了できるような時間に設定することを特徴
とする二値化回路。