JPS643392B2 - - Google Patents
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- JPS643392B2 JPS643392B2 JP9064580A JP9064580A JPS643392B2 JP S643392 B2 JPS643392 B2 JP S643392B2 JP 9064580 A JP9064580 A JP 9064580A JP 9064580 A JP9064580 A JP 9064580A JP S643392 B2 JPS643392 B2 JP S643392B2
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- Japan
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- transistor
- circuit
- resistor
- whose
- emitter
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- 239000003990 capacitor Substances 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 102220090095 rs1042713 Human genes 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/52—Automatic gain control
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Receiver Circuits (AREA)
Description
【発明の詳細な説明】
本発明はVTRのビデオ信号処理回路に好適な
集積回路に関するものである。
集積回路に関するものである。
VTRのビデオ信号用キードAGC回路におい
て、従来の集積回路は個別部品で構成されるフイ
ルタが必要であり、周辺部品およびピン数の削減
効果が小さいという問題がある。
て、従来の集積回路は個別部品で構成されるフイ
ルタが必要であり、周辺部品およびピン数の削減
効果が小さいという問題がある。
以下この問題点を詳しく説明する。
通常、ビデオ信号用キードAGC回路は第１図
ａに示されるような同期信号のバツクポーチに色
パルスを付加した信号を被検波信号とし、この信
号のシンクチツプからピークまでの振幅が一定に
なるような制御をおこなう。この色パルスを付加
するために、時間軸上第１図ｂに示されるような
相対位置関係にある遅延パルスが必要となる。こ
のパルスの立ち上り時刻は同期信号前縁より遅け
ればよく、立ち下りは付加する色パルスの立ち下
りと一致する。この遅延パルスは第１図ｃに示さ
れる分離同期信号をLPF（低域通過フイルタ）ま
たはBPF（帯域通過フイルタ）に通し、波形整形
し、分離同期信号の後縁を時間τ1だけ遅延して得
ている。
ａに示されるような同期信号のバツクポーチに色
パルスを付加した信号を被検波信号とし、この信
号のシンクチツプからピークまでの振幅が一定に
なるような制御をおこなう。この色パルスを付加
するために、時間軸上第１図ｂに示されるような
相対位置関係にある遅延パルスが必要となる。こ
のパルスの立ち上り時刻は同期信号前縁より遅け
ればよく、立ち下りは付加する色パルスの立ち下
りと一致する。この遅延パルスは第１図ｃに示さ
れる分離同期信号をLPF（低域通過フイルタ）ま
たはBPF（帯域通過フイルタ）に通し、波形整形
し、分離同期信号の後縁を時間τ1だけ遅延して得
ている。
ここでは最も回路が単純な第２図に示す１次
LPFの場合を考える。第２図において入力端子
１より第３図ａに示すパルスが供給されると、抵
抗２、コンデンサ３の定数を適当に選べば出力端
子４には第３図ｂに示すような積分波形を得るこ
とができる。そして同図に破線イで示すスレツシ
ヨルドレベルで、波形整形し、パルスの後縁を時
間τ1だけ遅延させる。第３図ｂのパルスの波高を
Ａとし、立ち下り始める時刻をｔ＝０とすると、
立ち下りの波形は ただし、τ0は、第２図に示すフイルタの時定数
で表わせる。通常スレツシヨルドレベルは回路の
バラツキを考慮して1/2Ａに選定される。この場
合、下式の関係がある。
LPFの場合を考える。第２図において入力端子
１より第３図ａに示すパルスが供給されると、抵
抗２、コンデンサ３の定数を適当に選べば出力端
子４には第３図ｂに示すような積分波形を得るこ
とができる。そして同図に破線イで示すスレツシ
ヨルドレベルで、波形整形し、パルスの後縁を時
間τ1だけ遅延させる。第３図ｂのパルスの波高を
Ａとし、立ち下り始める時刻をｔ＝０とすると、
立ち下りの波形は ただし、τ0は、第２図に示すフイルタの時定数
で表わせる。通常スレツシヨルドレベルは回路の
バラツキを考慮して1/2Ａに選定される。この場
合、下式の関係がある。
上記(2)式を変形して下式を得ることができる。
τ1＝−τ0ln１／２ ……(3)
ここでτ1＝2μsecとすると、τ0は2.9μsecとな
る。第２図の抵抗２の抵抗値をＲ、コンデンサ３
の容量値をＣとするとCR＝2.9×10-6となる。こ
の容量値ＣとしてモノリシツクICに集積する場
合を考慮すると、チツプ面積の点から10PFが限
度である。その場合の抵抗値Ｒは、約290KΩと
なり通常のモノリシツクICではチツプ面積およ
び抵抗絶対値精度の点で集積可能であり、周辺回
路で構成する必要がある。その上、第３図ｂの集
積信号を供給するICの外部端子が必要となる。
る。第２図の抵抗２の抵抗値をＲ、コンデンサ３
の容量値をＣとするとCR＝2.9×10-6となる。こ
の容量値ＣとしてモノリシツクICに集積する場
合を考慮すると、チツプ面積の点から10PFが限
度である。その場合の抵抗値Ｒは、約290KΩと
なり通常のモノリシツクICではチツプ面積およ
び抵抗絶対値精度の点で集積可能であり、周辺回
路で構成する必要がある。その上、第３図ｂの集
積信号を供給するICの外部端子が必要となる。
本発明の目的は、キードAGC用キーパルスを
発生させるためのパルスの遅延回路をモノリシツ
クICに内蔵し、周辺部品および外部端子の少な
い集積回路を提供することにある。
発生させるためのパルスの遅延回路をモノリシツ
クICに内蔵し、周辺部品および外部端子の少な
い集積回路を提供することにある。
本発明ではピーク検波回路と微小電流の放電回
路により、分離同期信号の後縁の立ち下りに傾斜
を発生させ、パルス幅を拡張し、等価的にパルス
の後縁を遅延したパルスを得る。モノリシツク
ICに内蔵する場合、先述したようにピーク検波
コンデンサは10PF程度であり、その時の放電電
流としては、10μA程度になるが、抵抗バイアス
法電流吸込み回路で比較的容易に発生させること
ができる。特に遅延時期の精度を要求する場合、
イオン打ち込み抵抗を用いれば比較的容易に実現
できる。イオン打ち込み抵抗とは、シート抵抗が
通常の拡散抵抗の２〜10倍の値を有するもので同
じチツプ面積で高い抵抗値を得られるものであ
る。
路により、分離同期信号の後縁の立ち下りに傾斜
を発生させ、パルス幅を拡張し、等価的にパルス
の後縁を遅延したパルスを得る。モノリシツク
ICに内蔵する場合、先述したようにピーク検波
コンデンサは10PF程度であり、その時の放電電
流としては、10μA程度になるが、抵抗バイアス
法電流吸込み回路で比較的容易に発生させること
ができる。特に遅延時期の精度を要求する場合、
イオン打ち込み抵抗を用いれば比較的容易に実現
できる。イオン打ち込み抵抗とは、シート抵抗が
通常の拡散抵抗の２〜10倍の値を有するもので同
じチツプ面積で高い抵抗値を得られるものであ
る。
第４図に本発明のブロツク構成図を示し、概略
動作を説明する。第５図に説明のため第４図の各
点における波形を示す。
動作を説明する。第５図に説明のため第４図の各
点における波形を示す。
入力端子５より第５図ｂに示す分離同期信号が
ピーク検波回路６に供給され、分離同期信号のピ
ークがサンプルされる。サンプルされた電位は、
微小電流放電回路７において非サンプル期間に放
電し降下する。したがつて、放電回路７の出力
は、第５図ｃにようになる。ただし第５図のｃは
定電流で放電した場合の波形を示している。第５
図ｃの信号は破線イに示す比較電位を有する比較
器８に供給される。この比較器８を、入力信号レ
ベルが比較電位イより高い場合高電位を、低い場
合、低電位を出力するように構成すればよ比較器
出力は第５図ｄに示すようなパルスとなる。この
比較器出力は、キードAGC用検波回路９へ、キ
ーパルスとして入力される。一方、入力端子１０
から第５図ａに示されるようなAGC出力のビデ
オ信号が供給されており、同図ｄのキーパルスに
より同図ｅに示されるような同期信号のバツクポ
ーチ期間に白パルスが付加された信号が造り出さ
れ、被検波信号となる。
ピーク検波回路６に供給され、分離同期信号のピ
ークがサンプルされる。サンプルされた電位は、
微小電流放電回路７において非サンプル期間に放
電し降下する。したがつて、放電回路７の出力
は、第５図ｃにようになる。ただし第５図のｃは
定電流で放電した場合の波形を示している。第５
図ｃの信号は破線イに示す比較電位を有する比較
器８に供給される。この比較器８を、入力信号レ
ベルが比較電位イより高い場合高電位を、低い場
合、低電位を出力するように構成すればよ比較器
出力は第５図ｄに示すようなパルスとなる。この
比較器出力は、キードAGC用検波回路９へ、キ
ーパルスとして入力される。一方、入力端子１０
から第５図ａに示されるようなAGC出力のビデ
オ信号が供給されており、同図ｄのキーパルスに
より同図ｅに示されるような同期信号のバツクポ
ーチ期間に白パルスが付加された信号が造り出さ
れ、被検波信号となる。
第６図に本発明の一実施例を示し、動作を説明
する。第６図において、トランジスタ１１とコン
デンサ１２で第４図のピーク検波回路６を、トラ
ンジスタ１３，１４、抵抗１５，１６，１７で微
小電流放電回路７を、トランジスタ１８，１９，
２０，２１，抵抗２２，２３，２４，２５、電流
源２６、電圧源２７とで比較器８を構成してい
る。第４図と同一符号のものは同一の機能を有す
るものとする。
する。第６図において、トランジスタ１１とコン
デンサ１２で第４図のピーク検波回路６を、トラ
ンジスタ１３，１４、抵抗１５，１６，１７で微
小電流放電回路７を、トランジスタ１８，１９，
２０，２１，抵抗２２，２３，２４，２５、電流
源２６、電圧源２７とで比較器８を構成してい
る。第４図と同一符号のものは同一の機能を有す
るものとする。
入力端子５より供給された分離同期信号はトラ
ンジスタ１１、コンデンサ１２でピーク検波され
る。トランジスタ１１のベース電位が立ち下る時
刻をｔ＝０とすると、トランジスタ１１のエミツ
タ電位vEは下式で表わせる。
ンジスタ１１、コンデンサ１２でピーク検波され
る。トランジスタ１１のベース電位が立ち下る時
刻をｔ＝０とすると、トランジスタ１１のエミツ
タ電位vEは下式で表わせる。
vE＝−１／Ｃit＋vE ……(4)
ここで、ｉをトランジスタ１３のコレクタ電
流、ｃをコンデンサ１２の容量、vEをトランジス
タ１１のエミツタのピーク電位、vE＝１／２vEとな る時刻をｔ＝t1とすると、 ｉ＝CvE／2t1 ……(5) となる。一例ししてＣ＝10PF、vE＝6V、とする
とt1＝2μsecを得るためにはｉ＝15μAの微小電流
となる。抵抗１５，１６，１７の抵抗値をR15、
R16、R17、電源電圧をVccとすると、 ｉ＝Vcc−VBE／R15＋R17・R17／R16 ……(6) となる。トランジスタ１４のベース、コレクタ電
位は低く設定する必要があるので、R15≫R17と
なり、またVCC≫VBEなので(6)式は ｉ＝Vcc／R15・R17／R16 ……(7) と近似できる。
流、ｃをコンデンサ１２の容量、vEをトランジス
タ１１のエミツタのピーク電位、vE＝１／２vEとな る時刻をｔ＝t1とすると、 ｉ＝CvE／2t1 ……(5) となる。一例ししてＣ＝10PF、vE＝6V、とする
とt1＝2μsecを得るためにはｉ＝15μAの微小電流
となる。抵抗１５，１６，１７の抵抗値をR15、
R16、R17、電源電圧をVccとすると、 ｉ＝Vcc−VBE／R15＋R17・R17／R16 ……(6) となる。トランジスタ１４のベース、コレクタ電
位は低く設定する必要があるので、R15≫R17と
なり、またVCC≫VBEなので(6)式は ｉ＝Vcc／R15・R17／R16 ……(7) と近似できる。
今、R15＝20KΩとすると、R17/R16＝0.03と
なり、R16＝20KΩとすると、R17＝600Ωとなる。
20KΩという抵抗値は、通常の拡散抵抗におい
て、絶対値ばらつきをある程度の範囲に抑えられ
る限界値である。R17とR16の抵抗比0.03という
値は精度は期待できず遅延量のばらつきの許容範
囲が比較的広い場合は上記の定数設計でよい。
なり、R16＝20KΩとすると、R17＝600Ωとなる。
20KΩという抵抗値は、通常の拡散抵抗におい
て、絶対値ばらつきをある程度の範囲に抑えられ
る限界値である。R17とR16の抵抗比0.03という
値は精度は期待できず遅延量のばらつきの許容範
囲が比較的広い場合は上記の定数設計でよい。
遅延量のばらつきを小さく抑えるためイオン打
ち込み抵抗を採用した場合の定数設計の一例を示
す。ここではシート抵抗が通常の拡散抵抗の５倍
の場合を考える。つまり最大抵抗値として
100KΩまで使用できる場合である。
ち込み抵抗を採用した場合の定数設計の一例を示
す。ここではシート抵抗が通常の拡散抵抗の５倍
の場合を考える。つまり最大抵抗値として
100KΩまで使用できる場合である。
R15＝100KΩとすると、R17/R16＝0.15とな
り、R16＝30KΩとすると、R17＝4.5KΩとなる。
り、R16＝30KΩとすると、R17＝4.5KΩとなる。
30KΩ，4.5KΩという抵抗値は、イオン打込み
抵抗としては精度のとりやすい抵抗値であり、ば
らつきはかなり小さく抑えられるものである。
抵抗としては精度のとりやすい抵抗値であり、ば
らつきはかなり小さく抑えられるものである。
以上述べたように本発明を採用することによ
り、従来周辺回路で構成していたフイルタを削除
することができる。現状のIC技術では数10PF以
上のコンデンサ、およびインダクタは集積不能で
あり、フイルタを削除できることは大きな意味を
持つている。
り、従来周辺回路で構成していたフイルタを削除
することができる。現状のIC技術では数10PF以
上のコンデンサ、およびインダクタは集積不能で
あり、フイルタを削除できることは大きな意味を
持つている。
また、同期分離回路を同−ICに内蔵すれば、
フイルタの接続のため必要としていた外部端子を
１ピン削除できる。
フイルタの接続のため必要としていた外部端子を
１ピン削除できる。
第１図ａ〜ｃは動作説明のために信号波形図、
第２図は従来回路説明のためのLPFの回路図、
第３図ａ〜ｂは従来回路説明のための信号波形
図、第４図は本発明の一実施例を示すブロツク構
成図、第５図ａ〜ｅは動作説明のための信号波形
図、第６図は本発明の一実施例の具体的回路の列
を示す回路図である。 ５……分離同期信号入力端子、６……ピーク検
波回路、７……微小電流放電回路、８……比較
器、９……キードAGC検波回路。
第２図は従来回路説明のためのLPFの回路図、
第３図ａ〜ｂは従来回路説明のための信号波形
図、第４図は本発明の一実施例を示すブロツク構
成図、第５図ａ〜ｅは動作説明のための信号波形
図、第６図は本発明の一実施例の具体的回路の列
を示す回路図である。 ５……分離同期信号入力端子、６……ピーク検
波回路、７……微小電流放電回路、８……比較
器、９……キードAGC検波回路。
Claims (1)
- 【特許請求の範囲】 １ VTRのビデオ信号処理回路におけるビデオ
信号用キードAGC回路に使用されるパルス幅拡
張回路であつて、 ベースに分離同期信号が供給され、エミツタに
コンデンサが接続された第１のトランジスタで構
成されるピーク値検波回路と、 一端が電源に接続された第１の抵抗と、そのコ
レクタとベースが第１の抵抗の他端に接続された
第２のトランジスタと、一端が第２のトランジス
タのエミツタに接続され他端が接地された第２の
抵抗と、ベースが該第２のトランジスタのベース
に接続されコレクタが第１のトランジスタのエミ
ツタに接続された第３のトランジスタと、一端が
第３のトランジスタのエミツタに接続され他端が
接地された第３の抵抗とから成る放電回路と、 前記第３のトランジスタのコレクタに接続され
た比較器と、 が同一集積回路内に備えられていることを特徴と
するパルス幅拡張回路。 ２ 前記第１、第２、第３の抵抗は、イオン打込
み抵抗によつて構成されることを特徴とする特許
請求の範囲第１項記載のパルス幅拡張回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9064580A JPS5717278A (en) | 1980-07-04 | 1980-07-04 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9064580A JPS5717278A (en) | 1980-07-04 | 1980-07-04 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5717278A JPS5717278A (en) | 1982-01-28 |
| JPS643392B2 true JPS643392B2 (ja) | 1989-01-20 |
Family
ID=14004236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9064580A Granted JPS5717278A (en) | 1980-07-04 | 1980-07-04 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5717278A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196779A (ja) * | 1982-05-11 | 1983-11-16 | Mitsubishi Electric Corp | 雑音抑圧回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821986B2 (ja) * | 1978-05-10 | 1983-05-06 | 松下電器産業株式会社 | 利得制御回路 |
-
1980
- 1980-07-04 JP JP9064580A patent/JPS5717278A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5717278A (en) | 1982-01-28 |
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