JP2952916B2 - Ｆｍ復調回路 - Google Patents
Ｆｍ復調回路Info
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- JP2952916B2 JP2952916B2 JP33960489A JP33960489A JP2952916B2 JP 2952916 B2 JP2952916 B2 JP 2952916B2 JP 33960489 A JP33960489 A JP 33960489A JP 33960489 A JP33960489 A JP 33960489A JP 2952916 B2 JP2952916 B2 JP 2952916B2
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- Japan
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- pulse
- circuit
- pulse width
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はFM復調回路に関し、特にFM信号をこのFM信
号の周波数と対応した数のパルスに変換し復調するパル
スカウント方式のFM復調回路に関する。
号の周波数と対応した数のパルスに変換し復調するパル
スカウント方式のFM復調回路に関する。
従来のこの種の復調回路には、第１の例として第３図
に示すように、振幅制限器5,単安定マルチバイブレータ
1,低減フィルタ４から構成されるものがある。
に示すように、振幅制限器5,単安定マルチバイブレータ
1,低減フィルタ４から構成されるものがある。
この回路の動作は、第４図の動作波形図に示すよう
に、入力FM信号VIの立上り時のゼロ交差点で一定のパル
ス幅τｄのパルス（MMO）を発生させ、これを積分する
ことにより復調出力VO VO＝ＥτdfIN ……（１） を得る構成となっている。ここで、Ｅは単安定マルチバ
イブレータ１の出力パルスMMOの振幅、τｄはこの出力
パルスMMOのパルス幅（入力FM信号VIの周波数fINによら
ず一定）である。
に、入力FM信号VIの立上り時のゼロ交差点で一定のパル
ス幅τｄのパルス（MMO）を発生させ、これを積分する
ことにより復調出力VO VO＝ＥτdfIN ……（１） を得る構成となっている。ここで、Ｅは単安定マルチバ
イブレータ１の出力パルスMMOの振幅、τｄはこの出力
パルスMMOのパルス幅（入力FM信号VIの周波数fINによら
ず一定）である。
（１）式に見るように、この回路では、最大周波数偏
移が中心周波数に比べ非常に小さい狭帯域のFM信号を扱
う場合には、復調感度が低いという欠点があった。
移が中心周波数に比べ非常に小さい狭帯域のFM信号を扱
う場合には、復調感度が低いという欠点があった。
第５図は、上記の欠点を改善するために考案された回
路である（特願昭61−150622参照）。
路である（特願昭61−150622参照）。
単安定マルチバイブレータ１の出力パルスは第３図の
例と全く同じである。
例と全く同じである。
６は定電流源7A,7Bを切換える切換回路であり、この
例では、入力となるパルスMMOが高レベルの時、定電流
源7Aが動作状態となり、定電流源7Bはオフでオープン状
態になる。また、入力のパルスMMOが低レベルのときは
この逆となる。
例では、入力となるパルスMMOが高レベルの時、定電流
源7Aが動作状態となり、定電流源7Bはオフでオープン状
態になる。また、入力のパルスMMOが低レベルのときは
この逆となる。
従って、切換回路６の入力（MMO）が低レベルのとき
には定電流源7Bにより容量素子C1の電荷が接地電位点の
方向に放電される。
には定電流源7Bにより容量素子C1の電荷が接地電位点の
方向に放電される。
容量素子C1の両電極間の電位は、クランプ回路８によ
り高電位側がある一定電位にクランプされる。
り高電位側がある一定電位にクランプされる。
一方、定電流源7Aの出力電流I1と定電流源7Bの出力電
流I2とは、 I2＝aI1 ……（２） の関係を保つようになっている。
流I2とは、 I2＝aI1 ……（２） の関係を保つようになっている。
このように構成することで、容量素子C1の電極間の電
位VCは第６図の上から３段目のように変化する。
位VCは第６図の上から３段目のように変化する。
９は一定電位VRを与える電圧源であり、この一定電位
VRをクランプ回路８で決まる電位よりわずかに低い値に
し、コンパレータ10で波形整形を行う。これにより得ら
れる波形が第６図の最下段（CO）であり、このパルスCO
のパルス幅は（τd-a△ｔ）となる。
VRをクランプ回路８で決まる電位よりわずかに低い値に
し、コンパレータ10で波形整形を行う。これにより得ら
れる波形が第６図の最下段（CO）であり、このパルスCO
のパルス幅は（τd-a△ｔ）となる。
これを低域フィルタ４で積分すれば、 VO＝Ｅ｛（ａ＋１）τdfIN−ａ｝ ……（３） で示される復調出力VOを得ることができる。
この場合の復調感度は、第１の例の（１）式に比べて
（ａ＋１）倍になることが分かる。
（ａ＋１）倍になることが分かる。
上述した従来のFM復調回路は、第１の例においては単
安定マルチバイブレータ１の出力パルスMMOを直接低域
フィルタ４で積分する構成となっているので、復調感度
が低いという欠点があり、これを改善した第２の例にお
いては、容量素子C1の充電（電流I1）及び放電（電流
I2）を切換えてパルス幅を変換し積分する構成となって
いるので、容量素子C1や定電流源7A,7B等の製造ばらつ
きにより、これらの容量値や電流値は±数10％変動する
ため、（３）式に示された係数ａも±数10％変動し、実
用に供するためにはこの係数ａを数％以内に抑える必要
があり、このため集積回路のウェーハ試験の段階で容量
値や電流値を調整するためのトリミング工程が必要にな
るという欠点がある。
安定マルチバイブレータ１の出力パルスMMOを直接低域
フィルタ４で積分する構成となっているので、復調感度
が低いという欠点があり、これを改善した第２の例にお
いては、容量素子C1の充電（電流I1）及び放電（電流
I2）を切換えてパルス幅を変換し積分する構成となって
いるので、容量素子C1や定電流源7A,7B等の製造ばらつ
きにより、これらの容量値や電流値は±数10％変動する
ため、（３）式に示された係数ａも±数10％変動し、実
用に供するためにはこの係数ａを数％以内に抑える必要
があり、このため集積回路のウェーハ試験の段階で容量
値や電流値を調整するためのトリミング工程が必要にな
るという欠点がある。
本発明の目的は、トリミング工程を必要としないで高
精度，高復調感度を得ることができるFM復調回路を提供
することにある。
精度，高復調感度を得ることができるFM復調回路を提供
することにある。
本発明のFM復調回路は、入力信号の一周期の所定の時
点でこの力信号の最高周波数のときの一周期より短い一
定のパルス幅の第１のパルスを発生する単安定マルチバ
イブレータと、前記第１のパルスの後縁から前記入力信
号の次の周期の同一時点まで前記入力信号より十分高い
周波数のクロックパルスをアップカウントした後、この
アップカウントのカウント値と同一カウント値だけダウ
ンカウントするカウンタ回路と、前記第１のパルスのパ
ルス幅から前記カウンタ回路のダウンカウントの期間を
引いたパルス幅の第２のパルスを発生するパルス幅変換
回路と、このパルス幅変換回路の出力パルスを積分する
積分回路とを有している。
点でこの力信号の最高周波数のときの一周期より短い一
定のパルス幅の第１のパルスを発生する単安定マルチバ
イブレータと、前記第１のパルスの後縁から前記入力信
号の次の周期の同一時点まで前記入力信号より十分高い
周波数のクロックパルスをアップカウントした後、この
アップカウントのカウント値と同一カウント値だけダウ
ンカウントするカウンタ回路と、前記第１のパルスのパ
ルス幅から前記カウンタ回路のダウンカウントの期間を
引いたパルス幅の第２のパルスを発生するパルス幅変換
回路と、このパルス幅変換回路の出力パルスを積分する
積分回路とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、入力信号INの一周期の立上りの時点で
この入力信号の最高周波数のときの一周期より短い一定
のパルス幅τｄの第１のパルスMMOを発生する単安定マ
ルチバイブレータ１と、アップカウンタ21及びカウンタ
制御回路22とを備え、第１のパルスMMOの後縁から入力
信号INの次の周期の立上り時点まで入力信号INの周波数
fINより十分高い周波数fCKのクロックパルスCKをアップ
カウントした後、このアップカウントのカウント値と同
一カウント値だけダウンカウントするカウンタ回路２
と、OR回路31及びトグル型のフリップフロップ32とを備
え、第１のパルスMMOのパルス幅τｄからカウンタ回路
１のダウンカウント（△ｔ）の期間を引いたパルス幅
（τｄ−△ｔ）の第２のパルスFFOを発生するパルス幅
変換回路３と、このパルス幅変換回路３の出力パルスを
積分する積分回路の低域フィルタ４とを有する構成とな
っている。
この入力信号の最高周波数のときの一周期より短い一定
のパルス幅τｄの第１のパルスMMOを発生する単安定マ
ルチバイブレータ１と、アップカウンタ21及びカウンタ
制御回路22とを備え、第１のパルスMMOの後縁から入力
信号INの次の周期の立上り時点まで入力信号INの周波数
fINより十分高い周波数fCKのクロックパルスCKをアップ
カウントした後、このアップカウントのカウント値と同
一カウント値だけダウンカウントするカウンタ回路２
と、OR回路31及びトグル型のフリップフロップ32とを備
え、第１のパルスMMOのパルス幅τｄからカウンタ回路
１のダウンカウント（△ｔ）の期間を引いたパルス幅
（τｄ−△ｔ）の第２のパルスFFOを発生するパルス幅
変換回路３と、このパルス幅変換回路３の出力パルスを
積分する積分回路の低域フィルタ４とを有する構成とな
っている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号
の波形図である。
の波形図である。
入力信号INは、振幅制御器により振幅制限されたFM信
号（周波数fIN,周期Ｔ）、MMOは、入力信号INの立上が
りで立上がる単安定マルチバイブレータ１の出力の第１
のパルスを示す。この第１のパルスMMOの高レベルの時
間幅、すなわちパルス幅はτｄであり、一周期の残りの
時間△ｔ（＝Ｔ−τｄ）では低レベルとなる。
号（周波数fIN,周期Ｔ）、MMOは、入力信号INの立上が
りで立上がる単安定マルチバイブレータ１の出力の第１
のパルスを示す。この第１のパルスMMOの高レベルの時
間幅、すなわちパルス幅はτｄであり、一周期の残りの
時間△ｔ（＝Ｔ−τｄ）では低レベルとなる。
PEは、カウンタ制御回路22より出力されるアップダウ
ンカウンタ21のプリセトイネーブル信号である。ここで
プリセットイネーブル信号PEは、クロックパルスCK（周
波数fCK,fCK≫fIN）をタイムベースとし、第１のパルス
MMOが立下がる（後縁）毎にパルス幅1/2 fCKの短パルス
を発生する。プリセットイネール信号PEが印加される毎
にアップダウンカウンタ21は“0"にプリセットされる。
ンカウンタ21のプリセトイネーブル信号である。ここで
プリセットイネーブル信号PEは、クロックパルスCK（周
波数fCK,fCK≫fIN）をタイムベースとし、第１のパルス
MMOが立下がる（後縁）毎にパルス幅1/2 fCKの短パルス
を発生する。プリセットイネール信号PEが印加される毎
にアップダウンカウンタ21は“0"にプリセットされる。
C1はクロックイネーブル信号であり、低レベルのとき
アップダウンカウンタ21はカウント動作を行う。
アップダウンカウンタ21はカウント動作を行う。
第２図t1,t2,t3にて示す時刻でのアップダウンカウン
タ21の動作状態は第１表に示すとおりである。
タ21の動作状態は第１表に示すとおりである。
この第１表の内容を要約すれば、単安定マルチバイブ
レータ１の出力が低レベルを保持する期間△ｔ（＝Ｔ−
τｄ）の間はアップカウントし、次いで単安定マルチバ
イブレータ１の出力が低レベルから高レベルになるとア
ップカウント最終カウント値と同数のカウント値だけダ
ウンカウントし、カウント値が“0"となった時点でパル
スADOを出力する。
レータ１の出力が低レベルを保持する期間△ｔ（＝Ｔ−
τｄ）の間はアップカウントし、次いで単安定マルチバ
イブレータ１の出力が低レベルから高レベルになるとア
ップカウント最終カウント値と同数のカウント値だけダ
ウンカウントし、カウント値が“0"となった時点でパル
スADOを出力する。
パルスADOが出力されるとクロックイネーブルCIは低
レベルから高レベルになり、アップダウンカウンタ21は
カウント動作を停止する。
レベルから高レベルになり、アップダウンカウンタ21は
カウント動作を停止する。
OROはOR回路31の出力であり、▲▼はフリップ
フロップ32の出力Ｑ、FFOはその反転出力、すなわち
パルス幅変換回路３により発生する第２のパルスを示
す。フリップフロップ32のＳ端子にプリセットイネブル
信号PEが入力されるとＱ端子はセットされる。
フロップ32の出力Ｑ、FFOはその反転出力、すなわち
パルス幅変換回路３により発生する第２のパルスを示
す。フリップフロップ32のＳ端子にプリセットイネブル
信号PEが入力されるとＱ端子はセットされる。
以上の説明から分かるとおり、パルス幅変換回路３か
らの第２のパルスFFOは、高レベルの期間が（τｄ−△
ｔ）となる。すなわち、カウンタ回路２及びパルス幅変
換回路３は、パルス幅τｄの単安定マルチバイブレータ
１の出力の第１のパルスMMOを、時間（△ｔ＝Ｔ−
τｄ）によってパルス幅（τｄ−△ｔ）の第２のパルス
FFOに変換する機能を有する。
らの第２のパルスFFOは、高レベルの期間が（τｄ−△
ｔ）となる。すなわち、カウンタ回路２及びパルス幅変
換回路３は、パルス幅τｄの単安定マルチバイブレータ
１の出力の第１のパルスMMOを、時間（△ｔ＝Ｔ−
τｄ）によってパルス幅（τｄ−△ｔ）の第２のパルス
FFOに変換する機能を有する。
この場合の復調出力VOは、 となり、これは（３）式においてａ＝１とした場合に相
当する。
当する。
なお、ａ≠１とするには、クロックパルスCKの周波数
fCKを、アップカウントのときとダウンカウントのとき
とで異なる値とすればよい。
fCKを、アップカウントのときとダウンカウントのとき
とで異なる値とすればよい。
以上説明したように本発明は、カウンタ回路とパルス
幅変換回路とにより単安定マルチバイブレータの出力パ
ルスのパルス幅τｄを、パルス幅（τｄ−△ｔ）に変換
する構成とすることにより、カウンタ回路及びパルス幅
変換回路をディジタル回路で構成することができるの
で、従来のようなトリミング工程が不要となると共に高
精度、高復調感度のFM復調回路を得ることができる効果
がある。
幅変換回路とにより単安定マルチバイブレータの出力パ
ルスのパルス幅τｄを、パルス幅（τｄ−△ｔ）に変換
する構成とすることにより、カウンタ回路及びパルス幅
変換回路をディジタル回路で構成することができるの
で、従来のようなトリミング工程が不要となると共に高
精度、高復調感度のFM復調回路を得ることができる効果
がある。
第１図及び第２図はそれぞれ本発明の一実施例を示すブ
ロック図及びこの実施例の動作を説明するための各部信
号の波形図、第３図及び第４図はそれぞれ従来のFM復調
回路の第１の例を示すブロック図及びこの例の動作を説
明するための各部信号の波形図、第５図及び第６図はそ
れぞれ従来のFM復調回路の第２の例を示すブロック図及
びこの例の動作を説明するための各部信号の波形図であ
る。 １……単安定マルチバイブレータ、２……カウンタ回
路、３……パルス幅変換回路、４……低域フィルタ、５
……振幅制限器、６……切換回路、7A,7B……定電流
源、８……クランプ回路、９……電圧源、10……コンパ
レータ、21……アップダウカウンタ、22……カウンタ制
御回路、31……OR回路、32……フリップフロップ、C1…
…容量素子。
ロック図及びこの実施例の動作を説明するための各部信
号の波形図、第３図及び第４図はそれぞれ従来のFM復調
回路の第１の例を示すブロック図及びこの例の動作を説
明するための各部信号の波形図、第５図及び第６図はそ
れぞれ従来のFM復調回路の第２の例を示すブロック図及
びこの例の動作を説明するための各部信号の波形図であ
る。 １……単安定マルチバイブレータ、２……カウンタ回
路、３……パルス幅変換回路、４……低域フィルタ、５
……振幅制限器、６……切換回路、7A,7B……定電流
源、８……クランプ回路、９……電圧源、10……コンパ
レータ、21……アップダウカウンタ、22……カウンタ制
御回路、31……OR回路、32……フリップフロップ、C1…
…容量素子。
Claims (1)
- 【請求項１】入力信号の一周期の所定の時点でこの入力
信号の最高周波数のときの一周期より短い一定のパルス
幅の第１のパルスを発生する単安定マルチバイブレータ
と、前記第１のパルスの後縁から前記入力信号の次の周
期の同一時点まで前記入力信号より十分高い周波数のク
ロックパルスをアップカウントした後、このアップカウ
ントのカウント値と同一カウント値だけダウンカウント
とするカウンタ回路と、前記第１のパルスのパルス幅か
ら前記カウンタ回路のダウンカウントの期間を引いたパ
ルス幅の第２のパルスを発生するパルス幅変換回路と、
このパルス幅変換回路の出力パルスを積分する積分回路
とを有することを特徴とするFM復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33960489A JP2952916B2 (ja) | 1989-12-26 | 1989-12-26 | Ｆｍ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33960489A JP2952916B2 (ja) | 1989-12-26 | 1989-12-26 | Ｆｍ復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03198405A JPH03198405A (ja) | 1991-08-29 |
| JP2952916B2 true JP2952916B2 (ja) | 1999-09-27 |
Family
ID=18329059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33960489A Expired - Fee Related JP2952916B2 (ja) | 1989-12-26 | 1989-12-26 | Ｆｍ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2952916B2 (ja) |
-
1989
- 1989-12-26 JP JP33960489A patent/JP2952916B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03198405A (ja) | 1991-08-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20070716 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20090716 |
|
| LAPS | Cancellation because of no payment of annual fees |