JP2018078663A - 保護継電器装置のリセット回路 - Google Patents
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Abstract
【課題】保護継電器装置はその責務から高い信頼度が要求され、要求実現のために診断機能によって異常の有無を監視している。
【解決手段】保護継電器装置のディジタル回路電源に通常はオン状態が維持されているスイッチング素子を介挿する。スイッチング素子よりディジタル回路電源の下流側に、リセット要因発生時にトリガ信号を発生するリセット要因検出回路を接続する。また、スイッチング素子が介挿されたディジタル回路電源の上流側にタイマー回路を接続し、リセット要因検出回路からのトリガ信号で動作して一定時間信号を出力し、この出力信号でスイッチング素子をオフ状態にする。
【選択図】 図２
【解決手段】保護継電器装置のディジタル回路電源に通常はオン状態が維持されているスイッチング素子を介挿する。スイッチング素子よりディジタル回路電源の下流側に、リセット要因発生時にトリガ信号を発生するリセット要因検出回路を接続する。また、スイッチング素子が介挿されたディジタル回路電源の上流側にタイマー回路を接続し、リセット要因検出回路からのトリガ信号で動作して一定時間信号を出力し、この出力信号でスイッチング素子をオフ状態にする。
【選択図】 図２
Description
本発明は、保護継電器装置の監視機能におけるリセット回路に関するものである。
図４は、ディジタル形保護継電器装置の構成図を示したもので、電力系統の電気量をアナログ入力部１に取り込みＡ／Ｄ変換器１１においてディジタル信号に変換する。変換されたディジタル信号はディジタル信号処理部２に入力して保護演算処理（監視制御とリレー演算）が行われる。演算結果、電力系統に異常が発生したと判断されたとき、ディジタル入出力部３を介してトリップ信号を出力する。７は電源部である。
一般に、保護継電器装置では誤動作、誤不動作に対する信頼性向上のめに装置構成の二重化が行われており、図４ではシステムバス４から図の上側が主検出リレー部（監視制御リレー部）、システムバス５から図の下側が事故検出部（保護リレー部）で、ディジタル信号処理部２ではＣＰＵ２０ａで読み込んだリレー入力データをＣＰＵ２０ｂへ渡すためにデータ交換部であるＣＲＡＭ６にリレー入力データを書き込む。
ＣＰＵ２０ｂはＣＲＡＭ６からリレー入力データを読み出してリレー演算と動作判定を行い、リレー判定結果をＣＲＡＭ６へ書き込む。ＣＰＵ２０ａはリレー判定結果をＣＲＡＭ６から読出してトリップシーケンスを進め、トリップ条件が成立していればディジタル入出力部３のトリップ部３１ａに対して信号Ｍを出力する。
ＣＰＵ２０ｂはリレー判定結果から所定のリレーが動作している場合には、ディジタル入出力部３のトリップ部３１ｂに対して信号ＦＤを出力する。ディジタル入出力部３は、信号Ｍと信号ＦＤのアンド条件が成立したとき出力部３０を介してトリップ信号を出力する。なお、３２は保守用リレー部で、そのｂ接点は出力部３０においてトリップ部３１ａ，３１ｂの各ａ接点と直列に接続され、保守・点検時に保守用リレー３２のｂ接点は開放される。
上記のような保護継電器装置はその責務から高い信頼度が要求され、信号の自動監視機能としてハード的に、またはソフトウェアによる診断機能によって異常の有無を監視し、異常発生時には当該状態をリセットすることで信頼度に対する要求を実現している。リセット要因として、例えばアナログ入力部１では、フィルタ１２を経て入力される電力系統の複数の電気量をマルチプレクサ１３で順次切替えるとき、電圧設定部１４で設定された基準電圧と比較しながらのチャンネルの監視、また、ディジタル信号処理部２ではウォッチドックタイマ２４による時間チェックや、サムチェック、Ｒｅａｄ／Ｗｒｉｔｅチェックなどメモリやプログラムの監視項目を常時監視し、異常時には監視機能を構成するリセットＩＣによるリセットで当該データを破棄している。
保護継電器装置における常時監視でのリセットには、電気量や論理信号の欠如などがあり、その他ラッチアップなどの電気的不安定状態があってリセット回路によるリセットでは保護演算が正常に復帰できない場合があり、保護継電器装置の信頼度の低下に繋がる。また、装置電源が１００Ｖなどの高電位である場合、瞬断回路規模が大きくなる傾向にある。
本発明が目的とするところは、複数のリセット要因のある保護継電器装置の監視において、確実にリセットを可能とするリセット回路を提供することにある。
本発明は、電力系統のアナログの電気量を取り込みＡ／Ｄ変換器を介してディジタル信号に変換し、ディジタル信号処理部で保護演算を行う保護継電器装置であって、ディジタル信号処理時の信号の良否を監視し、信号異常時に当該状態をリセットするリセット回路において、
保護継電器装置のディジタル回路電源に介挿されて、通常はオン状態が維持されているスイッチング素子と、
前記スイッチング素子が介挿されたディジタル回路電源の下流側に接続されてリセット要因発生時にトリガ信号を発生するリセット要因検出回路と、
前記スイッチング素子が介挿されたディジタル回路電源の上流側に接続されて前記リセット要因検出回路からのトリガ信号で動作し、抵抗とコンデンサ容量値で決まる一定時間信号を出力して前記スイッチング素子をオフ状態とするタイマー回路と、
を備えたことを特徴とする。
保護継電器装置のディジタル回路電源に介挿されて、通常はオン状態が維持されているスイッチング素子と、
前記スイッチング素子が介挿されたディジタル回路電源の下流側に接続されてリセット要因発生時にトリガ信号を発生するリセット要因検出回路と、
前記スイッチング素子が介挿されたディジタル回路電源の上流側に接続されて前記リセット要因検出回路からのトリガ信号で動作し、抵抗とコンデンサ容量値で決まる一定時間信号を出力して前記スイッチング素子をオフ状態とするタイマー回路と、
を備えたことを特徴とする。
また、前記スイッチング素子はＰチャンネルＦＥＴであることを特徴とする。
以上のとおり、本発明によれば、リセット要因発生時に保護継電装置のディジタル回路を瞬時遮断することで確実にリセットできるものである。また、要求されるリセット要因と共に、ラッチアップ等の電気的に不安定状態となっている回路で通常のリセット回路では受け付けない異常状態の場合にも有効であり、簡易な回路でリセットが可能となるものである。
図１は、本発明が適用されるディジタル形保護継電装置の電源系統図を示したものである。９はコネクタで、図４で示す電源部７と外部電源とを中継する。外部電源が例えば直流１１０Ｖの制御電源の場合、直流１１０Ｖの制御電源を中継して電源部７に印加する。電源部７ではＤＣ／ＤＣ電源回路により直流１１０Ｖを３．３Ｖに降圧し、リセット回路８を介して保護継電装置のディジタル回路の電源３．３Ｖを生成する。
図２はリセット回路８の機能構成図を示したもので、ディジタル回路電源に介挿される電源供給用のスイッチング素子（以下ＦＥＴという）８１を境にしてディジタル回路電源の上流（電源部７）側および下流側、すなわちスイッチング素子がＰチャンネルＦＥＴの場合、ソースＳ側（ディジタル回路電源の上流側）に３．３ＶのＡ電源を、ドレインＤ側（ディジタル回路電源の下流側）に３．３ＶのＢ電源が形成される。
８２はリセット要因検出部で、このリセット要因検出部８２には、保護継電装置の監視機能に基づく複数のリセット要因Ａ〜Ｎが入力されるオア（ＯＲ）機能とトリガパルス発生機能を備えてＢ電源側に接続される。８３はＡ電源に接続されるタイマー回路で、例えば立ち上がりエッジで２００ｍｓのＨパルスでワンショット・マルチバイブレータとして動作し、抵抗とコンデンサ容量値で決まる一定時間パルスを出力する。８４はノット回路で、タイマー回路８３の出力を否定してＦＥＴ８１のゲート信号として出力する。Ｒは抵抗である。
以上のように構成されたリセット回路８は、正常時にＦＥＴ８１はオン状態となっており、保護継電装置のディジタル回路にはＢ電源３．３Ｖの電圧が供給されている。この状態で、何等かの理由によりリセット要因が発生すると、リセット要因検出部８２はこれを検出して図３（ａ）で示すトリガ信号を発生しタイマー回路８３を動作させる。
タイマー回路８３は、図３（ｂ）で示すようにトリガ信号発生により抵抗とコンデンサ容量値で決まる一定時間”Ｈ”状態となり、その間ノット回路８４の出力を”Ｌ”状態とし、図３（ｄ）で示すようにＦＥＴ８１をオフ状態とする。これにより、Ｂ電源が遮断されてＢ電源に接続されたディジタル回路全体がリセットされる。なお、図３（ｃ）で示すようにＡ電源は遮断されることがないため、Ａ電源に接続されるディジタル回路の動作はそのまま継続される。
以上本発明によれば、リセット要因発生時に、保護継電装置のディジタル回路を瞬時遮断することで確実にリセットするものである。特に、要求されるリセット要因と共に、ラッチアップ等の電気的に不安定状態となっている回路で、通常のリセット回路では受け付けない異常状態の場合にも有効であり、簡易な回路でリセットが可能となるものである。
１… アナログ入力部
２… ディジタル信号処理部
３… ディジタル入出力部
７… 電源部
８… リセット回路
８１… スイッチング素子（ＦＥＴ）
８２… リセット要因検出部
８３… タイマー回路
８４… ノット回路
２… ディジタル信号処理部
３… ディジタル入出力部
７… 電源部
８… リセット回路
８１… スイッチング素子（ＦＥＴ）
８２… リセット要因検出部
８３… タイマー回路
８４… ノット回路
Claims (2)
- 電力系統のアナログの電気量を取り込んでＡ／Ｄ変換器を介してディジタル信号に変換し、ディジタル信号処理部で保護演算を行う保護継電器装置であって、ディジタル信号処理時の信号の良否を監視し、信号異常時に当該状態をリセットするリセット回路において、
前記保護継電器装置のディジタル回路電源に介挿されて、通常はオン状態が維持されているスイッチング素子と、
前記スイッチング素子が介挿されたディジタル回路電源の下流側に接続されてリセット要因発生時にトリガ信号を発生するリセット要因検出回路と、
前記スイッチング素子が介挿されたディジタル回路電源の上流側に接続されて前記リセット要因検出回路からのトリガ信号で動作し、抵抗とコンデンサ容量値で決まる一定時間信号を出力して前記スイッチング素子をオフ状態とするタイマー回路と、
を備えたことを特徴とする保護継電器装置のリセット回路。 - 前記スイッチング素子はＰチャンネルＦＥＴであることを特徴とする請求項１記載の保護継電器装置のリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016216834A JP2018078663A (ja) | 2016-11-07 | 2016-11-07 | 保護継電器装置のリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016216834A JP2018078663A (ja) | 2016-11-07 | 2016-11-07 | 保護継電器装置のリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2018078663A true JP2018078663A (ja) | 2018-05-17 |
Family
ID=62150881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016216834A Pending JP2018078663A (ja) | 2016-11-07 | 2016-11-07 | 保護継電器装置のリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2018078663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7001011B2 (ja) | 2017-12-08 | 2022-01-19 | 株式会社明電舎 | ディジタル形保護継電器の電源シーケンス制御装置 |
-
2016
- 2016-11-07 JP JP2016216834A patent/JP2018078663A/ja active Pending
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