JP2001249952A - 回路設計装置および方法 - Google Patents
回路設計装置および方法Info
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Abstract
(57)【要約】
【課題】 回路の最適化を高速に処理する回路設計装置
および方法を提供する 【解決手段】 本発明の回路設計装置は、１つの回路１
００を分割して複数の分割回路１１１、１１２、１１３
および１１４を生成する論理回路分割手段６と、回路１
００の制約値を用いて複数の分割回路１１１、１１２、
１１３および１１４の各々の個別制約値を求める分割制
約値生成手段８と、複数の分割回路１１１、１１２、１
１３および１１４の各々に対して対応する個別制約値に
基づいて最適化を行う分割回路最適化手段１０と、分割
回路最適化手段１０により最適化された複数の分割回路
１１１０、１１２０、１１３０および１１４０を結合し
て1つの回路１０００を生成する分割回路マージ手段１
２とを含む。
および方法を提供する 【解決手段】 本発明の回路設計装置は、１つの回路１
００を分割して複数の分割回路１１１、１１２、１１３
および１１４を生成する論理回路分割手段６と、回路１
００の制約値を用いて複数の分割回路１１１、１１２、
１１３および１１４の各々の個別制約値を求める分割制
約値生成手段８と、複数の分割回路１１１、１１２、１
１３および１１４の各々に対して対応する個別制約値に
基づいて最適化を行う分割回路最適化手段１０と、分割
回路最適化手段１０により最適化された複数の分割回路
１１１０、１１２０、１１３０および１１４０を結合し
て1つの回路１０００を生成する分割回路マージ手段１
２とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、回路設計装置およ
び方法に関し、特に、回路の最適化処理を行う回路設計
装置および方法に関する。
び方法に関し、特に、回路の最適化処理を行う回路設計
装置および方法に関する。
【０００２】
【従来の技術】従来この種の回路設計装置および方法で
は、論理回路全体に対して論理最適化を行っていた（以
下、第1の従来技術という）。また、他の従来の論理最
適化方法では、論理回路全体を複数のサブブロックに人
手で分割した後、各サブブロック毎に論理最適化してい
た（以下、第２の従来技術という）。
は、論理回路全体に対して論理最適化を行っていた（以
下、第1の従来技術という）。また、他の従来の論理最
適化方法では、論理回路全体を複数のサブブロックに人
手で分割した後、各サブブロック毎に論理最適化してい
た（以下、第２の従来技術という）。
【０００３】
【発明が解決しようとする課題】第1の従来技術では、
多大な処理時間を要し、かつ、最適化処理を１つのプロ
セスでしか行えないという欠点がある。第１の従来技術
は、回路を分割せずに最適化処理を行っていたためであ
る。
多大な処理時間を要し、かつ、最適化処理を１つのプロ
セスでしか行えないという欠点がある。第１の従来技術
は、回路を分割せずに最適化処理を行っていたためであ
る。
【０００４】第2の従来技術では、サブブロック分割に
人手工数がかかり、かつ、各サブブロックの最適化に必
要な目標値を別途作成しなければならない、という欠点
がある。そこで、本発明の目的は、回路を自動的に分割
して分割回路を生成する回路設計装置および方法を提供
することにある。また、本発明の他の目的は、回路の最
適化を高速に処理する回路設計装置および方法を提供す
ることにある。
人手工数がかかり、かつ、各サブブロックの最適化に必
要な目標値を別途作成しなければならない、という欠点
がある。そこで、本発明の目的は、回路を自動的に分割
して分割回路を生成する回路設計装置および方法を提供
することにある。また、本発明の他の目的は、回路の最
適化を高速に処理する回路設計装置および方法を提供す
ることにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明の回路設計装置は、１つの回路を分割して複数
の分割回路を生成する第１の手段と、前記回路の制約値
を用いて前記複数の分割回路の各々の個別制約値を求め
る第２の手段と、前記複数の分割回路の各々に対して対
応する前記個別制約値に基づいて最適化を行う第３の手
段と、この第３の手段により最適化された複数の分割回
路を結合して1つの回路を生成する第４の手段とを含
む。
に本発明の回路設計装置は、１つの回路を分割して複数
の分割回路を生成する第１の手段と、前記回路の制約値
を用いて前記複数の分割回路の各々の個別制約値を求め
る第２の手段と、前記複数の分割回路の各々に対して対
応する前記個別制約値に基づいて最適化を行う第３の手
段と、この第３の手段により最適化された複数の分割回
路を結合して1つの回路を生成する第４の手段とを含
む。
【０００６】また、本発明の他の回路設計装置は、前記
第１の手段は、前記回路に含まれる論理素子の出力信号
を切断点として該回路を分割することを特徴とする。
第１の手段は、前記回路に含まれる論理素子の出力信号
を切断点として該回路を分割することを特徴とする。
【０００７】さらに、本発明の他の回路設計装置は、前
記第１の手段は、出力信号が複数の論理素子に接続して
いる論理素子を抽出する抽出手段と、この抽出手段が抽
出した論理素子の出力信号を切断点と決定する決定手段
とを有することを特徴とする。
記第１の手段は、出力信号が複数の論理素子に接続して
いる論理素子を抽出する抽出手段と、この抽出手段が抽
出した論理素子の出力信号を切断点と決定する決定手段
とを有することを特徴とする。
【０００８】また、本発明の他の回路設計装置は、前記
制約値は遅延制限時間であることを特徴とする。
制約値は遅延制限時間であることを特徴とする。
【０００９】さらに、本発明の他の回路設計装置は、前
記第２の手段は、前記複数の分割回路の接続関係から対
応する分割回路の個別制約値を求めることを特徴とす
る。
記第２の手段は、前記複数の分割回路の接続関係から対
応する分割回路の個別制約値を求めることを特徴とす
る。
【００１０】また、本発明の他の回路設計装置は、前記
複数の分割回路は第１および第２の分割回路を含み、前
記第１の分割回路は第１の遅延時間を有し、前記第２の
分割回路は前記第１の分割回路の出力端に接続されてい
るとともに第２の遅延時間を有し、前記第２の手段は前
記第１および第２の遅延時間の比に基づいて前記第１お
よび第２の分割回路の個別制約値を求めることを特徴と
する。
複数の分割回路は第１および第２の分割回路を含み、前
記第１の分割回路は第１の遅延時間を有し、前記第２の
分割回路は前記第１の分割回路の出力端に接続されてい
るとともに第２の遅延時間を有し、前記第２の手段は前
記第１および第２の遅延時間の比に基づいて前記第１お
よび第２の分割回路の個別制約値を求めることを特徴と
する。
【００１１】さらに、本発明の他の回路設計装置は、前
記第２の手段は前記第１および第２の遅延時間の比を用
いて前記回路の制約値を比例配分して前記第１および第
２の分割回路の個別制約値を求めることを特徴とする。
記第２の手段は前記第１および第２の遅延時間の比を用
いて前記回路の制約値を比例配分して前記第１および第
２の分割回路の個別制約値を求めることを特徴とする。
【００１２】また、本発明の他の回路設計装置は、前記
複数の分割回路は、第１の分割回路と、第２の分割回路
と、前記第１および第２の分割回路の出力信号をそれぞ
れ入力する第３の分割回路と、前記第１および第２の分
割回路の出力信号をそれぞれ入力する第４の分割回路と
を含み、前記第１の分割回路と前記第３の分割回路との
関係から当該第１および３の分割回路の個別制約値をそ
れぞれ求め、前記第２の分割回路と前記第３の分割回路
との関係から当該第２よび３の分割回路の個別制約値を
それぞれ求め、記第１の分割回路と前記第４の分割回路
との関係から当該第１および４の分割回路の個別制約値
をそれぞれ求め、前記第２回路と前記第４の分割回路と
の関係から当該第２よび４の分割回路の個別制約値をそ
れぞれ求め、前記第１乃至第４の分割回路のそれぞれに
ついて複数得られた前記個別制約値のうちから最も制約
が厳しいものをその分割回路の個別制約値として生成す
ることを特徴とする。
複数の分割回路は、第１の分割回路と、第２の分割回路
と、前記第１および第２の分割回路の出力信号をそれぞ
れ入力する第３の分割回路と、前記第１および第２の分
割回路の出力信号をそれぞれ入力する第４の分割回路と
を含み、前記第１の分割回路と前記第３の分割回路との
関係から当該第１および３の分割回路の個別制約値をそ
れぞれ求め、前記第２の分割回路と前記第３の分割回路
との関係から当該第２よび３の分割回路の個別制約値を
それぞれ求め、記第１の分割回路と前記第４の分割回路
との関係から当該第１および４の分割回路の個別制約値
をそれぞれ求め、前記第２回路と前記第４の分割回路と
の関係から当該第２よび４の分割回路の個別制約値をそ
れぞれ求め、前記第１乃至第４の分割回路のそれぞれに
ついて複数得られた前記個別制約値のうちから最も制約
が厳しいものをその分割回路の個別制約値として生成す
ることを特徴とする。
【００１３】さらに、本発明の他の回路設計装置は、前
記第１の手段により生成された複数の分割回路の各々が
所定の規模の制約を満たしているか否かを識別する第５
の手段をさらに含む。
記第１の手段により生成された複数の分割回路の各々が
所定の規模の制約を満たしているか否かを識別する第５
の手段をさらに含む。
【００１４】本発明の回路設計装置は、１つの回路から
複数の分割回路を生成する第１の手段と、前記回路に含
まれ互いに接続された少なくとも２つの前記分割回路の
組の中から遅延時間が最大のものを選び、選ばれた分割
回路の組について各分割回路の個別制約値を求める第２
の手段と、前記第２の手段により制約値が求められた前
記分割回路について対応する前記個別制約値に基づいて
最適化を行う第３の手段と、この第３の手段により最適
化された分割回路と、前記第１の手段により生成され前
記第２の手段により選ばれた分割回路の組に含まれない
分割回路とを結合して1つの回路を生成する第４の手段
とを含む。
複数の分割回路を生成する第１の手段と、前記回路に含
まれ互いに接続された少なくとも２つの前記分割回路の
組の中から遅延時間が最大のものを選び、選ばれた分割
回路の組について各分割回路の個別制約値を求める第２
の手段と、前記第２の手段により制約値が求められた前
記分割回路について対応する前記個別制約値に基づいて
最適化を行う第３の手段と、この第３の手段により最適
化された分割回路と、前記第１の手段により生成され前
記第２の手段により選ばれた分割回路の組に含まれない
分割回路とを結合して1つの回路を生成する第４の手段
とを含む。
【００１５】また、本発明の他の回路設計装置は、前記
複数の分割回路は、第１の分割回路と、第２の分割回路
と、前記第１および第２の分割回路の出力信号をそれぞ
れ入力する第３の分割回路と、前記第１および第２の分
割回路の出力信号をそれぞれ入力する第４の分割回路と
を含み、前記第２の手段は、前記第１および第３の分割
回路からなる組を選択し、前記第１の分割回路と前記第
３の分割回路との関係から当該第１および３の分割回路
の個別制約値をそれぞれ求め、前記第３の手段は、前記
第１および第３の分割回路の最適化を行い、前記第４の
手段は、前記第３の手段により最適化された前記第１お
よび第３の分割回路と、前記第２および第４の分割回路
とを結合することを特徴とする。
複数の分割回路は、第１の分割回路と、第２の分割回路
と、前記第１および第２の分割回路の出力信号をそれぞ
れ入力する第３の分割回路と、前記第１および第２の分
割回路の出力信号をそれぞれ入力する第４の分割回路と
を含み、前記第２の手段は、前記第１および第３の分割
回路からなる組を選択し、前記第１の分割回路と前記第
３の分割回路との関係から当該第１および３の分割回路
の個別制約値をそれぞれ求め、前記第３の手段は、前記
第１および第３の分割回路の最適化を行い、前記第４の
手段は、前記第３の手段により最適化された前記第１お
よび第３の分割回路と、前記第２および第４の分割回路
とを結合することを特徴とする。
【００１６】本発明の回路設計方法は、１つの回路を分
割して複数の分割回路を生成するステップと、前記回路
の制約値を用いて前記複数の分割回路の各々の個別制約
値を求めるステップと、前記複数の分割回路の各々に対
して対応する前記個別制約値に基づいて最適化を行うス
テップと、最適化された複数の分割回路を結合して1つ
の回路を生成するステップとを含む。
割して複数の分割回路を生成するステップと、前記回路
の制約値を用いて前記複数の分割回路の各々の個別制約
値を求めるステップと、前記複数の分割回路の各々に対
して対応する前記個別制約値に基づいて最適化を行うス
テップと、最適化された複数の分割回路を結合して1つ
の回路を生成するステップとを含む。
【００１７】また、本発明の他の回路設計方法は、前記
分割回路を生成するステップにおいて、前記回路に含ま
れる論理素子の出力信号を切断点として該回路を分割す
ることを特徴とする。
分割回路を生成するステップにおいて、前記回路に含ま
れる論理素子の出力信号を切断点として該回路を分割す
ることを特徴とする。
【００１８】また、本発明の他の回路設計方法は、前記
分割回路を生成するステップにおいて、出力信号が複数
の論理素子に接続している論理素子を抽出し、抽出され
た論理素子の出力信号を切断点と決定することを特徴と
する。
分割回路を生成するステップにおいて、出力信号が複数
の論理素子に接続している論理素子を抽出し、抽出され
た論理素子の出力信号を切断点と決定することを特徴と
する。
【００１９】また、本発明の他の回路設計方法は、前記
個別制約値を求めるステップにおいて、前記制約値およ
び前記個別制約値として遅延制限時間を用いることを特
徴とする。
個別制約値を求めるステップにおいて、前記制約値およ
び前記個別制約値として遅延制限時間を用いることを特
徴とする。
【００２０】また、本発明の他の回路設計方法は、前記
個別制約値を求めるステップにおいて、前記複数の分割
回路の接続関係から対応する分割回路の個別制約値を求
めることを特徴とする。
個別制約値を求めるステップにおいて、前記複数の分割
回路の接続関係から対応する分割回路の個別制約値を求
めることを特徴とする。
【００２１】また、本発明の他の回路設計方法は、前記
分割回路を生成するステップにおいて、第１の遅延時間
を有する第１の分割回路と、この第１の分割回路の出力
端に接続されているとともに第２の遅延時間を有する第
２の分割回路とを生成し、前記個別制約値を求めるステ
ップにおいて、前記第１および第２の遅延時間の比に基
づいて前記第１および第２の分割回路の個別制約値を求
めることを特徴とする。
分割回路を生成するステップにおいて、第１の遅延時間
を有する第１の分割回路と、この第１の分割回路の出力
端に接続されているとともに第２の遅延時間を有する第
２の分割回路とを生成し、前記個別制約値を求めるステ
ップにおいて、前記第１および第２の遅延時間の比に基
づいて前記第１および第２の分割回路の個別制約値を求
めることを特徴とする。
【００２２】また、本発明の他の回路設計方法は、前記
個別制約値を求めるステップにおいて、前記第１および
第２の遅延時間の比を用いて前記回路の制約値を比例配
分して前記第１および第２の分割回路の個別制約値を求
めることを特徴とする。
個別制約値を求めるステップにおいて、前記第１および
第２の遅延時間の比を用いて前記回路の制約値を比例配
分して前記第１および第２の分割回路の個別制約値を求
めることを特徴とする。
【００２３】また、本発明の他の回路設計方法は、前記
分割回路を生成するステップにおいて、第１の分割回路
と、第２の分割回路と、前記第１および第２の分割回路
の出力信号をそれぞれ入力する第３の分割回路と、前記
第１および第２の分割回路の出力信号をそれぞれ入力す
る第４の分割回路とを生成し、前記個別制約値を求める
ステップにおいて、前記第１の分割回路と前記第３の分
割回路との関係から当該第１および３の分割回路の個別
制約値をそれぞれ求め、前記第２回路と前記第３の分割
回路との関係から当該第２よび３の分割回路の個別制約
値をそれぞれ求め、記第１の分割回路と前記第４の分割
回路との関係から当該第１および４の分割回路の個別制
約値をそれぞれ求め、前記第２回路と前記第４の分割回
路との関係から当該第２よび４の分割回路の個別制約値
をそれぞれ求め、前記第１乃至第４の分割回路のそれぞ
れについて複数得られた前記個別制約値のうちから最も
制約が厳しいものをその分割回路の個別制約値として生
成することを特徴とする。
分割回路を生成するステップにおいて、第１の分割回路
と、第２の分割回路と、前記第１および第２の分割回路
の出力信号をそれぞれ入力する第３の分割回路と、前記
第１および第２の分割回路の出力信号をそれぞれ入力す
る第４の分割回路とを生成し、前記個別制約値を求める
ステップにおいて、前記第１の分割回路と前記第３の分
割回路との関係から当該第１および３の分割回路の個別
制約値をそれぞれ求め、前記第２回路と前記第３の分割
回路との関係から当該第２よび３の分割回路の個別制約
値をそれぞれ求め、記第１の分割回路と前記第４の分割
回路との関係から当該第１および４の分割回路の個別制
約値をそれぞれ求め、前記第２回路と前記第４の分割回
路との関係から当該第２よび４の分割回路の個別制約値
をそれぞれ求め、前記第１乃至第４の分割回路のそれぞ
れについて複数得られた前記個別制約値のうちから最も
制約が厳しいものをその分割回路の個別制約値として生
成することを特徴とする。
【００２４】また、本発明の他の回路設計方法は、生成
された複数の分割回路の各々が所定の規模の制約を満た
しているか否かを識別するステップをさらに含むことを
特徴とする。
された複数の分割回路の各々が所定の規模の制約を満た
しているか否かを識別するステップをさらに含むことを
特徴とする。
【００２５】本発明の回路設計方法は、１つの回路から
複数の分割回路を生成するステップと、前記回路に含ま
れ互いに接続された少なくとも２つの前記分割回路の組
の中から遅延時間が最大のものを選択するステップと、
選択された分割回路の組について各分割回路の個別制約
値を前記回路の制約値を用いて求めるステップと、前記
個別制約値が求められた前記分割回路について対応する
前記個別制約値に基づいて最適化を行うステップと、前
記回路に含まれる前記分割回路のうち前記選択ステップ
において選択された前記分割回路の組に含まれないもの
と、前記最適化ステップにおいて最適化された分割回路
とを結合して1つの回路を生成するステップとを含む。
複数の分割回路を生成するステップと、前記回路に含ま
れ互いに接続された少なくとも２つの前記分割回路の組
の中から遅延時間が最大のものを選択するステップと、
選択された分割回路の組について各分割回路の個別制約
値を前記回路の制約値を用いて求めるステップと、前記
個別制約値が求められた前記分割回路について対応する
前記個別制約値に基づいて最適化を行うステップと、前
記回路に含まれる前記分割回路のうち前記選択ステップ
において選択された前記分割回路の組に含まれないもの
と、前記最適化ステップにおいて最適化された分割回路
とを結合して1つの回路を生成するステップとを含む。
【００２６】
【発明の実施の形態】次に本発明の回路設計装置および
方法の実施の形態について図面を参照して詳細に説明す
る。
方法の実施の形態について図面を参照して詳細に説明す
る。
【００２７】図１を参照すると、本発明の回路設計装置
は、論理回路格納手段１、最適化制約値格納手段２、分
割回路規模格納手段３、複数出力素子抽出手段４、複数
出力素子格納手段５、論理回路分割手段６、分割回路格
納手段７、分割制約値生成手段８、分割制約値格納手段
９、分割回路最適化手段１０、分割回路最適化結果格納
手段１１、分割回路マージ手段１２および分割回路マー
ジ結果格納手段１３を含む。論理回路格納手段１は、回
路図やハードウェア記述言語として表現され論理最適化
の対象となる論理回路の回路情報を格納している。論理
回路格納手段１には、例えば、図２に示されるような、
論理素子１０１（遅延値５．０ナノ秒、規模１０）、１
０２（遅延値５．０ナノ秒、規模１０）、１０３（遅延
値１０ナノ秒、規模２０）および１０４（遅延値１０ナ
ノ秒、規模２０）を有する論理回路１００が格納されて
いる。論理回路１００では、論理素子１０１の出力信号
が論理素子１０２と１０４とに入力され、規模とは、論
理素子が占める面積である。論理素子１０３の出力信号
が論理素子１０２と１０４とに入力された論理回路の情
報が格納されている。最適化制約値格納手段２は、論理
回路格納手段１に格納されている論理回路に対して論理
最適化処理を行うときに用いられる制約値を格納してい
る。制約値は、例えば、遅延制限時間である。制約値は
論理回路毎に決められている。本実施の形態では、最適
化制約値格納手段２は論理回路１００の制約値として１
０ナノ秒を格納している。分割回路規模格納手段３は、
分割後の回路の規模の最小制限値を格納している。規模
の最小制限値は、分割されて生成された分割回路が所定
の規模を満たしているか否かを判別するために用いられ
る。分割回路規模格納手段３には、例えば、規模１が格
納されている。複数出力素子抽出手段４は、論理回路格
納手段１に格納されている論理回路の中から、出力信号
が複数の他の論理素子に接続されている論理素子を選
び、選び出された論理素子の回路情報を複数出力素子格
納手段５に格納する。論理回路１００については、複数
出力素子抽出手段４は、論理素子１０１および１０３を
それぞれ選ぶ。複数出力素子格納手段５は複数出力素子
抽出手段４により抽出された論理素子に関する情報を格
納する。論理回路分割手段６は、複数出力素子格納手段
５が格納している論理素子の情報を得て当該論理素子の
出力信号を切り口（切断点）として、論理回路格納手段
１に格納されている論理回路を分割する。論理回路分割
手段６は、分割された回路の規模が所定の規模を超えて
いないか否かを分割回路規模格納手段３に格納された規
模の最小制限値に基づいて判別する。論理回路分割手段
６は、分割された回路の規模が所定の回路の規模以下な
らば、切り口として使用した論理素子を切り口とするこ
とをやめる。分割した回路が所定の規模を越えていれ
ば、論理回路分割手段６は分割回路を分割回路格納手段
７に格納する。
は、論理回路格納手段１、最適化制約値格納手段２、分
割回路規模格納手段３、複数出力素子抽出手段４、複数
出力素子格納手段５、論理回路分割手段６、分割回路格
納手段７、分割制約値生成手段８、分割制約値格納手段
９、分割回路最適化手段１０、分割回路最適化結果格納
手段１１、分割回路マージ手段１２および分割回路マー
ジ結果格納手段１３を含む。論理回路格納手段１は、回
路図やハードウェア記述言語として表現され論理最適化
の対象となる論理回路の回路情報を格納している。論理
回路格納手段１には、例えば、図２に示されるような、
論理素子１０１（遅延値５．０ナノ秒、規模１０）、１
０２（遅延値５．０ナノ秒、規模１０）、１０３（遅延
値１０ナノ秒、規模２０）および１０４（遅延値１０ナ
ノ秒、規模２０）を有する論理回路１００が格納されて
いる。論理回路１００では、論理素子１０１の出力信号
が論理素子１０２と１０４とに入力され、規模とは、論
理素子が占める面積である。論理素子１０３の出力信号
が論理素子１０２と１０４とに入力された論理回路の情
報が格納されている。最適化制約値格納手段２は、論理
回路格納手段１に格納されている論理回路に対して論理
最適化処理を行うときに用いられる制約値を格納してい
る。制約値は、例えば、遅延制限時間である。制約値は
論理回路毎に決められている。本実施の形態では、最適
化制約値格納手段２は論理回路１００の制約値として１
０ナノ秒を格納している。分割回路規模格納手段３は、
分割後の回路の規模の最小制限値を格納している。規模
の最小制限値は、分割されて生成された分割回路が所定
の規模を満たしているか否かを判別するために用いられ
る。分割回路規模格納手段３には、例えば、規模１が格
納されている。複数出力素子抽出手段４は、論理回路格
納手段１に格納されている論理回路の中から、出力信号
が複数の他の論理素子に接続されている論理素子を選
び、選び出された論理素子の回路情報を複数出力素子格
納手段５に格納する。論理回路１００については、複数
出力素子抽出手段４は、論理素子１０１および１０３を
それぞれ選ぶ。複数出力素子格納手段５は複数出力素子
抽出手段４により抽出された論理素子に関する情報を格
納する。論理回路分割手段６は、複数出力素子格納手段
５が格納している論理素子の情報を得て当該論理素子の
出力信号を切り口（切断点）として、論理回路格納手段
１に格納されている論理回路を分割する。論理回路分割
手段６は、分割された回路の規模が所定の規模を超えて
いないか否かを分割回路規模格納手段３に格納された規
模の最小制限値に基づいて判別する。論理回路分割手段
６は、分割された回路の規模が所定の回路の規模以下な
らば、切り口として使用した論理素子を切り口とするこ
とをやめる。分割した回路が所定の規模を越えていれ
ば、論理回路分割手段６は分割回路を分割回路格納手段
７に格納する。
【００２８】図３を参照すると、論理回路分割手段６
は、複数出力素子格納手段５に格納されている論理素子
１０１の出力信号を切り口として、論理回路格納手段１
に格納されている論理回路１００を、論理素子１０１を
持つ分割回路１１１、論理素子１０２を持つ分割回路１
１２、論理素子１０３を持つ分割回路１１３および論理
素子１０４を持つ分割回路１１４の４つの回路に分割す
る。論理回路分割手段６は、分割回路１１１、１０２、
１０３および１０４の回路規模が分割回路規模格納手段
３に格納されている回路規模の制限値１を満足するた
め、分割回路１１１、１０２、１０３および１０４を分
割回路格納手段７に格納する。
は、複数出力素子格納手段５に格納されている論理素子
１０１の出力信号を切り口として、論理回路格納手段１
に格納されている論理回路１００を、論理素子１０１を
持つ分割回路１１１、論理素子１０２を持つ分割回路１
１２、論理素子１０３を持つ分割回路１１３および論理
素子１０４を持つ分割回路１１４の４つの回路に分割す
る。論理回路分割手段６は、分割回路１１１、１０２、
１０３および１０４の回路規模が分割回路規模格納手段
３に格納されている回路規模の制限値１を満足するた
め、分割回路１１１、１０２、１０３および１０４を分
割回路格納手段７に格納する。
【００２９】分割制約値生成手段８は、図４に示される
ように、分割された複数の分割回路の接続関係からそれ
ぞれの分割回路に課される制約値を求める。具体的に
は、分割制約値生成手段８は、分割回路格納手段７に格
納されているすべての分割回路のうち、互いに接続され
ている分割回路の遅延値の比をとり、この遅延値の比に
応じて最適化制約値格納手段２に格納されている論理回
路１００の始点から終点までの制約値からそれぞれの分
割回路の制約値を生成し、分割制約値格納手段９に格納
する。分割制約値生成手段８は、分割回路格納手段７に
格納されている各分割回路の接続関係毎に遅延時間の比
から、最適化制約値格納手段２に格納されている制約値
１０ナノ秒を各分割回路に割り振り、割り振った遅延時
間を各分割回路の制約値として分割制約値格納手段９に
格納する。
ように、分割された複数の分割回路の接続関係からそれ
ぞれの分割回路に課される制約値を求める。具体的に
は、分割制約値生成手段８は、分割回路格納手段７に格
納されているすべての分割回路のうち、互いに接続され
ている分割回路の遅延値の比をとり、この遅延値の比に
応じて最適化制約値格納手段２に格納されている論理回
路１００の始点から終点までの制約値からそれぞれの分
割回路の制約値を生成し、分割制約値格納手段９に格納
する。分割制約値生成手段８は、分割回路格納手段７に
格納されている各分割回路の接続関係毎に遅延時間の比
から、最適化制約値格納手段２に格納されている制約値
１０ナノ秒を各分割回路に割り振り、割り振った遅延時
間を各分割回路の制約値として分割制約値格納手段９に
格納する。
【００３０】分割回路最適化手段１０は、分割回路格納
手段７に格納されている分割回路に対して、分割制約値
格納手段９に格納されている分割回路の制約値を用いて
複数の分割回路の論理最適化を並列に実行し、それぞれ
の最適化結果を分割回路最適化結果格納手段１１に格納
する。各分割回路に対して行われる最適化の処理は従来
行われている処理を適用することができる。
手段７に格納されている分割回路に対して、分割制約値
格納手段９に格納されている分割回路の制約値を用いて
複数の分割回路の論理最適化を並列に実行し、それぞれ
の最適化結果を分割回路最適化結果格納手段１１に格納
する。各分割回路に対して行われる最適化の処理は従来
行われている処理を適用することができる。
【００３１】分割回路マージ手段１２は、分割回路最適
化結果格納手段１１に格納されている複数の分割回路を
１つの論理回路にマージし、マージした回路を分割回路
マージ結果格納手段１３に格納する。分割回路マージ手
段１２に格納された論理回路が最適化処理が完了したも
のである。
化結果格納手段１１に格納されている複数の分割回路を
１つの論理回路にマージし、マージした回路を分割回路
マージ結果格納手段１３に格納する。分割回路マージ手
段１２に格納された論理回路が最適化処理が完了したも
のである。
【００３２】次に、本実施の形態の動作について詳細に
説明する。以下、本実施の形態では、図2に示される論
理回路１００について説明する。
説明する。以下、本実施の形態では、図2に示される論
理回路１００について説明する。
【００３３】論理回路格納手段１は、論理回路１００の
論理回路情報を格納している。最適化制約値格納手段２
には、論理回路格納手段１に格納されている論理回路１
００に対して論理最適化を行う場合の遅延制限値”１０
ナノ秒”が格納されている。分割回路規模格納手段３に
は、分割後の回路規模の最小制限値である”１０”が格
納されている。
論理回路情報を格納している。最適化制約値格納手段２
には、論理回路格納手段１に格納されている論理回路１
００に対して論理最適化を行う場合の遅延制限値”１０
ナノ秒”が格納されている。分割回路規模格納手段３に
は、分割後の回路規模の最小制限値である”１０”が格
納されている。
【００３４】複数出力素子抽出手段４は、論理回路格納
手段１に格納されている論理回路１００の回路情報を用
いて、論理回路１００の中から、出力信号が複数の論理
素子に接続している論理素子１０１および１０３を抽出
し、複数出力素子格納手段５に格納する。
手段１に格納されている論理回路１００の回路情報を用
いて、論理回路１００の中から、出力信号が複数の論理
素子に接続している論理素子１０１および１０３を抽出
し、複数出力素子格納手段５に格納する。
【００３５】論理回路分割手段６は、複数出力素子抽出
手段４により抽出され複数出力素子格納手段５に格納さ
れた論理素子１０１および１０３の出力信号を切り口と
して、論理回路格納手段１に格納されている論理回路１
００を、図３に示すように、分割回路１１１、１０２、
１０３および１０４に分割する。
手段４により抽出され複数出力素子格納手段５に格納さ
れた論理素子１０１および１０３の出力信号を切り口と
して、論理回路格納手段１に格納されている論理回路１
００を、図３に示すように、分割回路１１１、１０２、
１０３および１０４に分割する。
【００３６】分割された分割回路１１１、１１２、１１
３および１１４それぞれの回路規模が分割回路規模格納
手段３に格納されている回路規模１０以上であるため、
論理回路分割手段６は、分割回路１１１、１１２、１１
３および１１４を分割回路格納手段７に格納する。論理
回路分割手段６は、論理回路１００を分割するとき、各
分割回路で新たに発生したピン、分割回路１１１のＯ1、
分割回路１１３のＯ２、分割回路１１２のＩ１１および
Ｉ１２および分割回路１１４のＩ２１およびＩ２２に
は、接続先のピン名情報を付加する。具体的には、分割
回路１１１の出力端子Ｏ1にはピン名情報（分割回路１
１２／Ｉ１１、分割回路１１４／Ｉ２１）が付加され
る。分割回路１１３の出力端子Ｏ２にはピン名情報（分
割回路１１２／Ｉ１２、分割回路１１４／Ｉ２２）が付
与される。分割回路１１２の入力端子Ｉ１１にはピン名
情報（分割回路１１１／Ｏ１）が付加される。分割回路
１１２の入力端子Ｉ１２にはピン名情報（分割回路１１
３／Ｏ２）が付加される。分割回路１１４の入力端子Ｉ
２１にはピン名情報（分割回路１１１／Ｏ１）が付加さ
れる。分割回路１１４の入力端子Ｉ２２にはピン名情報
（分割回路１１３／Ｏ２）が付加される。分割制約値生
成手段８は、図４に示すように、分割回路格納手段７に
格納されている各分割回路の接続関係(分割回路１１１
−分割回路１１２)、(分割回路１１１−分割回路１１
４)、(分割回路１１３−分割回路１１２)および(分割回
路１１３−分割回路１１４)毎に遅延値の比を求める。
具体的には、分割回路１１１と分割回路１１２との制約
値の比は、分割回路１１１の遅延時間が５．０ナノ秒で
あり、分割回路１１２の遅延時間が５．０ナノ秒である
ため、５．０ナノ秒：５．０ナノ秒、すなわち、１：１
と得られる。分割回路１１１と分割回路１１４との制約
値の比は、分割回路１１１の遅延時間が５．０ナノ秒で
あり、分割回路１１４の遅延時間１０ナノ秒であるた
め、５．０ナノ秒：１０ナノ秒、すなわち、１：２と得
られる。分割回路１１３と分割回路１１２との比は、分
割回路１１３の遅延時間が１０ナノ秒であり、分割回路
１１２の遅延時間が５．０ナノ秒であるため、１０ナノ
秒：５．０ナノ秒、すなわち、２：１と得られる。分割
回路１１３と分割回路１１４との比は、分割回路１１３
の遅延時間が１０ナノ秒であり、分割回路１１４の遅延
時間が１０ナノ秒であるため、１０ナノ秒：１０ナノ
秒、すなわち、１：１と求められる。分割制約値生成手
段８は、制約値の比に応じて最適化制約値格納手段２に
格納されている制約値”１０ナノ秒”を各分割回路に分
配する。（分割回路１１１−分割回路１１２）の接続関
係からは分割回路１１１の制約値５．０ナノ秒および分
割回路１１２の制約値５．０ナノ秒が得られる。(分割
回路１１１−分割回路１１４)の接続関係からは分割回
路１１１の制約値３．３ナノ秒および分割回路１１４の
制約値６．７ナノ秒を得る。(分割回路１１３−分割回
路１１２)の接続関係からは、分割回路１１３の制約値
６．７ナノ秒および分割回路１１２の制約値３．３ナノ
秒が得られる。(分割回路１１３−分割回路１１４)の接
続関係から分割回路１１３の制約５．０ナノ秒および分
割回路１１４の制約５．０ナノ秒が得られる。分割制約
値生成手段８は、それぞれの分割回路について、複数得
られた制約値のうち最も制約が厳しいものを選び、その
分割回路の制約値として生成する。本実施の形態では、
最も遅延時間が小さいものが選ばれる。分割制約値生成
手段８は、分割回路１１１について制約値３．３ナノ秒
を、分割回路１１２について制約値３．３ナノ秒を、分
割回路１１３について制約値５．０ナノ秒を、分割回路
１１４について制約値５．０ナノ秒をそれぞれ制約値と
して分割制約値格納手段９に格納する。さらに具体的に
は、分割回路１１１に対する制約値は、分割回路１１１
と分割回路１１２との関係からは５．０ナノ秒、分割回
路１１１と分割回路１１４との関係からは３．３ナノ秒
がそれぞれ得られるが、分割制約値生成手段８は分割回
路１１１の制約値を３．３ナノ秒として生成する。分割
制約値生成手段８は、分割回路１１２の制約値について
は、５．０ナノ秒および３．３ナノ秒のうちから３．３
ナノ秒を選び、分割回路１１２の制約値として生成す
る。分割回路１１３の制約値は、分割回路１１３および
１０２の関係および分割回路１１３および１０４の関係
からそれぞれ６．７ナノ秒および５．０ナノ秒が得られ
るが、分割制約値生成手段８は５．０ナノ秒を選び分割
回路１１３の制約値として生成する。分割制約値生成手
段８は、分割回路１１４と分割回路１１１との関係から
得られた６．７ナノ秒および分割回路１１４と分割回路
１１３との関係から得られた５．０ナノ秒に基づいて、
分割回路１１４の制約値として５．０ナノ秒を生成す
る。分割回路最適化手段１０は、分割回路格納手段７に
格納されてい分割回路１１１、１１２、１１３および１
１４に対して、分割制約値格納手段９に格納されている
制約値(分割回路１１１＝３．３ナノ秒）、（分割回路
１１２＝３．３ナノ秒）、（分割回路１１３＝５．０ナ
ノ秒）および（分割回路１１４＝５．０ナノ秒)を使用
して論理最適化を並列に実行し、図５に示すような分割
回路１１１０、分割回路１１２０、分割回路１１３０、
分割回路１１４０の最適化結果を分割回路最適化結果格
納手段１１に格納する。分割回路マージ手段１２は、分
割回路最適化結果格納手段１１に格納されている分割回
路１１１０の出力信号端子Ｏ１０、分割回路１１２０の
入力信号端子Ｉ１１０およびＩ１２０、分割回路１１３
０の出力信号端子Ｏ２０および分割回路１１４０の入力
信号端子Ｉ２１０およびＩ２２０の情報を参照し、分割
回路１１１０の出力信号端子Ｏ１０を分割回路１１２０
の入力信号端子Ｉ１１０と分割回路１１４０の入力信号
端子Ｉ２１０とに接続し、分割回路１１２０の出力信号
端子Ｏ２０を分割回路１１３０の入力信号端子Ｉ１２０
と分割回路１１４０の入力信号端子Ｉ２２０とに接続し
１つの論理回路１０００を生成する。生成された論理回
路１０００は図６に示される。分割回路マージ手段１２
は、論理回路１０００を分割回路マージ結果格納手段１
３に格納する。以上のように、本実施の形態では、最適
化対象の論理回路１００を、出力信号が複数の論理素子
に接続している論理素子１０１および１０３の出力信号
を切り口として論理回路１００を複数の分割回路１１
１、１１２、１１３および１１４に分割し、分割した分
割回路１１１、１１２、１１３および１１４それぞれに
対して並列に論理最適化を行う。このため、論理回路の
最適化を複数の最適化処理に自動分割できる。さらに、
各最適化処理を並列に実行することにより回路全体の最
適化処理を高速に行うことができるという効果も本発明
にはある。
３および１１４それぞれの回路規模が分割回路規模格納
手段３に格納されている回路規模１０以上であるため、
論理回路分割手段６は、分割回路１１１、１１２、１１
３および１１４を分割回路格納手段７に格納する。論理
回路分割手段６は、論理回路１００を分割するとき、各
分割回路で新たに発生したピン、分割回路１１１のＯ1、
分割回路１１３のＯ２、分割回路１１２のＩ１１および
Ｉ１２および分割回路１１４のＩ２１およびＩ２２に
は、接続先のピン名情報を付加する。具体的には、分割
回路１１１の出力端子Ｏ1にはピン名情報（分割回路１
１２／Ｉ１１、分割回路１１４／Ｉ２１）が付加され
る。分割回路１１３の出力端子Ｏ２にはピン名情報（分
割回路１１２／Ｉ１２、分割回路１１４／Ｉ２２）が付
与される。分割回路１１２の入力端子Ｉ１１にはピン名
情報（分割回路１１１／Ｏ１）が付加される。分割回路
１１２の入力端子Ｉ１２にはピン名情報（分割回路１１
３／Ｏ２）が付加される。分割回路１１４の入力端子Ｉ
２１にはピン名情報（分割回路１１１／Ｏ１）が付加さ
れる。分割回路１１４の入力端子Ｉ２２にはピン名情報
（分割回路１１３／Ｏ２）が付加される。分割制約値生
成手段８は、図４に示すように、分割回路格納手段７に
格納されている各分割回路の接続関係(分割回路１１１
−分割回路１１２)、(分割回路１１１−分割回路１１
４)、(分割回路１１３−分割回路１１２)および(分割回
路１１３−分割回路１１４)毎に遅延値の比を求める。
具体的には、分割回路１１１と分割回路１１２との制約
値の比は、分割回路１１１の遅延時間が５．０ナノ秒で
あり、分割回路１１２の遅延時間が５．０ナノ秒である
ため、５．０ナノ秒：５．０ナノ秒、すなわち、１：１
と得られる。分割回路１１１と分割回路１１４との制約
値の比は、分割回路１１１の遅延時間が５．０ナノ秒で
あり、分割回路１１４の遅延時間１０ナノ秒であるた
め、５．０ナノ秒：１０ナノ秒、すなわち、１：２と得
られる。分割回路１１３と分割回路１１２との比は、分
割回路１１３の遅延時間が１０ナノ秒であり、分割回路
１１２の遅延時間が５．０ナノ秒であるため、１０ナノ
秒：５．０ナノ秒、すなわち、２：１と得られる。分割
回路１１３と分割回路１１４との比は、分割回路１１３
の遅延時間が１０ナノ秒であり、分割回路１１４の遅延
時間が１０ナノ秒であるため、１０ナノ秒：１０ナノ
秒、すなわち、１：１と求められる。分割制約値生成手
段８は、制約値の比に応じて最適化制約値格納手段２に
格納されている制約値”１０ナノ秒”を各分割回路に分
配する。（分割回路１１１−分割回路１１２）の接続関
係からは分割回路１１１の制約値５．０ナノ秒および分
割回路１１２の制約値５．０ナノ秒が得られる。(分割
回路１１１−分割回路１１４)の接続関係からは分割回
路１１１の制約値３．３ナノ秒および分割回路１１４の
制約値６．７ナノ秒を得る。(分割回路１１３−分割回
路１１２)の接続関係からは、分割回路１１３の制約値
６．７ナノ秒および分割回路１１２の制約値３．３ナノ
秒が得られる。(分割回路１１３−分割回路１１４)の接
続関係から分割回路１１３の制約５．０ナノ秒および分
割回路１１４の制約５．０ナノ秒が得られる。分割制約
値生成手段８は、それぞれの分割回路について、複数得
られた制約値のうち最も制約が厳しいものを選び、その
分割回路の制約値として生成する。本実施の形態では、
最も遅延時間が小さいものが選ばれる。分割制約値生成
手段８は、分割回路１１１について制約値３．３ナノ秒
を、分割回路１１２について制約値３．３ナノ秒を、分
割回路１１３について制約値５．０ナノ秒を、分割回路
１１４について制約値５．０ナノ秒をそれぞれ制約値と
して分割制約値格納手段９に格納する。さらに具体的に
は、分割回路１１１に対する制約値は、分割回路１１１
と分割回路１１２との関係からは５．０ナノ秒、分割回
路１１１と分割回路１１４との関係からは３．３ナノ秒
がそれぞれ得られるが、分割制約値生成手段８は分割回
路１１１の制約値を３．３ナノ秒として生成する。分割
制約値生成手段８は、分割回路１１２の制約値について
は、５．０ナノ秒および３．３ナノ秒のうちから３．３
ナノ秒を選び、分割回路１１２の制約値として生成す
る。分割回路１１３の制約値は、分割回路１１３および
１０２の関係および分割回路１１３および１０４の関係
からそれぞれ６．７ナノ秒および５．０ナノ秒が得られ
るが、分割制約値生成手段８は５．０ナノ秒を選び分割
回路１１３の制約値として生成する。分割制約値生成手
段８は、分割回路１１４と分割回路１１１との関係から
得られた６．７ナノ秒および分割回路１１４と分割回路
１１３との関係から得られた５．０ナノ秒に基づいて、
分割回路１１４の制約値として５．０ナノ秒を生成す
る。分割回路最適化手段１０は、分割回路格納手段７に
格納されてい分割回路１１１、１１２、１１３および１
１４に対して、分割制約値格納手段９に格納されている
制約値(分割回路１１１＝３．３ナノ秒）、（分割回路
１１２＝３．３ナノ秒）、（分割回路１１３＝５．０ナ
ノ秒）および（分割回路１１４＝５．０ナノ秒)を使用
して論理最適化を並列に実行し、図５に示すような分割
回路１１１０、分割回路１１２０、分割回路１１３０、
分割回路１１４０の最適化結果を分割回路最適化結果格
納手段１１に格納する。分割回路マージ手段１２は、分
割回路最適化結果格納手段１１に格納されている分割回
路１１１０の出力信号端子Ｏ１０、分割回路１１２０の
入力信号端子Ｉ１１０およびＩ１２０、分割回路１１３
０の出力信号端子Ｏ２０および分割回路１１４０の入力
信号端子Ｉ２１０およびＩ２２０の情報を参照し、分割
回路１１１０の出力信号端子Ｏ１０を分割回路１１２０
の入力信号端子Ｉ１１０と分割回路１１４０の入力信号
端子Ｉ２１０とに接続し、分割回路１１２０の出力信号
端子Ｏ２０を分割回路１１３０の入力信号端子Ｉ１２０
と分割回路１１４０の入力信号端子Ｉ２２０とに接続し
１つの論理回路１０００を生成する。生成された論理回
路１０００は図６に示される。分割回路マージ手段１２
は、論理回路１０００を分割回路マージ結果格納手段１
３に格納する。以上のように、本実施の形態では、最適
化対象の論理回路１００を、出力信号が複数の論理素子
に接続している論理素子１０１および１０３の出力信号
を切り口として論理回路１００を複数の分割回路１１
１、１１２、１１３および１１４に分割し、分割した分
割回路１１１、１１２、１１３および１１４それぞれに
対して並列に論理最適化を行う。このため、論理回路の
最適化を複数の最適化処理に自動分割できる。さらに、
各最適化処理を並列に実行することにより回路全体の最
適化処理を高速に行うことができるという効果も本発明
にはある。
【００３７】次に、本発明の第２の実施の形態について
詳細に説明する。図７を参照すると、第２の実施の形態
の回路設計装置は、論理回路格納手段１、最適化制約値
格納手段２、分割回路規模格納手段３、複数出力素子抽
出手段４、複数出力素子格納手段５、論理回路分割手段
６、分割回路格納手段７、分割制約値生成手段８０、分
割制約値格納手段９、分割回路最適化手段１０、分割回
路最適化結果格納手段１１、分割回路マージ手段１２お
よび分割回路マージ結果格納手段１３を含む。論理回路
格納手段１、最適化制約値格納手段２、分割回路規模格
納手段３、複数出力素子抽出手段４、複数出力素子格納
手段５、論理回路分割手段６、分割回路格納手段７は、
図１のものと同様の構成である。分割制約値生成手段８
０は、論理回路格納手段１に格納されている論理回路に
含まれる論理素子の中で最も遅延時間が大きい論理素子
の接続の組合せを選び、この遅延時間が最大の組合せを
構成する分割回路の遅延時間の比を求める。分割制約値
生成手段８０は、求められた遅延時間の比に基づいて最
適化制約値格納手段２に格納されている制約値を遅延時
間が最大となる組合せを構成するそれぞれの分割回路に
比例配分し、これらの分割回路の制約値を求める。具体
的には、分割制約値生成手段８０は、分割回路の接続関
係である、分割回路１１１−分割回路１１２、分割回路
１１１−分割回路１１４、分割回路１１３-分割回路１
１２および分割回路１１３-分割回路１１４の中から分
割回路１１３−分割回路１１４の組合せを遅延時間が最
大となる組合せとして選択する。分割制約値生成手段８
０は、分割回路格納手段７に格納されている図３の分割
回路(分割回路１１３−分割回路１１４)の遅延値の比
(分割回路１１３：分割回路１１４＝１：１)を求める。
分割制約値生成手段８０は、遅延時間の比に応じて最適
化制約値格納手段２に格納されている制約値”１０ナノ
秒”から分割回路１１３の制約５．０ナノ秒、分割回路
１１４の制約５．０ナノ秒をそれぞれ生成し、分割制約
値格納手段９に格納する。分割回路最適化手段１０は、
分割制約値格納手段９に格納されている制約値（分割回
路１１３＝５．０ナノ秒）（分割回路１１４＝５．０ナ
ノ秒)を使用して、分割回路格納手段７に格納されてい
る分割回路分割回路１１３および分割回路１１４に対し
て論理最適化処理を並列に実行し、図８に示すような最
適化後の分割回路１２３０および分割回路１２４０と、
最適化をしていない分割回路分割回路１１１および分割
回路１１２を最適化結果格納手段１１に格納する。
詳細に説明する。図７を参照すると、第２の実施の形態
の回路設計装置は、論理回路格納手段１、最適化制約値
格納手段２、分割回路規模格納手段３、複数出力素子抽
出手段４、複数出力素子格納手段５、論理回路分割手段
６、分割回路格納手段７、分割制約値生成手段８０、分
割制約値格納手段９、分割回路最適化手段１０、分割回
路最適化結果格納手段１１、分割回路マージ手段１２お
よび分割回路マージ結果格納手段１３を含む。論理回路
格納手段１、最適化制約値格納手段２、分割回路規模格
納手段３、複数出力素子抽出手段４、複数出力素子格納
手段５、論理回路分割手段６、分割回路格納手段７は、
図１のものと同様の構成である。分割制約値生成手段８
０は、論理回路格納手段１に格納されている論理回路に
含まれる論理素子の中で最も遅延時間が大きい論理素子
の接続の組合せを選び、この遅延時間が最大の組合せを
構成する分割回路の遅延時間の比を求める。分割制約値
生成手段８０は、求められた遅延時間の比に基づいて最
適化制約値格納手段２に格納されている制約値を遅延時
間が最大となる組合せを構成するそれぞれの分割回路に
比例配分し、これらの分割回路の制約値を求める。具体
的には、分割制約値生成手段８０は、分割回路の接続関
係である、分割回路１１１−分割回路１１２、分割回路
１１１−分割回路１１４、分割回路１１３-分割回路１
１２および分割回路１１３-分割回路１１４の中から分
割回路１１３−分割回路１１４の組合せを遅延時間が最
大となる組合せとして選択する。分割制約値生成手段８
０は、分割回路格納手段７に格納されている図３の分割
回路(分割回路１１３−分割回路１１４)の遅延値の比
(分割回路１１３：分割回路１１４＝１：１)を求める。
分割制約値生成手段８０は、遅延時間の比に応じて最適
化制約値格納手段２に格納されている制約値”１０ナノ
秒”から分割回路１１３の制約５．０ナノ秒、分割回路
１１４の制約５．０ナノ秒をそれぞれ生成し、分割制約
値格納手段９に格納する。分割回路最適化手段１０は、
分割制約値格納手段９に格納されている制約値（分割回
路１１３＝５．０ナノ秒）（分割回路１１４＝５．０ナ
ノ秒)を使用して、分割回路格納手段７に格納されてい
る分割回路分割回路１１３および分割回路１１４に対し
て論理最適化処理を並列に実行し、図８に示すような最
適化後の分割回路１２３０および分割回路１２４０と、
最適化をしていない分割回路分割回路１１１および分割
回路１１２を最適化結果格納手段１１に格納する。
【００３８】分割回路マージ手段１２は、分割回路最適
化結果格納手段１１に格納されている分割回路１１１の
出力信号端子Ｏ１、分割回路１１２の入力信号端子Ｉ１
１およびＩ１２、分割回路１２３０の出力信号端子Ｏ２
２および分割回路１２４０の入力信号端子Ｉ２２１およ
びＩ２２２の情報を参照し、分割回路１１１の出力信号
端子Ｏ１を分割回路１１２の入力信号端子Ｉ１１と分割
回路１２４０の入力信号端子Ｉ２２１とに接続し、分割
回路１２３０の出力信号端子Ｏ２２を分割回路１１２の
入力信号端子Ｉ１２と分割回路１２４０の入力信号端子
Ｉ２２２とに接続し１つの論理回路１２０を生成する。
生成された論理回路１１０は図９に示される。分割回路
マージ手段１２は、論理回路１２０を分割回路マージ結
果格納手段１３に格納する。
化結果格納手段１１に格納されている分割回路１１１の
出力信号端子Ｏ１、分割回路１１２の入力信号端子Ｉ１
１およびＩ１２、分割回路１２３０の出力信号端子Ｏ２
２および分割回路１２４０の入力信号端子Ｉ２２１およ
びＩ２２２の情報を参照し、分割回路１１１の出力信号
端子Ｏ１を分割回路１１２の入力信号端子Ｉ１１と分割
回路１２４０の入力信号端子Ｉ２２１とに接続し、分割
回路１２３０の出力信号端子Ｏ２２を分割回路１１２の
入力信号端子Ｉ１２と分割回路１２４０の入力信号端子
Ｉ２２２とに接続し１つの論理回路１２０を生成する。
生成された論理回路１１０は図９に示される。分割回路
マージ手段１２は、論理回路１２０を分割回路マージ結
果格納手段１３に格納する。
【００３９】本実施の形態は、論理回路１００に含まれ
互いに接続された少なくとも２つの分割回路の組の中か
ら遅延時間が最大のものを選び、選ばれた分割回路の
組、分割回路１２３０および１２４０について各分割回
路の個別制約値を求める分割制約値生成手段８０を有す
る。本実施の形態では、分割制約値生成手段８０により
制約値が求められた分割回路１２３０および１２４０に
ついてのみ対応する個別制約値に基づいて最適化を行
う。このため、本発明は最適化処理の対象となる分割回
路の数を削減できる。さらに、処理時間を削減できると
いう効果も本発明にはある。
互いに接続された少なくとも２つの分割回路の組の中か
ら遅延時間が最大のものを選び、選ばれた分割回路の
組、分割回路１２３０および１２４０について各分割回
路の個別制約値を求める分割制約値生成手段８０を有す
る。本実施の形態では、分割制約値生成手段８０により
制約値が求められた分割回路１２３０および１２４０に
ついてのみ対応する個別制約値に基づいて最適化を行
う。このため、本発明は最適化処理の対象となる分割回
路の数を削減できる。さらに、処理時間を削減できると
いう効果も本発明にはある。
【００４０】
【発明の効果】以上説明したように、本発明では、最適
化対象の回路を、出力信号が複数の論理素子に接続して
いる論理素子の出力信号を切り口として回路を複数の分
割回路に分割し、分割した分割回路それぞれに対して並
列に論理最適化を行う。このため、回路の最適化を複数
の最適化処理に自動分割し、各最適化処理を並列に実行
することにより回路全体の最適化処理を高速に行うこと
ができる。
化対象の回路を、出力信号が複数の論理素子に接続して
いる論理素子の出力信号を切り口として回路を複数の分
割回路に分割し、分割した分割回路それぞれに対して並
列に論理最適化を行う。このため、回路の最適化を複数
の最適化処理に自動分割し、各最適化処理を並列に実行
することにより回路全体の最適化処理を高速に行うこと
ができる。
【００４１】また、本発明では、回路に含まれ互いに接
続された少なくとも２つの分割回路の組の中から遅延時
間が最大のものを選び、選ばれた分割回路の組、分割回
路について各分割回路の個別制約値を求める手段が設け
られる。本発明では、この手段により制約値が求められ
た分割回路についてのみ対応する個別制約値に基づいて
最適化を行う。このため、本発明は最適化処理の対象と
なる分割回路の数を削減できる。さらに、処理時間を削
減できるという効果も本発明にはある。
続された少なくとも２つの分割回路の組の中から遅延時
間が最大のものを選び、選ばれた分割回路の組、分割回
路について各分割回路の個別制約値を求める手段が設け
られる。本発明では、この手段により制約値が求められ
た分割回路についてのみ対応する個別制約値に基づいて
最適化を行う。このため、本発明は最適化処理の対象と
なる分割回路の数を削減できる。さらに、処理時間を削
減できるという効果も本発明にはある。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】論理回路１００を示す図である。
【図３】分割回路１１１、１１２、１１３および１１４
を示す図である。
を示す図である。
【図４】の動作を示す図である。
【図５】最適化された分割回路１１１０、１１２０、１
１３０および１１４０を示す図である。
１３０および１１４０を示す図である。
【図６】論理回路１０００を示す図である。
【図７】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図８】分割回路１１１、１１２、１２３および１２４
を示す図である。
を示す図である。
【図９】論理回路１０００を示す図である。
１ 論理回路格納手段 ２ 最適化制約値格納手段 ３ 分割回路規模格納手段 ４ 複数出力素子抽出手段 ５ 複数出力素子格納手段 ６ 論理回路分割手段 ７ 分割回路格納手段 ８ 分割制約値生成手段 ９ 分割制約値格納手段 １０ 分割回路最適化手段 １１ 分割回路最適化結果格納手段 １２ 分割回路マージ手段 １３ 分割回路マージ結果格納手段 ８０ 分割制約値生成手段
Claims (21)
- 【請求項１】 １つの回路を分割して複数の分割回路を
生成する第１の手段と、 前記回路の制約値を用いて前記複数の分割回路の各々の
個別制約値を求める第２の手段と、 前記複数の分割回路の各々に対して対応する前記個別制
約値に基づいて最適化を行う第３の手段と、 この第３の手段により最適化された複数の分割回路を結
合して1つの回路を生成する第４の手段とを含むことを
特徴とする回路設計装置。 - 【請求項２】 前記第１の手段は、前記回路に含まれる
論理素子の出力信号を切断点として該回路を分割するこ
とを特徴とする請求項１記載の回路設計装置。 - 【請求項３】 前記第１の手段は、 出力信号が複数の論理素子に接続している論理素子を抽
出する抽出手段と、 この抽出手段が抽出した論理素子の出力信号を切断点と
決定する決定手段とを有することを特徴とする請求項１
記載の回路設計装置。 - 【請求項４】 前記制約値は遅延制限時間であることを
特徴とする請求項１記載の回路設計装置。 - 【請求項５】 前記第２の手段は、前記複数の分割回路
の接続関係から対応する分割回路の個別制約値を求める
ことを特徴とする請求項１記載の回路設計装置。 - 【請求項６】 前記複数の分割回路は第１および第２の
分割回路を含み、前記第１の分割回路は第１の遅延時間
を有し、前記第２の分割回路は前記第１の分割回路の出
力端に接続されているとともに第２の遅延時間を有し、 前記第２の手段は前記第１および第２の遅延時間の比に
基づいて前記第１および第２の分割回路の個別制約値を
求めることを特徴とする請求項１記載の回路設計装置。 - 【請求項７】 前記第２の手段は前記第１および第２の
遅延時間の比を用いて前記回路の制約値を比例配分して
前記第１および第２の分割回路の個別制約値を求めるこ
とを特徴とする請求項６記載の回路設計装置。 - 【請求項８】 前記複数の分割回路は、第１の分割回路
と、第２の分割回路と、前記第１および第２の分割回路
の出力信号をそれぞれ入力する第３の分割回路と、前記
第１および第２の分割回路の出力信号をそれぞれ入力す
る第４の分割回路とを含み、 前記第１の分割回路と前記第３の分割回路との関係から
当該第１および３の分割回路の個別制約値をそれぞれ求
め、 前記第２の分割回路と前記第３の分割回路との関係から
当該第２よび３の分割回路の個別制約値をそれぞれ求
め、 記第１の分割回路と前記第４の分割回路との関係から当
該第１および４の分割回路の個別制約値をそれぞれ求
め、 前記第２回路と前記第４の分割回路との関係から当該第
２および４の分割回路の個別制約値をそれぞれ求め、 前記第１乃至第４の分割回路のそれぞれについて複数得
られた前記個別制約値のうちから最も制約が厳しいもの
をその分割回路の個別制約値として生成することを特徴
とする請求項１記載の回路設計装置。 - 【請求項９】 前記第１の手段により生成された複数の
分割回路の各々が所定の規模の制約を満たしているか否
かを識別する第５の手段をさらに含むことを特徴とする
請求項１記載の回路設計装置。 - 【請求項１０】 １つの回路から複数の分割回路を生成
する第１の手段と、 前記回路に含まれ互いに接続された少なくとも２つの前
記分割回路の組の中から遅延時間が最大のものを選び、
選ばれた分割回路の組について各分割回路の個別制約値
を求める第２の手段と、 前記第２の手段により制約値が求められた前記分割回路
について対応する前記個別制約値に基づいて最適化を行
う第３の手段と、この第３の手段により最適化された分
割回路と、前記第１の手段により生成され前記第２の手
段により選ばれた分割回路の組に含まれない分割回路と
を結合して1つの回路を生成する第４の手段とを含むこ
とを特徴とする回路設計装置。 - 【請求項１１】 前記複数の分割回路は、第１の分割回
路と、第２の分割回路と、前記第１および第２の分割回
路の出力信号をそれぞれ入力する第３の分割回路と、前
記第１および第２の分割回路の出力信号をそれぞれ入力
する第４の分割回路とを含み、前記第２の手段は、前記
第１および第３の分割回路からなる組を選択し、前記第
１の分割回路と前記第３の分割回路との関係から当該第
１および３の分割回路の個別制約値をそれぞれ求め、前
記第３の手段は、前記第１および第３の分割回路の最適
化を行い、前記第４の手段は、前記第３の手段により最
適化された前記第１および第３の分割回路と、前記第２
および第４の分割回路とを結合することを特徴とする請
求項１０記載の回路設計装置。 - 【請求項１２】 １つの回路を分割して複数の分割回路
を生成するステップと、前記回路の制約値を用いて前記
複数の分割回路の各々の個別制約値を求めるステップ
と、前記複数の分割回路の各々に対して対応する前記個
別制約値に基づいて最適化を行うステップと、 最適化された複数の分割回路を結合して1つの回路を生
成するステップとを含むことを特徴とする回路設計方
法。 - 【請求項１３】 前記分割回路を生成するステップにお
いて、前記回路に含まれる論理素子の出力信号を切断点
として該回路を分割することを特徴とする請求項１２記
載の回路設計方法。 - 【請求項１４】 前記分割回路を生成するステップにお
いて、出力信号が複数の論理素子に接続している論理素
子を抽出し、抽出された論理素子の出力信号を切断点と
決定することを特徴とする請求項１２記載の回路設計方
法。 - 【請求項１５】 前記個別制約値を求めるステップにお
いて、前記制約値および前記個別制約値として遅延制限
時間を用いることを特徴とする請求項１２記載の回路設
計方法。 - 【請求項１６】 前記個別制約値を求めるステップにお
いて、前記複数の分割回路の接続関係から対応する分割
回路の個別制約値を求めることを特徴とする請求項１２
記載の回路設計方法。 - 【請求項１７】 前記分割回路を生成するステップにお
いて、第１の遅延時間を有する第１の分割回路と、この
第１の分割回路の出力端に接続されているとともに第２
の遅延時間を有する第２の分割回路とを生成し、 前記個別制約値を求めるステップにおいて、前記第１お
よび第２の遅延時間の比に基づいて前記第１および第２
の分割回路の個別制約値を求めることを特徴とする請求
項１２記載の回路設計方法。 - 【請求項１８】 前記個別制約値を求めるステップにお
いて、前記第１および第２の遅延時間の比を用いて前記
回路の制約値を比例配分して前記第１および第２の分割
回路の個別制約値を求めることを特徴とする請求項１７
記載の回路設計方法。 - 【請求項１９】 前記分割回路を生成するステップにお
いて、第１の分割回路と、第２の分割回路と、前記第１
および第２の分割回路の出力信号をそれぞれ入力する第
３の分割回路と、前記第１および第２の分割回路の出力
信号をそれぞれ入力する第４の分割回路とを生成し、前
記個別制約値を求めるステップにおいて、前記第１の分
割回路と前記第３の分割回路との関係から当該第１およ
び３の分割回路の個別制約値をそれぞれ求め、前記第２
回路と前記第３の分割回路との関係から当該第２よび３
の分割回路の個別制約値をそれぞれ求め、記第１の分割
回路と前記第４の分割回路との関係から当該第１および
４の分割回路の個別制約値をそれぞれ求め、前記第２回
路と前記第４の分割回路との関係から当該第２よび４の
分割回路の個別制約値をそれぞれ求め、前記第１乃至第
４の分割回路のそれぞれについて複数得られた前記個別
制約値のうちから最も制約が厳しいものをその分割回路
の個別制約値として生成することを特徴とする請求項１
２記載の回路設計方法。 - 【請求項２０】 生成された複数の分割回路の各々が所
定の規模の制約を満たしているか否かを識別するステッ
プをさらに含むことを特徴とする請求項１２記載の回路
設計方法。 - 【請求項２１】 １つの回路から複数の分割回路を生成
するステップと、前記回路に含まれ互いに接続された少
なくとも２つの前記分割回路の組の中から遅延時間が最
大のものを選択するステップと、 選択された分割回路の組について各分割回路の個別制約
値を前記回路の制約値を用いて求めるステップと、 前記個別制約値が求められた前記分割回路について対応
する前記個別制約値に基づいて最適化を行うステップ
と、 前記回路に含まれる前記分割回路のうち前記選択ステッ
プにおいて選択された前記分割回路の組に含まれないも
のと、前記最適化ステップにおいて最適化された分割回
路とを結合して1つの回路を生成するステップとを含む
ことを特徴とする回路設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000062312A JP3808272B2 (ja) | 2000-03-07 | 2000-03-07 | 回路設計装置および方法 |
| US09/796,798 US6571377B2 (en) | 2000-03-07 | 2001-03-02 | Circuit design apparatus and method thereof for optimizing a circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000062312A JP3808272B2 (ja) | 2000-03-07 | 2000-03-07 | 回路設計装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001249952A true JP2001249952A (ja) | 2001-09-14 |
| JP3808272B2 JP3808272B2 (ja) | 2006-08-09 |
Family
ID=18582340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000062312A Expired - Fee Related JP3808272B2 (ja) | 2000-03-07 | 2000-03-07 | 回路設計装置および方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6571377B2 (ja) |
| JP (1) | JP3808272B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8428928B1 (en) * | 2003-11-13 | 2013-04-23 | Cadence Design Systems, Inc. | System and method for dynamically representing repetitive loads of a circuit during simulation |
| US7392170B1 (en) | 2003-11-13 | 2008-06-24 | Cadence Design Systems, Inc. | System and method for dynamically compressing circuit components during simulation |
| US7269541B1 (en) | 2003-11-13 | 2007-09-11 | Cadence Design Systems, Inc. | System and method for supporting multi-rate simulation of a circuit having hierarchical data structure |
| US7409328B1 (en) | 2003-11-13 | 2008-08-05 | Cadence Design Systems, Inc. | System and method for communicating simulation solutions between circuit components in a hierarchical data structure |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263478B1 (en) * | 1997-08-12 | 2001-07-17 | Cadence Design Systems, Inc. | System and method for generating and using stage-based constraints for timing-driven design |
| US6430726B1 (en) * | 1997-12-19 | 2002-08-06 | Nec Corporation | Logic circuit synthesizing method and logic synthesizing system |
-
2000
- 2000-03-07 JP JP2000062312A patent/JP3808272B2/ja not_active Expired - Fee Related
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2001
- 2001-03-02 US US09/796,798 patent/US6571377B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3808272B2 (ja) | 2006-08-09 |
| US6571377B2 (en) | 2003-05-27 |
| US20010021991A1 (en) | 2001-09-13 |
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