JP2877083B2 - 回路設計の最適化装置 - Google Patents
回路設計の最適化装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【０００１】
【発明の属する技術分野】本発明は、集積回路やプリン
ト基板の回路設計において、初期レイアウト設計完了後
の回路設計の最適化を行う装置に関する。
ト基板の回路設計において、初期レイアウト設計完了後
の回路設計の最適化を行う装置に関する。
【０００２】
【従来の技術】従来、集積回路やプリント基板の回路設
計において、初期レイアウトツールにより配置、配線さ
れた回路に対して、回路最適化装置により局所的な回路
変更により、回路の性能を上げたり、回路規模を削減す
るなどの手法が行われている。この場合、レイアウト結
果からセルの配置位置、配線形状、配線長、配線容量、
配線抵抗などのパラメータを回路最適化装置に入力し、
回路最適化装置はこれらの情報をもとに正確な遅延や消
費電力などを計算しながら、回路の最適化を行う事がで
きる。
計において、初期レイアウトツールにより配置、配線さ
れた回路に対して、回路最適化装置により局所的な回路
変更により、回路の性能を上げたり、回路規模を削減す
るなどの手法が行われている。この場合、レイアウト結
果からセルの配置位置、配線形状、配線長、配線容量、
配線抵抗などのパラメータを回路最適化装置に入力し、
回路最適化装置はこれらの情報をもとに正確な遅延や消
費電力などを計算しながら、回路の最適化を行う事がで
きる。
【０００３】図５および図６は局所的な回路変更により
回路の遅延を削減するためによく用いられる２種類の手
法を示している。図５（ａ）は小さなセル５０１がセル
５０２、５０３、５０４、５０５を駆動している様子を
示している。セル５０１の駆動能力が小さい場合は大き
な負荷を駆動すると大きな遅延を生じる。そのため図５
（ｂ）で示すように元のセルと論理的に等価でありより
駆動能力が大きなセル５０６に置き換えることが行われ
る。こうする事により回路の遅延を減少させる事ができ
る。逆に、遅延に余裕があるセルの駆動能力を下げる事
により、回路規模を削減する事が出来る。回路規模の削
減は消費電力の削減にもなる。このような手法をセルリ
サイジングとよぶ。
回路の遅延を削減するためによく用いられる２種類の手
法を示している。図５（ａ）は小さなセル５０１がセル
５０２、５０３、５０４、５０５を駆動している様子を
示している。セル５０１の駆動能力が小さい場合は大き
な負荷を駆動すると大きな遅延を生じる。そのため図５
（ｂ）で示すように元のセルと論理的に等価でありより
駆動能力が大きなセル５０６に置き換えることが行われ
る。こうする事により回路の遅延を減少させる事ができ
る。逆に、遅延に余裕があるセルの駆動能力を下げる事
により、回路規模を削減する事が出来る。回路規模の削
減は消費電力の削減にもなる。このような手法をセルリ
サイジングとよぶ。
【０００４】セルリサイジングはセルの置き換えだけで
あるので元の回路の形状をまったく変更しない。レイア
ウトされた回路にこの手法を用いても多くの場合新しい
セルを元のセルの位置に配置し、配線形状もほとんど同
じにする事が可能である。従って元の回路の配置配線に
ほとんど影響を与える事なく回路最適化を行う事が可能
である。
あるので元の回路の形状をまったく変更しない。レイア
ウトされた回路にこの手法を用いても多くの場合新しい
セルを元のセルの位置に配置し、配線形状もほとんど同
じにする事が可能である。従って元の回路の配置配線に
ほとんど影響を与える事なく回路最適化を行う事が可能
である。
【０００５】図６は図５（ａ）の回路に対して配線途中
にバッファ６０１を挿入している。挿入されたバッファ
６０１はセル５０１の駆動していた負荷をセル５０２、
５０３のグループおよびセル５０４、５０５のグループ
に分散するとともに長い配線５１０を分割している。こ
のような手法をバッファ挿入とよぶ。
にバッファ６０１を挿入している。挿入されたバッファ
６０１はセル５０１の駆動していた負荷をセル５０２、
５０３のグループおよびセル５０４、５０５のグループ
に分散するとともに長い配線５１０を分割している。こ
のような手法をバッファ挿入とよぶ。
【０００６】このバッファ挿入は、追加されたバッファ
を元の配線の位置に近い位置に配置する事ができれば期
待された遅延の改善を得る事が可能となる。またたとえ
元の配線と離れた位置にしか配置できずに総配線長が元
の回路よりも長くなっても、負荷分散および配線の分割
の効果が配線長の増加をうわまることができれば遅延を
改善することができる。
を元の配線の位置に近い位置に配置する事ができれば期
待された遅延の改善を得る事が可能となる。またたとえ
元の配線と離れた位置にしか配置できずに総配線長が元
の回路よりも長くなっても、負荷分散および配線の分割
の効果が配線長の増加をうわまることができれば遅延を
改善することができる。
【０００７】図７は従来の技術の一例を示すフロー図で
ある。（“３１ｓｔ ＡＣＭ／ＩＥＥＥ Ｄｅｓｉｇｎ
Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ”，
〈１９９４〉ｐｐ３２７−３３２参照）。初期合成部７
０１では回路の初期論理合成を行い、セル初期配置部７
０２では初期合成された回路に対してセルの初期配置を
行う。最適化部７０３ではセルの初期配置結果をもと
に、回路の制約を満足させるような回路最適化を行う。
セル再配置部７０４では変更のあった部分に対してのみ
セルの再配置処理を行う。ここで制約が満足されていな
い場合は再び最適化部７０３の処理に戻る。すべての制
約が満足された場合は配線部７０５の処理でセル間の配
線を行う。レイアウト情報７１０はセルの配置位置、配
線形状、配線長、配線容量、配線抵抗などのレイアウト
情報であり７０２、７０３、７０４、７０５で参照され
る。回路変更情報７１１は最適化処理で変更された回路
の接続変更情報であり、最適化部７０３で作成されてセ
ル再配置部７０４で参照される。セル配置制約情報７１
２は最適化処理から与えられるセルの配置制約情報であ
り最適化部７０３で作成されてセル再配置部７０４で参
照される。
ある。（“３１ｓｔ ＡＣＭ／ＩＥＥＥ Ｄｅｓｉｇｎ
Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ”，
〈１９９４〉ｐｐ３２７−３３２参照）。初期合成部７
０１では回路の初期論理合成を行い、セル初期配置部７
０２では初期合成された回路に対してセルの初期配置を
行う。最適化部７０３ではセルの初期配置結果をもと
に、回路の制約を満足させるような回路最適化を行う。
セル再配置部７０４では変更のあった部分に対してのみ
セルの再配置処理を行う。ここで制約が満足されていな
い場合は再び最適化部７０３の処理に戻る。すべての制
約が満足された場合は配線部７０５の処理でセル間の配
線を行う。レイアウト情報７１０はセルの配置位置、配
線形状、配線長、配線容量、配線抵抗などのレイアウト
情報であり７０２、７０３、７０４、７０５で参照され
る。回路変更情報７１１は最適化処理で変更された回路
の接続変更情報であり、最適化部７０３で作成されてセ
ル再配置部７０４で参照される。セル配置制約情報７１
２は最適化処理から与えられるセルの配置制約情報であ
り最適化部７０３で作成されてセル再配置部７０４で参
照される。
【０００８】次に処理７０３、７０４について詳しく述
べる。ここでは回路の遅延制約などを満足させるために
バッファ挿入や、セルリサイジングなどの局所的な回路
の変更処理が行われる。
べる。ここでは回路の遅延制約などを満足させるために
バッファ挿入や、セルリサイジングなどの局所的な回路
の変更処理が行われる。
【０００９】バッファ挿入においては、この時点では回
路の配線が行われていない為に、セルの配置位置をもと
に最小被覆木を作成し、その分岐点または葉の近くにバ
ッファを配置している。最小被覆木とはすべての端子を
接続する木のうちで木全体の長さが最小になるような木
である。配線遅延はこの最小被覆木を実際の配線とみな
して計算している。図８に配置済みのセルに対する最小
被覆木を示す。セル８０１からセル８０５までが最小被
覆木の葉で、８１０、８１１は最小被覆木の分岐点であ
る。バッファを挿入する位置は最小被覆木の分岐点また
は葉のみに限定されており、挿入されたバッファの位置
はセル再配置部７０４に対して制約として与えられ、セ
ル再配置部７０４では挿入バッファを可能な限り制約と
して与えられた位置に配置しようとする。
路の配線が行われていない為に、セルの配置位置をもと
に最小被覆木を作成し、その分岐点または葉の近くにバ
ッファを配置している。最小被覆木とはすべての端子を
接続する木のうちで木全体の長さが最小になるような木
である。配線遅延はこの最小被覆木を実際の配線とみな
して計算している。図８に配置済みのセルに対する最小
被覆木を示す。セル８０１からセル８０５までが最小被
覆木の葉で、８１０、８１１は最小被覆木の分岐点であ
る。バッファを挿入する位置は最小被覆木の分岐点また
は葉のみに限定されており、挿入されたバッファの位置
はセル再配置部７０４に対して制約として与えられ、セ
ル再配置部７０４では挿入バッファを可能な限り制約と
して与えられた位置に配置しようとする。
【００１０】図９は別の従来技術を示すフロー図である
（特開平５−１１４００６号公報参照）。初期合成部９
０１では回路の初期論理合成を行い、初期レイアウト部
９０２では初期合成された回路に対してレイアウト処理
を行い、最適化部９０３ではレイアウト処理結果の配置
配線情報を元に回路の最適化処理を行い、再レイアウト
部９０４では最適化処理によって変更された回路の再レ
イアウト処理を行う。さらに最適化部９０３および再レ
イアウト部９０４の処理を繰り返す事により回路を最適
化する。
（特開平５−１１４００６号公報参照）。初期合成部９
０１では回路の初期論理合成を行い、初期レイアウト部
９０２では初期合成された回路に対してレイアウト処理
を行い、最適化部９０３ではレイアウト処理結果の配置
配線情報を元に回路の最適化処理を行い、再レイアウト
部９０４では最適化処理によって変更された回路の再レ
イアウト処理を行う。さらに最適化部９０３および再レ
イアウト部９０４の処理を繰り返す事により回路を最適
化する。
【００１１】次に、処理部９０３、９０４について詳し
く述べる。最適化部９０３では、回路の動作を変更しな
い範囲で回路中に新たなネットを追加し、その結果冗長
となったネットを削除する事を繰り返す。その際、追加
するネットの数よりも削除するネットの数が多くなるよ
うな変換のみを行う。このとき、初期レイアウト部９０
２のレイアウト結果のセルの配置情報を用いて、後の再
レイアウト部９０４での再配置・配線の妨げになるよう
なネットの追加を禁止している。例えば、ネットが接続
するセルの距離が一定長以上の場合はそのネットの接続
変更を禁止するなどの手法がとられている。
く述べる。最適化部９０３では、回路の動作を変更しな
い範囲で回路中に新たなネットを追加し、その結果冗長
となったネットを削除する事を繰り返す。その際、追加
するネットの数よりも削除するネットの数が多くなるよ
うな変換のみを行う。このとき、初期レイアウト部９０
２のレイアウト結果のセルの配置情報を用いて、後の再
レイアウト部９０４での再配置・配線の妨げになるよう
なネットの追加を禁止している。例えば、ネットが接続
するセルの距離が一定長以上の場合はそのネットの接続
変更を禁止するなどの手法がとられている。
【００１２】再レイアウト部９０４では最適化部９０３
で発生した配線やセルの削除による空き領域を用いてレ
イアウトの変更処理を行う。
で発生した配線やセルの削除による空き領域を用いてレ
イアウトの変更処理を行う。
【００１３】
【発明が解決しようとする課題】前述した従来の回路設
計の最適化において、前者の例では、最適化処理７０３
を行う時には実際の配線を行っておらず配線遅延を計算
する場合は前述の最小被覆木を実際の配線とみなしてい
た。実際の配線は最小被覆木による配線とは異なるため
最適化時の遅延の見積もり結果と配線後の遅延の値が大
きく異なり、期待された結果が得られない事がある。
計の最適化において、前者の例では、最適化処理７０３
を行う時には実際の配線を行っておらず配線遅延を計算
する場合は前述の最小被覆木を実際の配線とみなしてい
た。実際の配線は最小被覆木による配線とは異なるため
最適化時の遅延の見積もり結果と配線後の遅延の値が大
きく異なり、期待された結果が得られない事がある。
【００１４】また、後者の従来技術では、最適化処理に
おける回路の変更はネットの削除および追加であるが、
最適化処理におけるレイアウト情報の利用はネットの追
加を制限するために用いられるだけであり、遅延の計算
などには用いられていない。また、最適化処理から再レ
イアウト処理へ渡される情報は回路の接続変更情報だけ
である。このため最適化処理における遅延計算が不正確
となり、再レイアウト処理の結果、期待された結果が得
られない場合がある。
おける回路の変更はネットの削除および追加であるが、
最適化処理におけるレイアウト情報の利用はネットの追
加を制限するために用いられるだけであり、遅延の計算
などには用いられていない。また、最適化処理から再レ
イアウト処理へ渡される情報は回路の接続変更情報だけ
である。このため最適化処理における遅延計算が不正確
となり、再レイアウト処理の結果、期待された結果が得
られない場合がある。
【００１５】また、以上の結果、与えられた制約を満た
す回路を得るための最適化処理とレイアウト処理のくり
返し処理回数が増大し短期間で設計を完了できない場合
がある。
す回路を得るための最適化処理とレイアウト処理のくり
返し処理回数が増大し短期間で設計を完了できない場合
がある。
【００１６】
【課題を解決するための手段】本発明の回路設計の最適
化装置は、集積回路やプリント基板の回路設計におい
て、初期レイアウト済み回路の最適化の際に、回路の初
期レイアウト結果から、レイアウト後の回路接続情報
と、セルの位置や、配線の形状・配線の容量・抵抗など
のレイアウト情報を入力する手段と、セルの配置および
配線の形状を可能な限り保存する事を考慮しながらセル
の置き換えおよびバッファ挿入などの局所的な回路変更
により、遅延、消費電力、回路規模などを削減させる回
路最適化処理を行う手段と、回路変更により変化するレ
イアウト情報を、元のレイアウト情報から正確に再計算
する手段と、変更された回路接続情報および新たに計算
されたレイアウト情報を再レイアウト処理を行うレイア
ウト装置へ制約条件として伝達する手段を有する。
化装置は、集積回路やプリント基板の回路設計におい
て、初期レイアウト済み回路の最適化の際に、回路の初
期レイアウト結果から、レイアウト後の回路接続情報
と、セルの位置や、配線の形状・配線の容量・抵抗など
のレイアウト情報を入力する手段と、セルの配置および
配線の形状を可能な限り保存する事を考慮しながらセル
の置き換えおよびバッファ挿入などの局所的な回路変更
により、遅延、消費電力、回路規模などを削減させる回
路最適化処理を行う手段と、回路変更により変化するレ
イアウト情報を、元のレイアウト情報から正確に再計算
する手段と、変更された回路接続情報および新たに計算
されたレイアウト情報を再レイアウト処理を行うレイア
ウト装置へ制約条件として伝達する手段を有する。
【００１７】また、再計算手段は、回路変更により変化
する回路接続情報及びレイアウト情報を、回路変更がセ
ルの置き換えによる場合には、セルの置き換えが行われ
たセルに対して、初期レイアウト情報の値を一定の割合
で変化させた値を用いるようにし、あるいは、回路変更
がバッファの挿入による場合には、バッファを挿入した
ことにより分断された配線の容量値と抵抗値は元の配線
の容量値と抵抗値を、分割された配線の配線長に応じて
比例分配して算出した値、または、前述の方法で算出し
た値を一定の割合で変化させた値を用いるようにした。
する回路接続情報及びレイアウト情報を、回路変更がセ
ルの置き換えによる場合には、セルの置き換えが行われ
たセルに対して、初期レイアウト情報の値を一定の割合
で変化させた値を用いるようにし、あるいは、回路変更
がバッファの挿入による場合には、バッファを挿入した
ことにより分断された配線の容量値と抵抗値は元の配線
の容量値と抵抗値を、分割された配線の配線長に応じて
比例分配して算出した値、または、前述の方法で算出し
た値を一定の割合で変化させた値を用いるようにした。
【００１８】
【発明の実施の形態】次に、図面によって本発明の実施
の形態について説明する。図１は本発明の回路設計の最
適化装置の構成を示すブロック図である。
の形態について説明する。図１は本発明の回路設計の最
適化装置の構成を示すブロック図である。
【００１９】初期合成部１０１では与えられた回路仕様
に対して初期合成を行う。
に対して初期合成を行う。
【００２０】次に初期レイアウト部１０２で初期回路に
対して初期レイアウト処理を行い、以降の最適化部１０
３、再レイアウト部１０４で利用する為のレイアウト情
報１１０を作成する。レイアウト情報には、セルの配置
位置、配線形状、配線長、配線容量、配線抵抗などが含
まれている。
対して初期レイアウト処理を行い、以降の最適化部１０
３、再レイアウト部１０４で利用する為のレイアウト情
報１１０を作成する。レイアウト情報には、セルの配置
位置、配線形状、配線長、配線容量、配線抵抗などが含
まれている。
【００２１】最適化部１０３ではレイアウトされた回路
が与えられた遅延や消費電力、回路規模などの制約を満
たしていない場合に回路設計の最適化を行う。このとき
レイアウト情報１１０から得られるセルの配置情報や配
線の形状、位置情報などのレイアウト情報を用いて、回
路の変更がレイアウトにどのように影響するかを考慮し
ながら制約を満足させるように最適化を行い回路変更情
報１１１を出力する。さらに最適化処理で行った変更が
再レイアウト処理１０４で再び悪化しないように再レイ
アウト処理に対するレイアウト制約情報１１２を出力す
る。
が与えられた遅延や消費電力、回路規模などの制約を満
たしていない場合に回路設計の最適化を行う。このとき
レイアウト情報１１０から得られるセルの配置情報や配
線の形状、位置情報などのレイアウト情報を用いて、回
路の変更がレイアウトにどのように影響するかを考慮し
ながら制約を満足させるように最適化を行い回路変更情
報１１１を出力する。さらに最適化処理で行った変更が
再レイアウト処理１０４で再び悪化しないように再レイ
アウト処理に対するレイアウト制約情報１１２を出力す
る。
【００２２】再レイアウト部１０４では変更された回路
に対して再レイアウト処理を行う。ここで行われるレイ
アウト処理は、初期レイアウト部１０２の結果をベース
に最適化処理で変更が行われた部分のみに対して行われ
る。さらにレイアウト制約情報１１２よりレイアウト上
の制約が指定されている場合にはその制約を満たすよう
にレイアウトを行う。
に対して再レイアウト処理を行う。ここで行われるレイ
アウト処理は、初期レイアウト部１０２の結果をベース
に最適化処理で変更が行われた部分のみに対して行われ
る。さらにレイアウト制約情報１１２よりレイアウト上
の制約が指定されている場合にはその制約を満たすよう
にレイアウトを行う。
【００２３】次に最適化部１０３と再レイアウト部１０
４について詳細に述べる。
４について詳細に述べる。
【００２４】図２は、図１で最適化対象となる初期レイ
アウト後の回路のレイアウト図を示す。ここでは最適化
処理１０３においてセル２０１の駆動する負荷が大きい
為にこのセル２０１をゲートリサイジングする事により
遅延を改善する事を考える。ゲートリサイジングの候補
となるセルは、そのセルが回路のクリティカルパス上に
存在し、そのセル自身の遅延が大きい場合、そのセルの
出力側配線の配線容量、配線抵抗、配線遅延が大きい場
合に一定の判定基準を設けて遅延改善の効果が大きいと
予想されるものから順に選択する。
アウト後の回路のレイアウト図を示す。ここでは最適化
処理１０３においてセル２０１の駆動する負荷が大きい
為にこのセル２０１をゲートリサイジングする事により
遅延を改善する事を考える。ゲートリサイジングの候補
となるセルは、そのセルが回路のクリティカルパス上に
存在し、そのセル自身の遅延が大きい場合、そのセルの
出力側配線の配線容量、配線抵抗、配線遅延が大きい場
合に一定の判定基準を設けて遅延改善の効果が大きいと
予想されるものから順に選択する。
【００２５】図３（ａ）はセル２０１を、等価な論理を
持ちより駆動能力の大きいセル３０１に置き換えたもの
である。ここでセルを置き換えた場合新しいセルは再レ
イアウト処理において元のセルの位置にそのまま配置で
きる可能性が高いと考えられるので、このセルに接続す
る配線の形状、位置もほとんど変わらないとみなす。そ
こでセル２０１をセル３０１に置き換えた場合の遅延計
算は元の回路の配線２１０と２１１の配線容量や配線抵
抗などのレイアウト情報を置き換えたセルに合わせて一
定割合で変化させた値を、そのまま用いて行う。また、
再レイアウト処理においてセル３０１の実際の配置位置
がセル２０１の位置と異なる場合、また配線２１０、２
１１の配線形状が元の形状と異なる場合を見越して、元
のレイアウト情報に対して一定割合で値を変化させるこ
ともできる。このようにして得られた配線のレイアウト
情報を基にして遅延を再計算した結果、遅延が改善され
ていれば実際にセル２０１からセル３０１へのセルの置
き換えを採用することができる。
持ちより駆動能力の大きいセル３０１に置き換えたもの
である。ここでセルを置き換えた場合新しいセルは再レ
イアウト処理において元のセルの位置にそのまま配置で
きる可能性が高いと考えられるので、このセルに接続す
る配線の形状、位置もほとんど変わらないとみなす。そ
こでセル２０１をセル３０１に置き換えた場合の遅延計
算は元の回路の配線２１０と２１１の配線容量や配線抵
抗などのレイアウト情報を置き換えたセルに合わせて一
定割合で変化させた値を、そのまま用いて行う。また、
再レイアウト処理においてセル３０１の実際の配置位置
がセル２０１の位置と異なる場合、また配線２１０、２
１１の配線形状が元の形状と異なる場合を見越して、元
のレイアウト情報に対して一定割合で値を変化させるこ
ともできる。このようにして得られた配線のレイアウト
情報を基にして遅延を再計算した結果、遅延が改善され
ていれば実際にセル２０１からセル３０１へのセルの置
き換えを採用することができる。
【００２６】セル２０１と等価なセルが複数存在する場
合は、それらの全てのセルに対して置き換えを試みて、
遅延改善の大きさや面積の増減などから最適な置き換え
であるものを選択する。適切なセルの置き換え候補が見
つからなかった場合、およびセル置き換え後も回路にク
リティカルパスが残っている場合は引き続き別のセルに
対してセルリサイジングを試みる。
合は、それらの全てのセルに対して置き換えを試みて、
遅延改善の大きさや面積の増減などから最適な置き換え
であるものを選択する。適切なセルの置き換え候補が見
つからなかった場合、およびセル置き換え後も回路にク
リティカルパスが残っている場合は引き続き別のセルに
対してセルリサイジングを試みる。
【００２７】最適化処理１０３では再レイアウト処理１
０４への制約条件として、置き換えたセルの配置位置、
置き換えたセル自身の遅延値、および、セルに接続され
る配線の、初期レイアウト設計完了時の配線長、容量
値、抵抗値、遅延値を、置き換えたセルのサイズに対応
するように一定の割合で変化させたそれぞれの値をレイ
アウト制約１１２として出力する。
０４への制約条件として、置き換えたセルの配置位置、
置き換えたセル自身の遅延値、および、セルに接続され
る配線の、初期レイアウト設計完了時の配線長、容量
値、抵抗値、遅延値を、置き換えたセルのサイズに対応
するように一定の割合で変化させたそれぞれの値をレイ
アウト制約１１２として出力する。
【００２８】再レイアウト処理１０４では初期レイアウ
ト処理１０２の結果をベースに最適化処理で変更が行わ
れた部分のみに対して、レイアウト制約２１２を可能な
限り満たすように再レイアウト処理を行う。例えば、図
３（ａ）の変更に対して、セル３０１を従来のレイアウ
ト制約の配置位置指定に従って元のセル２０１の位置に
配置しようとする。このとき、セル２０１の位置に配置
が出来ないならば、セル３０１に接続する配線の配線
長、容量、抵抗、遅延値などの制約を満たすような位置
にセル３０２を配置する。この場合セル２０１に接続し
ていた配線２１０、２１１は図３（ｂ）の配線３１０、
３１１のように形状などが異なるものとなる。
ト処理１０２の結果をベースに最適化処理で変更が行わ
れた部分のみに対して、レイアウト制約２１２を可能な
限り満たすように再レイアウト処理を行う。例えば、図
３（ａ）の変更に対して、セル３０１を従来のレイアウ
ト制約の配置位置指定に従って元のセル２０１の位置に
配置しようとする。このとき、セル２０１の位置に配置
が出来ないならば、セル３０１に接続する配線の配線
長、容量、抵抗、遅延値などの制約を満たすような位置
にセル３０２を配置する。この場合セル２０１に接続し
ていた配線２１０、２１１は図３（ｂ）の配線３１０、
３１１のように形状などが異なるものとなる。
【００２９】図４は図２（ａ）の回路に対して、回路最
適化処理としてバッファ・セルの挿入を用いた場合の処
理について示している。この例ではセル２０１からセル
２０５までの遅延を改善する為に配線２１１の途中にバ
ッファ・セル４０１を挿入することを考える。バッファ
を挿入する配線は、クリティカルパス中に存在し、配線
長、配線容量、配線抵抗、配線遅延などの大きさから一
定の基準のもとで最も効果が大きいと見込まれるものか
ら選択する。
適化処理としてバッファ・セルの挿入を用いた場合の処
理について示している。この例ではセル２０１からセル
２０５までの遅延を改善する為に配線２１１の途中にバ
ッファ・セル４０１を挿入することを考える。バッファ
を挿入する配線は、クリティカルパス中に存在し、配線
長、配線容量、配線抵抗、配線遅延などの大きさから一
定の基準のもとで最も効果が大きいと見込まれるものか
ら選択する。
【００３０】最適化処理１０３では既存の配線２１１の
途中に挿入セルを配置できるものとして処理をおこな
う。セル４０１挿入後の配線は配線２１１がセル４０１
の部分で配線４１０と４１１に分割された以外はセル２
０１の形状を引き継ぐものと考える。分割された配線４
１０の配線容量、配線抵抗は、セル２０１と配線４１０
の配線長の比率で、セル２０１の配線容量、配線抵抗が
比例分配されるものとして再計算を行う。配線４１１の
場合も、同様にして再計算をおこなう。また、挿入され
たセルが所定の位置に配置できない場合を考慮して、上
記方法で得られる値に一定の割合で上乗せした値を用い
ることもできる。このようにして得られた値を用いて遅
延を計算してセルの挿入位置を決定し、元の回路よりも
遅延が改善されていればその変更を採用する。
途中に挿入セルを配置できるものとして処理をおこな
う。セル４０１挿入後の配線は配線２１１がセル４０１
の部分で配線４１０と４１１に分割された以外はセル２
０１の形状を引き継ぐものと考える。分割された配線４
１０の配線容量、配線抵抗は、セル２０１と配線４１０
の配線長の比率で、セル２０１の配線容量、配線抵抗が
比例分配されるものとして再計算を行う。配線４１１の
場合も、同様にして再計算をおこなう。また、挿入され
たセルが所定の位置に配置できない場合を考慮して、上
記方法で得られる値に一定の割合で上乗せした値を用い
ることもできる。このようにして得られた値を用いて遅
延を計算してセルの挿入位置を決定し、元の回路よりも
遅延が改善されていればその変更を採用する。
【００３１】挿入可能なバッファが複数存在する場合
は、それらの全てのセルに対して置き換えを試みて、遅
延改善の大きさや面積の増減などから最適な置き換えで
あるものを選択する。また、一度に挿入するバッファは
複数にしても構わない。適切な挿入バッファが見つから
なかった場合、およびバッファ挿入後も回路にクリティ
カルパスが残っている場合は別の配線に対してバッファ
挿入を試みる。
は、それらの全てのセルに対して置き換えを試みて、遅
延改善の大きさや面積の増減などから最適な置き換えで
あるものを選択する。また、一度に挿入するバッファは
複数にしても構わない。適切な挿入バッファが見つから
なかった場合、およびバッファ挿入後も回路にクリティ
カルパスが残っている場合は別の配線に対してバッファ
挿入を試みる。
【００３２】最適化部１０３はレイアウト制約１１２と
して、挿入したバッファ・セル４０１の位置、分割され
た配線４１０、４１１の形状、容量値、抵抗値、遅延値
などを、分断した配線の初期レイアウト設計完了時の容
量値、抵抗値、遅延値を分断された配線長に比例して、
一定割合で変化させた値から算出して、出力する。再レ
イアウト処理では、図３に示した場合と同様に、与えら
れたレイアウト制約を可能な限り満たすようにレイアウ
トを行う。
して、挿入したバッファ・セル４０１の位置、分割され
た配線４１０、４１１の形状、容量値、抵抗値、遅延値
などを、分断した配線の初期レイアウト設計完了時の容
量値、抵抗値、遅延値を分断された配線長に比例して、
一定割合で変化させた値から算出して、出力する。再レ
イアウト処理では、図３に示した場合と同様に、与えら
れたレイアウト制約を可能な限り満たすようにレイアウ
トを行う。
【００３３】最適化部１０３において、セルリサイジン
グは回路形状の変更が無いのでセルリサイジングで必要
な効果が得られればセルリサイジングを用いることが好
ましい。一方、配線長が極端に長い配線を駆動するセル
に対してはバッファを挿入して配線を分断した方が効果
が大きい。実際には個々の適用箇所に応じて、効果とペ
ナルティを考慮して最適な手法を適用する。
グは回路形状の変更が無いのでセルリサイジングで必要
な効果が得られればセルリサイジングを用いることが好
ましい。一方、配線長が極端に長い配線を駆動するセル
に対してはバッファを挿入して配線を分断した方が効果
が大きい。実際には個々の適用箇所に応じて、効果とペ
ナルティを考慮して最適な手法を適用する。
【００３４】
【発明の効果】以上に説明したように本発明の初期レイ
アウト設計完了後の回路設計の最適化装置では、初期レ
イアウト情報を援用することにより、初期レイアウトを
考慮した回路設計の最適化を行い、遅延値や消費電力を
改めて最初から計算するのに比較して、容易に短時間で
計算する事が出来る。さらに、再レイアウト処理に対し
てレイアウト制約を与える事により、回路設計の最適化
を行った時に想定した初期レイアウト情報に近くなるよ
うに再レイアウト処理を行い、最適化時の見積り結果
と、再レイアウト後の結果の誤差を最小限に押え、回路
設計の最適化処理の繰り返し処理の回数を低減し、短期
間で回路設計を終える事ができる。
アウト設計完了後の回路設計の最適化装置では、初期レ
イアウト情報を援用することにより、初期レイアウトを
考慮した回路設計の最適化を行い、遅延値や消費電力を
改めて最初から計算するのに比較して、容易に短時間で
計算する事が出来る。さらに、再レイアウト処理に対し
てレイアウト制約を与える事により、回路設計の最適化
を行った時に想定した初期レイアウト情報に近くなるよ
うに再レイアウト処理を行い、最適化時の見積り結果
と、再レイアウト後の結果の誤差を最小限に押え、回路
設計の最適化処理の繰り返し処理の回数を低減し、短期
間で回路設計を終える事ができる。
【図１】本発明の実施の形態を説明するブロック図。
【図２】本発明の実施の形態の動作を説明する第１の回
路設計のレイアウト図。
路設計のレイアウト図。
【図３】（ａ），（ｂ）本発明の実施の形態の動作を説
明する第２の回路設計のレイアウト図。
明する第２の回路設計のレイアウト図。
【図４】本発明の別の実施の形態の動作を説明する第３
の回路設計のレイアウト図。
の回路設計のレイアウト図。
【図５】（ａ），（ｂ）従来の回路設計の最適化の動作
を説明する第１の回路設計のレイアウト図。
を説明する第１の回路設計のレイアウト図。
【図６】従来の回路設計の最適化の動作を説明する第２
の回路設計のレイアウト図。
の回路設計のレイアウト図。
【図７】従来の回路設計の最適化装置の構成を説明する
第１のブロック図。
第１のブロック図。
【図８】従来の回路設計の最適化の動作を説明する第３
の回路設計のレイアウト図。
の回路設計のレイアウト図。
【図９】従来の回路設計の最適化装置の構成を説明する
第２のブロック図。
第２のブロック図。
１０１ 初期論理合成処理 １０２ 初期レイアウト処理 １０３ レイアウト後の回路最適化処理 １０４ 再レイアウト処理 １１０ レイアウト情報 １１１ 回路変更情報 １１２ 再レイアウト処理へ渡されるレイアウト制約
Claims (2)
- 【請求項１】 集積回路やプリント基板の回路設計にお
いて、初期レイアウト設計完了後の回路設計の最適化に
際して、初期レイアウト設計完了後の回路接続情報及
び、セルの配置や配線の形状・配置、配線の容量値・抵
抗値等のレイアウト情報とを入力する手段と、セルの配
置及び配線の形状・配置を可能な限り保存しながら、セ
ルの置き換えやバッファーの挿入などの局所的な回路変
更により、回路の遅延時間や消費電力・回路規模などを
削減するなどの回路設計の最適化処理を行う手段と、前
記最適化のために行った回路変更により変化する回路接
続情報及びレイアウト情報を、初期の回路接続情報及び
レイアウト情報から再計算する手段と、この再計算され
た回路接続情報及びレイアウト情報を、再レイアウト処
理を行う装置に制約条件として伝達する手段とを有し、
前記の局所的な回路変更がセルの置き換えによる場合
に、前記の回路接続情報及びレイアウト情報を再計算す
る手段が、該当の置き換えたセルに対して、初期レイア
ウト情報の値を一定の割合で変化させた値を用いるよう
にした、初期レイアウト設計完了後の回路設計の最適化
装置。 - 【請求項２】 集積回路やプリント基板の回路設計にお
いて、初期レイアウト設計完了後の回路設計の最適化に
際して、初期レイアウト設計完了後の回路接続情報及
び、セルの配置や配線の形状・配置、配線の容量値・抵
抗値等のレイアウト情報とを入力する手段と、セルの配
置及び配線の形状・配置を可能な限り保存しながら、セ
ルの置き換えやバッファーの挿入などの局所的な回路変
更により、回路の遅延時間や消費電力・回路規模などを
削減するなどの回路設計の最適化処理を行う手段と、前
記最適化のために行った回路変更により変化する回路接
続情報及びレイアウト情報を、初期の回路接続情報及び
レイアウト情報から再計算する手段と、この再計算され
た回路接続情報及びレイアウト情報を、再レイアウト処
理を行う装置に制約条件として伝達する手段とを有し、
前記の局所的な回路変更がバッファの挿入による場合
に、前記の回路接続情報及びレイアウト情報を再計算す
る手段が、バッファーの挿入により分断された配線の各
々の容量値及び抵抗値は、分断前の容量値及び抵抗値を
分断された配線長の比に比例分配するように再計算した
値、あるいは、前記の方法で再計算された値を一定の割
合で変化 させた値とするようにした、初期レイアウト設
計完了後の回路設計の最適化装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167373A JP2877083B2 (ja) | 1996-06-27 | 1996-06-27 | 回路設計の最適化装置 |
| US08/884,034 US6202193B1 (en) | 1996-06-27 | 1997-06-27 | Apparatus for optimization of circuit design |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167373A JP2877083B2 (ja) | 1996-06-27 | 1996-06-27 | 回路設計の最適化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011491A JPH1011491A (ja) | 1998-01-16 |
| JP2877083B2 true JP2877083B2 (ja) | 1999-03-31 |
Family
ID=15848518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167373A Expired - Lifetime JP2877083B2 (ja) | 1996-06-27 | 1996-06-27 | 回路設計の最適化装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6202193B1 (ja) |
| JP (1) | JP2877083B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6532580B1 (en) * | 2000-02-18 | 2003-03-11 | Hewlett-Packard Company | In-place method for inserting repeater buffers in an integrated circuit |
| US6898773B1 (en) * | 2002-01-22 | 2005-05-24 | Cadence Design Systems, Inc. | Method and apparatus for producing multi-layer topological routes |
| US6470476B2 (en) * | 2001-03-16 | 2002-10-22 | International Business Machines Corporation | Substitution of non-minimum groundrule cells for non-critical minimum groundrule cells to increase yield |
| JP3992947B2 (ja) * | 2001-06-22 | 2007-10-17 | 富士通株式会社 | 論理回路遅延最適化システム、論理回路遅延最適化方法、及びプログラム |
| US6825509B1 (en) | 2001-11-26 | 2004-11-30 | Corrent Corporation | Power distribution system, method, and layout for an electronic device |
| JP2004327864A (ja) * | 2003-04-25 | 2004-11-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路の低消費電力化設計方法 |
| US7117456B2 (en) * | 2003-12-03 | 2006-10-03 | International Business Machines Corporation | Circuit area minimization using scaling |
| JP2007095264A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 共有ビットライン感知増幅器構造を有する半導体メモリ素子及びその駆動方法 |
| US7818692B2 (en) * | 2007-11-29 | 2010-10-19 | International Business Machines Corporation | Automated optimization of device structure during circuit design stage |
| US9613173B1 (en) * | 2015-10-01 | 2017-04-04 | Xilinx, Inc. | Interactive multi-step physical synthesis |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2695078B2 (ja) * | 1991-06-10 | 1997-12-24 | 株式会社東芝 | データ処理装置クロック信号の分配方法 |
| JPH05114006A (ja) | 1991-10-23 | 1993-05-07 | Fujitsu Ltd | 論理回路最適化処理方法 |
| US5559715A (en) * | 1992-03-11 | 1996-09-24 | Vlsi Technology, Inc. | Timing model and characterization system for logic simulation of integrated circuits which takes into account process, temperature and power supply variations |
| JPH06291190A (ja) | 1993-03-31 | 1994-10-18 | Matsushita Electric Ind Co Ltd | 集積回路のマスクレイアウト設計方法 |
| US5654898A (en) * | 1993-05-10 | 1997-08-05 | Cascade Design Automation Corporation | Timing-driven integrated circuit layout through device sizing |
| JP3256597B2 (ja) | 1993-06-21 | 2002-02-12 | 株式会社東芝 | 自動配置設計方法および自動配置設計装置 |
| US5638291A (en) * | 1994-10-14 | 1997-06-10 | Vlsi Technology, Inc. | Method and apparatus for making integrated circuits by inserting buffers into a netlist to control clock skew |
| US5619418A (en) * | 1995-02-16 | 1997-04-08 | Motorola, Inc. | Logic gate size optimization process for an integrated circuit whereby circuit speed is improved while circuit area is optimized |
| US5880967A (en) * | 1995-05-01 | 1999-03-09 | Synopsys, Inc. | Minimization of circuit delay and power through transistor sizing |
| US6014506A (en) * | 1995-10-31 | 2000-01-11 | Vlsi Technology, Inc. | Method and apparatus for improving engineering change order placement in integrated circuit designs |
| US5703789A (en) * | 1995-12-29 | 1997-12-30 | Synopsys, Inc. | Test ready compiler for design for test synthesis |
| US5724250A (en) * | 1996-02-07 | 1998-03-03 | Unisys Corporation | Method and apparatus for performing drive strength adjust optimization in a circuit design |
| JPH10163330A (ja) * | 1996-12-03 | 1998-06-19 | Nec Corp | レイアウト考慮遅延最適化装置および方法 |
-
1996
- 1996-06-27 JP JP8167373A patent/JP2877083B2/ja not_active Expired - Lifetime
-
1997
- 1997-06-27 US US08/884,034 patent/US6202193B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6202193B1 (en) | 2001-03-13 |
| JPH1011491A (ja) | 1998-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981222 |