JP2830838B2 - 回路分割方法および装置 - Google Patents
回路分割方法および装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、回路分割方法およ
び装置に関し、特に並列回路シミュレーションに用いる
回路分割方法および装置に関する。
び装置に関し、特に並列回路シミュレーションに用いる
回路分割方法および装置に関する。
【０００２】
【従来の技術】並列回路シミュレーションのための回路
分割方法および装置では、部分回路間を接続する節点の
数を最小化し、かつ各部分回路のシミュレーション時の
計算時間（もしくは負荷）が均等になるように回路を分
割することを目的とする。以下、このシミュレーション
時の計算時間（もしくは負荷）を、便宜上、単に「大き
さ」と称する。従来は、この大きさの予測値として、回
路内素子の電気特性モデルを計算して回路行列を作る時
間（モデル計算時間）を素子数（トランジスタ数）Ｎｔ
で予測した値Ｋｔ・Ｎｔと行列計算時間を節点数Ｋｎで
予測した値Ｋｎ・Ｎｎとの和（Ｋｔ・Ｎｔ＋Ｋｎ・Ｎ
ｎ）を用いていた（特開平１−２５０１７３）。ここ
で、Ｋｔ，Ｋｎは比例係数（定数）である。
分割方法および装置では、部分回路間を接続する節点の
数を最小化し、かつ各部分回路のシミュレーション時の
計算時間（もしくは負荷）が均等になるように回路を分
割することを目的とする。以下、このシミュレーション
時の計算時間（もしくは負荷）を、便宜上、単に「大き
さ」と称する。従来は、この大きさの予測値として、回
路内素子の電気特性モデルを計算して回路行列を作る時
間（モデル計算時間）を素子数（トランジスタ数）Ｎｔ
で予測した値Ｋｔ・Ｎｔと行列計算時間を節点数Ｋｎで
予測した値Ｋｎ・Ｎｎとの和（Ｋｔ・Ｎｔ＋Ｋｎ・Ｎ
ｎ）を用いていた（特開平１−２５０１７３）。ここ
で、Ｋｔ，Ｋｎは比例係数（定数）である。
【０００３】たとえば、図８は、従来の回路分割装置の
構成例を示すブロック図である。この従来の回路分割装
置は、回路入力手段８１，初期クラスタリング手段８
２，ミニカット手段８３，分割回路出力手段８４，計算
時間予測手段８７，素子数計数手段８８，節点数計数手
段８９，接続度計数手段９０とを備えている。
構成例を示すブロック図である。この従来の回路分割装
置は、回路入力手段８１，初期クラスタリング手段８
２，ミニカット手段８３，分割回路出力手段８４，計算
時間予測手段８７，素子数計数手段８８，節点数計数手
段８９，接続度計数手段９０とを備えている。
【０００４】これらブロックの中、初期クラスタリング
手段８２は、接続度の大きい素子どうしのマージを繰り
返すことによって、ほぼ同じ大きさをもつ、素子の集ま
りであるクラスタに分割する「初期クラスタリング処
理」を行う。また、ミニカット手段８３は、部分回路間
を接続する節点の数を最小化し、かつ各部分回路の大き
さが均等になるように、クラスタの集合である部分回路
に分割する「ミニカット処理」を行う。さらに、計算時
間予測手段８７が、部分回路に含まれる素子数を計数す
るための素子数計数手段８８と節点数を計数するための
節点数計数手段８９とを用いてクラスタの大きさを求め
ていた。そして、接続度計数手段９０が、初期クラスタ
リング手段において全クラスタ対の接続度を求めるため
に用いられていた。
手段８２は、接続度の大きい素子どうしのマージを繰り
返すことによって、ほぼ同じ大きさをもつ、素子の集ま
りであるクラスタに分割する「初期クラスタリング処
理」を行う。また、ミニカット手段８３は、部分回路間
を接続する節点の数を最小化し、かつ各部分回路の大き
さが均等になるように、クラスタの集合である部分回路
に分割する「ミニカット処理」を行う。さらに、計算時
間予測手段８７が、部分回路に含まれる素子数を計数す
るための素子数計数手段８８と節点数を計数するための
節点数計数手段８９とを用いてクラスタの大きさを求め
ていた。そして、接続度計数手段９０が、初期クラスタ
リング手段において全クラスタ対の接続度を求めるため
に用いられていた。
【０００５】また、図９は、従来の回路分割装置におけ
る回路分割方法を示す部分フローチャートである。この
従来の並列回路シミュレーションのための回路分割方法
は、接続度の大きい素子どうしのマージを繰り返すこと
によって、ほぼ同じ大きさをもつ、素子の集まりである
クラスタに分割する「初期クラスタリング処理」と、部
分回路間を接続する節点の数を最小化し、かつ各部分回
路の大きさが均等になるように、クラスタの集合である
部分回路に分割する「ミニカット処理」を行う。いずれ
においても大きさの予測値としてはモデル計算時間を素
子数で予測した値と行列計算時間を節点数で予測した値
との和を用いていた（ザ・ヨーロピアン・カンファレン
ス・オン・デザイン・オートメーション１９９３予稿集
ｐｐ．１２−１７，特開平５−１２０３７１）。
る回路分割方法を示す部分フローチャートである。この
従来の並列回路シミュレーションのための回路分割方法
は、接続度の大きい素子どうしのマージを繰り返すこと
によって、ほぼ同じ大きさをもつ、素子の集まりである
クラスタに分割する「初期クラスタリング処理」と、部
分回路間を接続する節点の数を最小化し、かつ各部分回
路の大きさが均等になるように、クラスタの集合である
部分回路に分割する「ミニカット処理」を行う。いずれ
においても大きさの予測値としてはモデル計算時間を素
子数で予測した値と行列計算時間を節点数で予測した値
との和を用いていた（ザ・ヨーロピアン・カンファレン
ス・オン・デザイン・オートメーション１９９３予稿集
ｐｐ．１２−１７，特開平５−１２０３７１）。
【０００６】上述の回路分割方法および装置により得ら
れる各部分回路を、次のシミュレーション手段において
並列回路シミュレーションする。この並列回路シミュレ
ーションでは、各部分回路について（修正）節点解析法
を適用して線形連立方程式Ａｘ＝ｂを得、行列Ａを三角
行列の積に分解するＬＵ（Ｌｏｗｅｒ／Ｕｐｐｅｒ）分
解を全ての内部節点の節点電位変数のみを消去するとこ
ろまで実行し、前進消去を内部節点のみについて行うこ
とによって部分回路の外部節点から見た時の等価回路を
生成する。この並列回路シミュレーションにおける行列
計算時間は、ほぼ、この等価回路生成時に行われるＬＵ
分解処理に要する時間である。
れる各部分回路を、次のシミュレーション手段において
並列回路シミュレーションする。この並列回路シミュレ
ーションでは、各部分回路について（修正）節点解析法
を適用して線形連立方程式Ａｘ＝ｂを得、行列Ａを三角
行列の積に分解するＬＵ（Ｌｏｗｅｒ／Ｕｐｐｅｒ）分
解を全ての内部節点の節点電位変数のみを消去するとこ
ろまで実行し、前進消去を内部節点のみについて行うこ
とによって部分回路の外部節点から見た時の等価回路を
生成する。この並列回路シミュレーションにおける行列
計算時間は、ほぼ、この等価回路生成時に行われるＬＵ
分解処理に要する時間である。
【０００７】たとえば、図１０は、このＬＵ分解の処理
例を示すフローチャートであり、同図のステップＳ７５
における計算は「更新演算」と呼ばれる。さらに、内側
の二つのループＬ１で行う処理を「ｉ番目の変数の消
去」、もしくは「ｉ番目の節点に対応する変数の消去」
と呼ぶ。この回路シミュレーションでは疎行列処理技法
が一般に用いられ、この場合、ａjiもしくはａikの値が
０の時はステップＳ７５の更新演算を行わない。
例を示すフローチャートであり、同図のステップＳ７５
における計算は「更新演算」と呼ばれる。さらに、内側
の二つのループＬ１で行う処理を「ｉ番目の変数の消
去」、もしくは「ｉ番目の節点に対応する変数の消去」
と呼ぶ。この回路シミュレーションでは疎行列処理技法
が一般に用いられ、この場合、ａjiもしくはａikの値が
０の時はステップＳ７５の更新演算を行わない。
【０００８】上述の並列回路シミュレーションでは、各
部分回路の大きさが予測値の通り均衡することにより、
結果として、並列回路シミュレーションに要する時間が
短縮される。
部分回路の大きさが予測値の通り均衡することにより、
結果として、並列回路シミュレーションに要する時間が
短縮される。
【０００９】
【発明が解決しようとする課題】第１の問題点は、従来
の回路分割方法および装置において、回路シミュレーシ
ョン時の行列計算時間を節点数によって予測しているた
めに予測精度が低いことである。
の回路分割方法および装置において、回路シミュレーシ
ョン時の行列計算時間を節点数によって予測しているた
めに予測精度が低いことである。
【００１０】その理由は、回路シミュレーション時の行
列計算時間すなわち線形連立方程式求解に要する時間
は、シミュレーション時のＬＵ分解の処理時間にほぼ等
しいが、回路シミュレーションでは疎行列処理技法を用
いているため、この行列計算時間は節点数（すなわち行
列サイズ）によって決まるのではなく、シミュレーショ
ン時のＬＵ分解処理における更新演算の回数によって決
まるためである。回路に含まれる節点数をＮとすると、
行列計算時間のオーダは、回路によって節点数Ｎのα乗
（１≦α≦３）に比例して変化し、そのため節点数によ
る予測は精度が悪い。
列計算時間すなわち線形連立方程式求解に要する時間
は、シミュレーション時のＬＵ分解の処理時間にほぼ等
しいが、回路シミュレーションでは疎行列処理技法を用
いているため、この行列計算時間は節点数（すなわち行
列サイズ）によって決まるのではなく、シミュレーショ
ン時のＬＵ分解処理における更新演算の回数によって決
まるためである。回路に含まれる節点数をＮとすると、
行列計算時間のオーダは、回路によって節点数Ｎのα乗
（１≦α≦３）に比例して変化し、そのため節点数によ
る予測は精度が悪い。
【００１１】第２の問題点は、上述のように、大きさの
予測精度が低いために、各部分回路についてのシミュレ
ーション時の計算時間が不均一になり、結果として、並
列回路シミュレーションに要する時間が長くなることで
ある。
予測精度が低いために、各部分回路についてのシミュレ
ーション時の計算時間が不均一になり、結果として、並
列回路シミュレーションに要する時間が長くなることで
ある。
【００１２】その理由は、各部分回路の大きさの予測値
ができるだけ等しくなるように回路分割されるため、大
きさの予測値（モデル計算時間の予測値と行列計算時間
の予測値との和）の精度が低いとシミュレーション時に
各部分回路について行なわれる計算時間のばらつきが大
きくなる。また、並列回路シミュレーションに要する時
間は、ほぼ、各部分回路について行われる計算時間のう
ち最大のものと、各部分回路を結合する回路について行
われる計算時間との和であるため、各部分回路について
の計算時間が不均一であるとその最大値が大きくなり、
したがって並列回路シミュレーションに要する時間が長
くなる。
ができるだけ等しくなるように回路分割されるため、大
きさの予測値（モデル計算時間の予測値と行列計算時間
の予測値との和）の精度が低いとシミュレーション時に
各部分回路について行なわれる計算時間のばらつきが大
きくなる。また、並列回路シミュレーションに要する時
間は、ほぼ、各部分回路について行われる計算時間のう
ち最大のものと、各部分回路を結合する回路について行
われる計算時間との和であるため、各部分回路について
の計算時間が不均一であるとその最大値が大きくなり、
したがって並列回路シミュレーションに要する時間が長
くなる。
【００１３】したがって、本発明の目的は、上述した技
術課題を解決するため、シミュレーション計算時間の予
測精度を向上させ、各部分回路の大きさの最大値を低減
し、シミュレーション時間を短縮することにある。
術課題を解決するため、シミュレーション計算時間の予
測精度を向上させ、各部分回路の大きさの最大値を低減
し、シミュレーション時間を短縮することにある。
【００１４】
【課題を解決するための手段】そのため、本発明は、
回路シミュレーション時のシミュレーション計算時間を
シミュレーション前に予測し予測値を求める計算時間予
測ステップを含み、入力された回路をクラスタ化および
マージし、均衡のとれた前記予測値を持つ各部分回路に
分割し、回路シミュレーション手段に出力する回路分割
方法において、前記各部分回路の回路行列をシミュレー
ション時に三角行列の積に分解するＬＵ（Ｌｏｗｅｒ／
Ｕｐｐｅｒ）分解の各更新演算回数をシミュレーション
前に計数する更新演算回数計数ステップを含み、前記計
算時間予測ステップが、前記各更新演算回数に対応して
前記各予測値を求めている。
回路シミュレーション時のシミュレーション計算時間を
シミュレーション前に予測し予測値を求める計算時間予
測ステップを含み、入力された回路をクラスタ化および
マージし、均衡のとれた前記予測値を持つ各部分回路に
分割し、回路シミュレーション手段に出力する回路分割
方法において、前記各部分回路の回路行列をシミュレー
ション時に三角行列の積に分解するＬＵ（Ｌｏｗｅｒ／
Ｕｐｐｅｒ）分解の各更新演算回数をシミュレーション
前に計数する更新演算回数計数ステップを含み、前記計
算時間予測ステップが、前記各更新演算回数に対応して
前記各予測値を求めている。
【００１５】また、前記更新演算回数計数ステップが、
シミュレーション時の前記各更新演算回数を、行列計算
を用いずに、前記回路行列の非ゼロ要素ａijのみを辺
（枝）（ｊ，ｉ）で表す有向グラフを用いてシミュレー
ション前に計数している。
シミュレーション時の前記各更新演算回数を、行列計算
を用いずに、前記回路行列の非ゼロ要素ａijのみを辺
（枝）（ｊ，ｉ）で表す有向グラフを用いてシミュレー
ション前に計数している。
【００１６】さらに、既知の前記更新演算回数を持つ各
部分回路をマージしたとき、マージ後の回路に新たに発
生する内部節点に対応する変数を消去する時の更新演算
回数のみを計数し、これを既知の前記更新演算回数と加
算してマージ後の回路の更新演算回数とするステップを
含んでいる。
部分回路をマージしたとき、マージ後の回路に新たに発
生する内部節点に対応する変数を消去する時の更新演算
回数のみを計数し、これを既知の前記更新演算回数と加
算してマージ後の回路の更新演算回数とするステップを
含んでいる。
【００１７】また、回路シミュレーション時のシミュレ
ーション計算時間をシミュレーション前に予測し予測値
を求める計算時間予測手段を備え、入力された回路をク
ラスタ化およびマージし、均衡のとれた前記予測値を持
つ各部分回路に分割し、回路シミュレーション手段に出
力する回路分割装置において、前記各部分回路の回路行
列をシミュレーション時に三角行列の積に分解するＬＵ
（Ｌｏｗｅｒ／Ｕｐｐｅｒ）分解の各更新演算回数をシ
ミュレーション前に計数する更新演算回数計数手段を備
え、前記計算時間予測手段が、前記各更新演算回数に対
応して前記各予測値を求めている。
ーション計算時間をシミュレーション前に予測し予測値
を求める計算時間予測手段を備え、入力された回路をク
ラスタ化およびマージし、均衡のとれた前記予測値を持
つ各部分回路に分割し、回路シミュレーション手段に出
力する回路分割装置において、前記各部分回路の回路行
列をシミュレーション時に三角行列の積に分解するＬＵ
（Ｌｏｗｅｒ／Ｕｐｐｅｒ）分解の各更新演算回数をシ
ミュレーション前に計数する更新演算回数計数手段を備
え、前記計算時間予測手段が、前記各更新演算回数に対
応して前記各予測値を求めている。
【００１８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の回路分割装置の第１の
実施形態を示すブロック図である。図１を参照すると、
本実施形態の回路分割装置は、回路入力手段１，初期ク
ラスタリング手段２，ミニカット手段３，分割回路出力
手段４，計算時間予測手段７，素子数計数手段８，更新
演算回数計数手段９とを備えている。
して説明する。図１は、本発明の回路分割装置の第１の
実施形態を示すブロック図である。図１を参照すると、
本実施形態の回路分割装置は、回路入力手段１，初期ク
ラスタリング手段２，ミニカット手段３，分割回路出力
手段４，計算時間予測手段７，素子数計数手段８，更新
演算回数計数手段９とを備えている。
【００１９】回路入力手段１は、回路シミュレーション
の対象回路の回路記述ファイルを読み込み、回路の接続
情報を得る。
の対象回路の回路記述ファイルを読み込み、回路の接続
情報を得る。
【００２０】初期クラスタリング手段２は、ほぼ同じ大
きさをもつ、素子の集まりであるクラスタに分割し、こ
れら全クラスタの更新演算回数を更新演算回数計数手段
９により計数する。また、マージを行う度にマージ後の
クラスタの更新演算回数を求めるので、マージ時にはマ
ージされるクラスタの更新演算回数はすでに求められて
いる。したがって、マージ後のクラスタの更新演算回数
を、マージ前のクラスタの更新演算回数と新たに内部節
点となった節点についての更新演算回数の和として求め
ることができる。このようにして更新演算回数の計数を
行うと、計数の手間が大幅に削減できる。
きさをもつ、素子の集まりであるクラスタに分割し、こ
れら全クラスタの更新演算回数を更新演算回数計数手段
９により計数する。また、マージを行う度にマージ後の
クラスタの更新演算回数を求めるので、マージ時にはマ
ージされるクラスタの更新演算回数はすでに求められて
いる。したがって、マージ後のクラスタの更新演算回数
を、マージ前のクラスタの更新演算回数と新たに内部節
点となった節点についての更新演算回数の和として求め
ることができる。このようにして更新演算回数の計数を
行うと、計数の手間が大幅に削減できる。
【００２１】ただし、この方法では、マージにより新た
に発生する内部節点に対応する変数はマージ前から内部
節点であった節点に対応する変数よりも後に消去される
ため、変数消去の順番がシミュレーション時とできるだ
け同じになるようにするには、マージの順序を制御しな
ければならない。本発明では、マージにより新たに発生
する内部節点に対応する変数を消去するときの、一変数
消去当たりの更新演算回数が最小となるクラスタ対から
順にマージしていく。これにより、ここでの変数消去の
順序がシミュレーション時のＬＵ分解で実際に行われる
変数消去順序とほぼ等しくなり、更新演算回数の予測精
度が向上する。
に発生する内部節点に対応する変数はマージ前から内部
節点であった節点に対応する変数よりも後に消去される
ため、変数消去の順番がシミュレーション時とできるだ
け同じになるようにするには、マージの順序を制御しな
ければならない。本発明では、マージにより新たに発生
する内部節点に対応する変数を消去するときの、一変数
消去当たりの更新演算回数が最小となるクラスタ対から
順にマージしていく。これにより、ここでの変数消去の
順序がシミュレーション時のＬＵ分解で実際に行われる
変数消去順序とほぼ等しくなり、更新演算回数の予測精
度が向上する。
【００２２】ミニカット手段３は、部分回路間を接続す
る節点の数を最小化し、かつ各部分回路の大きさが均等
になるように、クラスタの集合である部分回路に分割す
る。ここで、初期クラスタリングの結果、全てのクラス
タの更新演算回数は既に判っている。したがって、いく
つかのクラスタの集合である部分回路についての更新演
算回数は、そこに含まれる全てのクラスタをマージする
ことによって、初期クラスタリングのときと同様にして
求める。
る節点の数を最小化し、かつ各部分回路の大きさが均等
になるように、クラスタの集合である部分回路に分割す
る。ここで、初期クラスタリングの結果、全てのクラス
タの更新演算回数は既に判っている。したがって、いく
つかのクラスタの集合である部分回路についての更新演
算回数は、そこに含まれる全てのクラスタをマージする
ことによって、初期クラスタリングのときと同様にして
求める。
【００２３】分割回路出力手段４は、この分割された回
路を、最後に、シミュレーション手段５に引き渡す。
路を、最後に、シミュレーション手段５に引き渡す。
【００２４】計算時間予測手段７は、シミュレーション
手段５によるシミュレーション時の部分回路の大きさを
予測する。この大きさの予測値は、初期クラスタリング
手段２およびミニカット手段３において、クラスタ化ま
たは部分回路に分割するために用いられる。このとき、
素子数計数手段８を用いて素子数Ｎｔを求めモデル計算
時間をＫｔ・Ｎｔで予測し、本発明の特徴であるところ
の更新演算回数計数手段９を用いて更新演算回数Ｎｕを
求め、シミュレーション時の行列計算時間をＫｕ・Ｎｕ
で予測して、これらの値を足した値を大きさの予測値と
する。ここで係数Ｋｔ，Ｋｕの値は、トランジスタ１個
についてのモデル計算時間がＴｔで、更新演算１回に要
する時間がＴｕであるならば、Ｋｔ：Ｋｕ＝Ｔｔ：Ｔｕ
となるように設定する。各計算を同一の電子計算機で行
った場合、この値は１００：１から２００：１程度とな
る。
手段５によるシミュレーション時の部分回路の大きさを
予測する。この大きさの予測値は、初期クラスタリング
手段２およびミニカット手段３において、クラスタ化ま
たは部分回路に分割するために用いられる。このとき、
素子数計数手段８を用いて素子数Ｎｔを求めモデル計算
時間をＫｔ・Ｎｔで予測し、本発明の特徴であるところ
の更新演算回数計数手段９を用いて更新演算回数Ｎｕを
求め、シミュレーション時の行列計算時間をＫｕ・Ｎｕ
で予測して、これらの値を足した値を大きさの予測値と
する。ここで係数Ｋｔ，Ｋｕの値は、トランジスタ１個
についてのモデル計算時間がＴｔで、更新演算１回に要
する時間がＴｕであるならば、Ｋｔ：Ｋｕ＝Ｔｔ：Ｔｕ
となるように設定する。各計算を同一の電子計算機で行
った場合、この値は１００：１から２００：１程度とな
る。
【００２５】更新演算回数計数手段９は、シミュレーシ
ョン時のＬＵ分解においてある節点に対応する変数を消
去するときの更新演算回数を、行列計算を用いずに、シ
ミュレーション前に数え、対象となる全ての変数を順番
に消去していったときの更新演算回数の合計を求める。
ここで、変数を消去する順番は、変数を消去したときの
更新演算回数が最も小さいものを先にする。これは、シ
ミュレーション時のＬＵ分解で実際に行われる変数消去
がこの順序で行われるためである。これにより、回路分
割時（予測時）およびシミュレーション時のフィルイン
の生成の仕方が同様になるため、回路分割時（予測時）
およびシミュレーション時の更新演算回数も両者で一致
する。
ョン時のＬＵ分解においてある節点に対応する変数を消
去するときの更新演算回数を、行列計算を用いずに、シ
ミュレーション前に数え、対象となる全ての変数を順番
に消去していったときの更新演算回数の合計を求める。
ここで、変数を消去する順番は、変数を消去したときの
更新演算回数が最も小さいものを先にする。これは、シ
ミュレーション時のＬＵ分解で実際に行われる変数消去
がこの順序で行われるためである。これにより、回路分
割時（予測時）およびシミュレーション時のフィルイン
の生成の仕方が同様になるため、回路分割時（予測時）
およびシミュレーション時の更新演算回数も両者で一致
する。
【００２６】また、この更新演算回数の計数において
は、回路行列の各要素の値は重要ではなく、非ゼロ要素
パターンのみが判れば良い。そこで、非ゼロ要素ａijの
存在を辺（ｊ，ｉ）の存在により表す有向グラフＧ＝
（Ｖ，Ｅ）を用いて非ゼロ要素パターンを表現する。こ
こで、行列サイズをｎとするとＶ＝｛１，２，．．．，
ｎ｝およびＥ＝｛（ｊ，ｉ）｜ａij≠０｝である。ＬＵ
分解においてｉ番目の変数を消去するときの更新演算回
数を計数する手段は、該有向グラフにおける節点ｉに入
ってくる辺（ｋ，ｉ）の数と節点ｉから出ていく辺
（ｉ，ｌ）の数との積を求めることにより更新演算回数
を得る。ただし、辺（ｉ，ｉ）は、入ってくる辺または
出ていく辺を数えない。また、この変数消去で値が更新
される要素に対応する辺の集合は、上述の入ってくる辺
および出ていく辺に繋がる節点ｋと節点ｌの任意の組み
合わせで構成される辺（ｋ，ｌ）の集合であり、この中
の未だグラフ内に存在しない辺をフィルインとして、必
要に応じてグラフに新たに追加する。
は、回路行列の各要素の値は重要ではなく、非ゼロ要素
パターンのみが判れば良い。そこで、非ゼロ要素ａijの
存在を辺（ｊ，ｉ）の存在により表す有向グラフＧ＝
（Ｖ，Ｅ）を用いて非ゼロ要素パターンを表現する。こ
こで、行列サイズをｎとするとＶ＝｛１，２，．．．，
ｎ｝およびＥ＝｛（ｊ，ｉ）｜ａij≠０｝である。ＬＵ
分解においてｉ番目の変数を消去するときの更新演算回
数を計数する手段は、該有向グラフにおける節点ｉに入
ってくる辺（ｋ，ｉ）の数と節点ｉから出ていく辺
（ｉ，ｌ）の数との積を求めることにより更新演算回数
を得る。ただし、辺（ｉ，ｉ）は、入ってくる辺または
出ていく辺を数えない。また、この変数消去で値が更新
される要素に対応する辺の集合は、上述の入ってくる辺
および出ていく辺に繋がる節点ｋと節点ｌの任意の組み
合わせで構成される辺（ｋ，ｌ）の集合であり、この中
の未だグラフ内に存在しない辺をフィルインとして、必
要に応じてグラフに新たに追加する。
【００２７】図２は、本実施形態における回路分割装置
の処理手順を示すフローチャートであり、図３は、更新
演算回数計数手段９による更新演算回数計数処理のフロ
ーチャートである。また、図４〜図６は、回路分割装置
による処理前または処理中の回路例およびその有向グラ
フ表現を示す説明図である。図１〜６を参照して、本実
施形態の回路分割装置の動作を詳細に説明する。
の処理手順を示すフローチャートであり、図３は、更新
演算回数計数手段９による更新演算回数計数処理のフロ
ーチャートである。また、図４〜図６は、回路分割装置
による処理前または処理中の回路例およびその有向グラ
フ表現を示す説明図である。図１〜６を参照して、本実
施形態の回路分割装置の動作を詳細に説明する。
【００２８】始めに、図４（Ａ）の回路図のデータが回
路入力手段１により入力される（ステップＳ１）。
路入力手段１により入力される（ステップＳ１）。
【００２９】次に、初期クラスタリング手段２により初
期クラスタリング処理を行う。各素子を一つのクラスタ
とし、回路全体に節点解析法を適用した時の回路行列の
非ゼロパターンを表す図４（Ｂ）の有向グラフＧを生成
して、各クラスタの大きさを計算時間予測手段７によっ
て求める（ステップＳ２）。全てのクラスタ対につい
て、マージした時に新たに内部節点となる節点に対応す
るＮｉｎ個の変数を全て消去するときの更新演算回数Ｎ
ｕｉｎを更新演算回数計数手段９により求め、一変数当
たりの平均回数Ｎｕｉｎ／Ｎｉｎが最小のクラスタ対を
マージの候補として選択する（ステップＳ３）。ここ
で、更新演算回数の計数は有向グラフＧと消去すべき変
数の集合を用いて図３に示すような手順で行う。
期クラスタリング処理を行う。各素子を一つのクラスタ
とし、回路全体に節点解析法を適用した時の回路行列の
非ゼロパターンを表す図４（Ｂ）の有向グラフＧを生成
して、各クラスタの大きさを計算時間予測手段７によっ
て求める（ステップＳ２）。全てのクラスタ対につい
て、マージした時に新たに内部節点となる節点に対応す
るＮｉｎ個の変数を全て消去するときの更新演算回数Ｎ
ｕｉｎを更新演算回数計数手段９により求め、一変数当
たりの平均回数Ｎｕｉｎ／Ｎｉｎが最小のクラスタ対を
マージの候補として選択する（ステップＳ３）。ここ
で、更新演算回数の計数は有向グラフＧと消去すべき変
数の集合を用いて図３に示すような手順で行う。
【００３０】続いて、候補のクラスタ対を実際にマージ
する前に計算時間予測手段７を用いて、マージ後の大き
さを二つのクラスタの大きさとＫｕ・Ｎｕｉｎとの和と
して求め、これが目標の大きさを越えていない時にのみ
マージを実行し（ステップＳ４〜Ｓ５）、目標の大きさ
を越えた場合には当該クラスタ対を以後マージの候補と
はしない。マージを行った後に、マージ前の二つのクラ
スタの大きさとＫｕ・Ｎｕｉｎとの和をあらためてマー
ジ後のクラスタの大きさとして設定する（ステップＳ
６）。以上のステップＳ３〜Ｓ６を、マージすべきクラ
スタがなくなるまで繰り返し（ステップＳ７）、全ての
クラスタをほぼ均等な大きさにする。例えば、図４
（Ａ）の回路の回路に対して、目標の大きさを４とし、
モデル計算時間の予測式Ｋｔ・ＮｔにおいてＫｔ＝１，
Ｎｔを抵抗素子数とし、行列計算時間の予測式において
Ｋｕ＝１として初期クラスタリング処理を行うと、図５
に示すＣ１〜Ｃ５のクラスタに分割される。
する前に計算時間予測手段７を用いて、マージ後の大き
さを二つのクラスタの大きさとＫｕ・Ｎｕｉｎとの和と
して求め、これが目標の大きさを越えていない時にのみ
マージを実行し（ステップＳ４〜Ｓ５）、目標の大きさ
を越えた場合には当該クラスタ対を以後マージの候補と
はしない。マージを行った後に、マージ前の二つのクラ
スタの大きさとＫｕ・Ｎｕｉｎとの和をあらためてマー
ジ後のクラスタの大きさとして設定する（ステップＳ
６）。以上のステップＳ３〜Ｓ６を、マージすべきクラ
スタがなくなるまで繰り返し（ステップＳ７）、全ての
クラスタをほぼ均等な大きさにする。例えば、図４
（Ａ）の回路の回路に対して、目標の大きさを４とし、
モデル計算時間の予測式Ｋｔ・ＮｔにおいてＫｔ＝１，
Ｎｔを抵抗素子数とし、行列計算時間の予測式において
Ｋｕ＝１として初期クラスタリング処理を行うと、図５
に示すＣ１〜Ｃ５のクラスタに分割される。
【００３１】次に、ミニカット手段３によりミニカット
処理を行う。まず、移動した時にカット数を最も減少さ
せるクラスタを選択する（ステップＳ８）。選択したク
ラスタを移動した後の各部分回路の大きさを計算時間予
測手段７を用いて求め、大きさの均衡が保たれている場
合にだけ実際に移動を行う（ステップＳ９〜Ｓ１１）。
これらのステップＳ８〜Ｓ１１を移動させるべきクラス
タがなくなるまで繰り返す（ステップＳ１２）。最終的
に、図４の回路は、図６に示す境界線Ｐ１の左側，右側
の部分回路Ａ，Ｂに分割される。シミュレーション手段
における実際の計算時間がＫｔ・Ｎｔ＋Ｋｕ・Ｎｕ秒で
あると仮定すると、部分回路Ａの計算時間は１３秒であ
り、部分回路Ｂの計算時間も１３秒である。これら部分
回路の結合部分の行列計算時間も更新演算回数から求め
ると５秒であるので、部分回路の計算を並列に実行した
とすると回路全体についての計算時間は１３＋５＝１８
秒である。ここで、Ｋｔ＝Ｋｕ＝１、Ｎｔ，Ｎｕの値は
それぞれ部分回路に含まれる抵抗素子数、部分回路（も
しくは結合回路）について行われる更新演算回数とし
た。
処理を行う。まず、移動した時にカット数を最も減少さ
せるクラスタを選択する（ステップＳ８）。選択したク
ラスタを移動した後の各部分回路の大きさを計算時間予
測手段７を用いて求め、大きさの均衡が保たれている場
合にだけ実際に移動を行う（ステップＳ９〜Ｓ１１）。
これらのステップＳ８〜Ｓ１１を移動させるべきクラス
タがなくなるまで繰り返す（ステップＳ１２）。最終的
に、図４の回路は、図６に示す境界線Ｐ１の左側，右側
の部分回路Ａ，Ｂに分割される。シミュレーション手段
における実際の計算時間がＫｔ・Ｎｔ＋Ｋｕ・Ｎｕ秒で
あると仮定すると、部分回路Ａの計算時間は１３秒であ
り、部分回路Ｂの計算時間も１３秒である。これら部分
回路の結合部分の行列計算時間も更新演算回数から求め
ると５秒であるので、部分回路の計算を並列に実行した
とすると回路全体についての計算時間は１３＋５＝１８
秒である。ここで、Ｋｔ＝Ｋｕ＝１、Ｎｔ，Ｎｕの値は
それぞれ部分回路に含まれる抵抗素子数、部分回路（も
しくは結合回路）について行われる更新演算回数とし
た。
【００３２】一方、図８，図９に示した従来の方法およ
び装置で分割した場合の分割結果は、図６のＰ２を境界
線とした分割となる。この場合も同様にシミュレーショ
ン手段における実際の計算時間がＫｔ・Ｎｔ＋Ｋｕ・Ｎ
ｕ秒であるとすると、部分回路Ａの計算時間は１０秒、
部分回路Ｂの計算時間は２１秒と均一でなくなり、結合
部分の行列計算時間は０秒であるが、回路全体について
の計算時間は２１秒となり、本発明による回路分割結果
の方が優れていることが分かる。
び装置で分割した場合の分割結果は、図６のＰ２を境界
線とした分割となる。この場合も同様にシミュレーショ
ン手段における実際の計算時間がＫｔ・Ｎｔ＋Ｋｕ・Ｎ
ｕ秒であるとすると、部分回路Ａの計算時間は１０秒、
部分回路Ｂの計算時間は２１秒と均一でなくなり、結合
部分の行列計算時間は０秒であるが、回路全体について
の計算時間は２１秒となり、本発明による回路分割結果
の方が優れていることが分かる。
【００３３】図７は、本発明の回路分割方法および装置
の第２の実施形態における更新演算回数計数方法を示す
フローチャートである。本実施形態の回路分割方法およ
び装置の全体ブロック構成および処理内容は、それぞれ
図１，図２で示される第１の実施形態と同一のものであ
るが、更新演算回数計数手段９における更新演算回数計
数方法が相違している。図２，３，７を参照して説明す
ると、本実施形態における更新演算回数計数方法は、更
新演算回数計数手段９における更新演算回数の求め方を
複数用意し（ステップＳ９４〜Ｓ９６）、要求される精
度と速度に応じて使い分ける。初期クラスタリング処理
におけるクラスタ対選択（ステップＳ３）において、更
新演算によって生成されるフィルインに対応する辺の追
加（ステップＳ３４）と消去された変数に対応する節点
削除（ステップＳ３５）を行わずに、更新演算回数を求
める（ステップＳ９４）。
の第２の実施形態における更新演算回数計数方法を示す
フローチャートである。本実施形態の回路分割方法およ
び装置の全体ブロック構成および処理内容は、それぞれ
図１，図２で示される第１の実施形態と同一のものであ
るが、更新演算回数計数手段９における更新演算回数計
数方法が相違している。図２，３，７を参照して説明す
ると、本実施形態における更新演算回数計数方法は、更
新演算回数計数手段９における更新演算回数の求め方を
複数用意し（ステップＳ９４〜Ｓ９６）、要求される精
度と速度に応じて使い分ける。初期クラスタリング処理
におけるクラスタ対選択（ステップＳ３）において、更
新演算によって生成されるフィルインに対応する辺の追
加（ステップＳ３４）と消去された変数に対応する節点
削除（ステップＳ３５）を行わずに、更新演算回数を求
める（ステップＳ９４）。
【００３４】また、目標の大きさを越えているかどうか
を判定する時（ステップＳ４）およびミニカットで部分
回路に含まれる全てのクラスタをマージした時の更新演
算回数の計数（ステップＳ９）においては、行列が完全
に密である（全ての要素がゼロでない）と仮定して、有
向グラフを用いずに、マージにより新たに発生する内部
節点の数Ｎｉｎ，マージ後の外部節点の数Ｎｘから、次
に示す［数１］の式により、新たに発生する内部節点に
対応する変数を消去した時の更新演算回数Ｎｕｉｎを計
算する（ステップＳ９５）。
を判定する時（ステップＳ４）およびミニカットで部分
回路に含まれる全てのクラスタをマージした時の更新演
算回数の計数（ステップＳ９）においては、行列が完全
に密である（全ての要素がゼロでない）と仮定して、有
向グラフを用いずに、マージにより新たに発生する内部
節点の数Ｎｉｎ，マージ後の外部節点の数Ｎｘから、次
に示す［数１］の式により、新たに発生する内部節点に
対応する変数を消去した時の更新演算回数Ｎｕｉｎを計
算する（ステップＳ９５）。
【００３５】
【００３６】なお、他の実施形態として、第１、第２の
実施形態で用いたミニカットの方法を用いる変わりに分
割の両側から一つづつクラスタを選択して同時に交換す
る方法を用いることもできる。また、局所最適解を避け
るために階層クラスタリングを行った後、上の階層から
（クラスタ数の少い階層から）順に階層毎にクラスタ移
動（もしくはクラスタ交換）によるミニカットを行う方
法などが考えられる。
実施形態で用いたミニカットの方法を用いる変わりに分
割の両側から一つづつクラスタを選択して同時に交換す
る方法を用いることもできる。また、局所最適解を避け
るために階層クラスタリングを行った後、上の階層から
（クラスタ数の少い階層から）順に階層毎にクラスタ移
動（もしくはクラスタ交換）によるミニカットを行う方
法などが考えられる。
【００３７】
【発明の効果】第１の効果は、回路分割時に行われる各
クラスタ（部分回路）についての計算時間予測の精度が
向上することである。これによって回路分割により得ら
れる各部分回路のシミュレーション手段における計算時
間が均等になり、結果として並列回路シミュレーション
に要する時間が短縮される。その理由は、各部分回路に
ついての計算時間は、ほぼ、モデル計算時間と行列計算
時間の和であり、さら後者はほぼＬＵ分解の更新演算に
要する時間に等しく、本発明はこの更新演算回数により
行列計算時間を予測するためである。
クラスタ（部分回路）についての計算時間予測の精度が
向上することである。これによって回路分割により得ら
れる各部分回路のシミュレーション手段における計算時
間が均等になり、結果として並列回路シミュレーション
に要する時間が短縮される。その理由は、各部分回路に
ついての計算時間は、ほぼ、モデル計算時間と行列計算
時間の和であり、さら後者はほぼＬＵ分解の更新演算に
要する時間に等しく、本発明はこの更新演算回数により
行列計算時間を予測するためである。
【００３８】第２の効果は、高速に更新演算回数の計数
が行えるということである。その理由は、マージ後のク
ラスタの大きさ（予測値）を、マージ前のクラスタの大
きさと、新たに発生する内部節点に対応する変数のみを
消去する時の更新演算回数との和により求めているため
であり、さらに回路行列の非ゼロパターンを非ゼロ要素
を辺（枝）であらわす有向グラフを用いているため、あ
る変数を消去するときの更新演算回数を容易に求めるこ
とができるためである。
が行えるということである。その理由は、マージ後のク
ラスタの大きさ（予測値）を、マージ前のクラスタの大
きさと、新たに発生する内部節点に対応する変数のみを
消去する時の更新演算回数との和により求めているため
であり、さらに回路行列の非ゼロパターンを非ゼロ要素
を辺（枝）であらわす有向グラフを用いているため、あ
る変数を消去するときの更新演算回数を容易に求めるこ
とができるためである。
【図１】本発明の回路分割装置の第１の実施形態を示す
構成ブロック図である。
構成ブロック図である。
【図２】図１の回路分割装置における回路分割方法を示
すフローチャートである。
すフローチャートである。
【図３】図２の回路分割方法における更新演算回数計数
方法のフローチャートである。
方法のフローチャートである。
【図４】図１の回路分割装置による処理前の回路例およ
びその有向グラフ表現を示す説明図である。
びその有向グラフ表現を示す説明図である。
【図５】図２の回路分割方法の初期クラスタリング処理
後の回路例およびその有向グラフ表現を示す説明図であ
る。
後の回路例およびその有向グラフ表現を示す説明図であ
る。
【図６】図２の回路分割方法のミニカット処理後の回路
例およびその有向グラフ表現を示す説明図である。
例およびその有向グラフ表現を示す説明図である。
【図７】本発明の回路分割方法の第２の実施形態におけ
る更新演算回数計数方法を示すフローチャートである。
る更新演算回数計数方法を示すフローチャートである。
【図８】従来の回路分割装置を示すブロック図である。
【図９】図８の回路分割方法を示すフローチャートであ
る。
る。
【図１０】回路シミュレーション時のＬＵ分解処理を示
すフローチャートである。
すフローチャートである。
【符号の説明】 １ 回路入力手段 ２ 初期クラスタリング手段 ３ ミニカット手段 ４ 分割回路出力手段 ５ シミュレーション手段 ６ シミュレーション結果出力手段 ７ 計算時間予測手段 ８ 素子数計数手段 ９ 更新演算回数計数手段 ８１ 回路入力手段 ８２ 初期クラスタリング手段 ８３ ミニカット手段 ８４ 分割回路出力手段 ８５ シミュレーション手段 ８６ シミュレーション結果出力手段 ８７ 計算時間予測手段 ８８ 素子数計数手段 ８９ 節点数計数手段 ９０ 接続度計数手段 Ｓ１〜Ｓ９６ 処理ステップ ｎ１〜ｎ７ 回路の節点 ｖ１〜ｖ７ 有向グラフの節点 Ｃ１〜Ｃ５ 初期クラスタリング後のクラスタ Ｐ１，Ｐ２ 回路分割後の分割境界線 Ｌ１ ｉ番目の変数を消去する処理
Claims (4)
- 【請求項１】 回路シミュレーション時のシミュレーシ
ョン計算時間をシミュレーション前に予測し予測値を求
める計算時間予測ステップを含み、入力された回路をク
ラスタ化およびマージし、均衡のとれた前記予測値を持
つ各部分回路に分割し、回路シミュレーション手段に出
力する回路分割方法において、前記各部分回路の回路行
列をシミュレーション時に三角行列の積に分解するＬＵ
（Ｌｏｗｅｒ／Ｕｐｐｅｒ）分解の各更新演算回数をシ
ミュレーション前に計数する更新演算回数計数ステップ
を含み、前記計算時間予測ステップが、前記各更新演算
回数に対応して前記各予測値を求めることを特徴とする
回路分割方法。 - 【請求項２】 前記更新演算回数計数ステップが、シミ
ュレーション時の前記各更新演算回数を、行列計算を用
いずに、前記回路行列の非ゼロ要素ａijのみを辺（枝）
（ｊ，ｉ）で表す有向グラフを用いてシミュレーション
前に計数する、請求項１記載の回路分割方法。 - 【請求項３】 既知の前記更新演算回数を持つ各部分回
路をマージしたとき、マージ後の回路に新たに発生する
内部節点に対応する変数を消去する時の更新演算回数の
みを計数し、これを既知の前記更新演算回数と加算して
マージ後の回路の更新演算回数とするステップを含む、
請求項１または２記載の回路分割方法。 - 【請求項４】 回路シミュレーション時のシミュレーシ
ョン計算時間をシミュレーション前に予測し予測値を求
める計算時間予測手段を備え、入力された回路をクラス
タ化およびマージし、均衡のとれた前記予測値を持つ各
部分回路に分割し、回路シミュレーション手段に出力す
る回路分割装置において、前記各部分回路の回路行列を
シミュレーション時に三角行列の積に分解するＬＵ（Ｌ
ｏｗｅｒ／Ｕｐｐｅｒ）分解の各更新演算回数をシミュ
レーション前に計数する更新演算回数計数手段を備え、
前記計算時間予測手段が、前記各更新演算回数に対応し
て前記各予測値を求めることを特徴とする回路分割装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13667196A JP2830838B2 (ja) | 1996-05-30 | 1996-05-30 | 回路分割方法および装置 |
| US08/866,681 US6031979A (en) | 1996-05-30 | 1997-05-30 | Circuit partitioning apparatus for executing parallel circuit simulation and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13667196A JP2830838B2 (ja) | 1996-05-30 | 1996-05-30 | 回路分割方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09319784A JPH09319784A (ja) | 1997-12-12 |
| JP2830838B2 true JP2830838B2 (ja) | 1998-12-02 |
Family
ID=15180764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13667196A Expired - Fee Related JP2830838B2 (ja) | 1996-05-30 | 1996-05-30 | 回路分割方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6031979A (ja) |
| JP (1) | JP2830838B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10970452B2 (en) | 2019-07-12 | 2021-04-06 | Samsung Electronics Co., Ltd. | System for designing semiconductor circuit and operating method of the same |
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|---|---|---|---|---|
| TW430766B (en) * | 1996-11-18 | 2001-04-21 | Siemens Ag | Computer-aided method to partition of on electronic circuit |
| JPH1131164A (ja) * | 1997-07-11 | 1999-02-02 | Fujitsu Ltd | 回路シミュレーション方法および装置 |
| US6577992B1 (en) * | 1999-05-07 | 2003-06-10 | Nassda Corporation | Transistor level circuit simulator using hierarchical data |
| JP3549806B2 (ja) * | 2000-03-01 | 2004-08-04 | 株式会社日立製作所 | 自動車用電源の制御装置 |
| JP3768375B2 (ja) | 2000-04-04 | 2006-04-19 | Ｎｅｃエレクトロニクス株式会社 | 計算装置および電子回路シミュレーション装置 |
| US7143021B1 (en) * | 2000-10-03 | 2006-11-28 | Cadence Design Systems, Inc. | Systems and methods for efficiently simulating analog behavior of designs having hierarchical structure |
| US7401015B1 (en) * | 2001-06-17 | 2008-07-15 | Brian Bailey | Coherent state among multiple simulation models in an EDA simulation environment |
| JP4923602B2 (ja) | 2006-02-10 | 2012-04-25 | 富士ゼロックス株式会社 | 画像形成処理シミュレーション装置及び画像形成処理シミュレーション方法 |
| JP4821354B2 (ja) * | 2006-02-13 | 2011-11-24 | 富士ゼロックス株式会社 | 画像形成装置シミュレーション装置、画像形成装置シミュレーション方法及びプログラム |
| JP2008015841A (ja) * | 2006-07-06 | 2008-01-24 | Nec Electronics Corp | 回路解析方法、及び回路解析プログラム、回路シミュレーション装置 |
| US8832635B2 (en) * | 2012-01-06 | 2014-09-09 | Mentor Graphics Corporation | Simulation of circuits with repetitive elements |
| JP5831244B2 (ja) * | 2012-01-18 | 2015-12-09 | 富士通株式会社 | 分割装置、分割方法、および分割プログラム |
| CN111553126B (zh) * | 2020-05-08 | 2022-05-24 | 北京华大九天科技股份有限公司 | 一种基于机器学习训练模型获取矩阵分解时间的方法 |
| CN111935005B (zh) * | 2020-08-07 | 2023-10-24 | 腾讯科技（深圳）有限公司 | 数据传输方法、装置、处理设备及介质 |
| CN113435158B (zh) * | 2021-07-14 | 2022-05-24 | 成都华大九天科技有限公司 | 一种重建电路并联子结构的方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684723A (en) * | 1987-11-16 | 1997-11-04 | Fujitsu Limited | Device simulation method and device simulator |
| CA2076293A1 (en) * | 1991-10-11 | 1993-04-12 | Prathima Agrawal | Multiprocessor computer for solving sets of equations |
-
1996
- 1996-05-30 JP JP13667196A patent/JP2830838B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-30 US US08/866,681 patent/US6031979A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10970452B2 (en) | 2019-07-12 | 2021-04-06 | Samsung Electronics Co., Ltd. | System for designing semiconductor circuit and operating method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6031979A (en) | 2000-02-29 |
| JPH09319784A (ja) | 1997-12-12 |
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