JP3466048B2 - ２元線形部分空間の要素を出力する回路の構成方法 - Google Patents
２元線形部分空間の要素を出力する回路の構成方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は所与の２元線形部分
空間の基底から、２元線形部分空間の要素となる全ての
２元ベクトルを順次、各成分を並列に出力する回路の構
成方法に関する。 【０００２】 【従来の技術】まず、２元ベクトルについて説明する。
長さｎの２元ベクトルｖとは、ｖ＝（ｖ1，ｖ2，・・
・，ｖn）と表される長さｎの系列であり、各成分ｖ
i（ｉ＝１，・・・，ｎ）のとる値は１か０のいずれか
である。そして、２つの長さｎの２元ベクトルｖ＝（ｖ
1，ｖ2，・・・，ｖn）とｗ＝（ｗ1，ｗ2，・・・，
ｗn）の加算ｖ＋ｗはｖ＋ｗ＝（ｖ1＋ｗ1，ｖ1＋ｗ2，
・・・，ｖn＋ｗn）として定義される。ここで、０＋０
＝０，１＋０＝０＋１＝１，１＋１＝０である。例え
ば、ｖ＝（１，１，０，０），ｗ＝（１，０，０，１）
の場合、ｖ＋ｗ＝（１＋１，１＋０，０＋０，０＋１）
＝（０，１，０，１）となる。また、０か１の値をとる
定数ｋに対し、ベクトルｖの定数倍ｋｖは、ｋｖ＝（ｋ
・ｖ1，ｋ・ｖ2，・・・，ｋ・ｖn）として定義され
る。ここで、０・０＝０，１・０＝０・１＝０，１・１
＝１である。例えば、０（１，０，１，０）＝（０・
１，０・０，０・１，０・０）＝（０，０，０，０）で
あり、１（１，０，１，０）＝（１・１，１・０，１・
１，１・０）＝（１，０，１，０）となる。そして、２
元ベクトルの加算と定数倍では、定数倍の方が優先順位
が高く、０（１，０，１，０）＋１（１，１，０，０）
＝（０・１，０・０，０・１，０・０）＋（１・１，１
・１，１・０，１・０）＝（０，０，０，０）＋（１，
１，０，０）＝（１，１，０，０）のように計算され
る。 【０００３】次に、２元ベクトルの一次結合について説
明する。有限個の長さｎの２元ベクトルａ1，ａ2，・・
・，ａm（ａiはそれぞれ２元ベクトル、１≦ｉ≦ｍ）か
ら加算および定数倍によって生ずる長さｎの２元ベクト
ルｃ1ａ1＋ｃ2ａ2＋・・・＋ｃmａm＋・・・＋ｃmａ
m（ｃi＝０，１ １≦ｉ≦ｍ）をａ1，ａ2，・・・，ａ
mの一次結合であるという。また、長さｎの２元ベクト
ルａが、ａ＝ｃ1ａ1＋ｃ2ａ2＋・・・＋ｃmａmとなると
き、ａはａ1，ａ2，・・・，ａmの一次結合として表わ
されるという。例えば、３個の２元ベクトルａ1＝
（１，０，１，１），ａ2＝（１，０，０，１），ａ3＝
（０，１，０，０）から１ａ1＋１ａ2＋０ａ3を計算し
て得られる２元ベクトルｖ＝（０，０，１，０）は２元
ベトクルａ1，ａ2，ａ3の一次結合であり、ｖはｖ＝１
ａ1＋１ａ2＋０ａ3のようにａ1，ａ2，ａ3の一次結合で
表されるという。 【０００４】次に、２元線形部分空間について説明す
る。ｍ個の長さｎの２元ベクトルａ1，ａ2，・・・，ａ
mに対し、ａ1，ａ2，・・・，ａmの一次結合ｃ1ａ1＋ｃ
2ａ2＋・・・＋ｃmａm（ｃi＝０，１ １≦ｉ≦ｍ）
が、ｃ1＝ｃ2＝・・・＝ｃm＝０のときに限り零ベクト
ル０＝（０，０，・・・，０）になるとき、ａ1，ａ2，
・・・，ａmは一次独立であるという。そして、一次独
立なｍ個の２元ベクトルａ1，ａ2，・・・，ａmの一次
結合全体の集合Ｗ Ｗ＝｛ｃ1ａ1＋ｃ2ａ2＋・・・＋ｃmａm｜ｃi（１≦ｉ
≦ｍ）∈｛１，０}｝をａ1，ａ2，・・・ａmで生成され
る２元線形部分空間という。また、２元線形部分空間Ｗ
を生成する一次独立な２元ベクトルの集合｛ａ1，ａ2，
・・・，ａm｝をＷの基底という。 【０００５】例えば、３個の２元ベクトルａ1＝（１，
０，１，１），ａ2＝（１，０，０，１），ａ3＝（０，
１，０，０）は一次独立であり、ａ1，ａ2，ａ3が生成
する２元線形部分空間Ｗの要素はａ1，ａ2，ａ3の全て
の一次結合であり、以下の８個の２元ベクトル ０ａ1＋０ａ2＋０ａ3 １ａ1＋０ａ2＋０ａ3 ０ａ1＋０ａ2＋１ａ3 １ａ1＋０ａ2＋１ａ3 ０ａ1＋１ａ2＋０ａ3 １ａ1＋１ａ2＋０ａ3 ０ａ1＋１ａ2＋１ａ3 １ａ1＋１ａ2＋１ａ3 となり、 Ｗ＝（０，０，０，０），（１，０，１，１） （０，１，０，０），（１，１，１，１） （１，０，０，１），（０，０，１，０） （１，１，０，１），（０，１，１，０）｝ となる。また、｛ａ1，ａ2，ａ3｝はＷの基底である。 【０００６】上述のように、所与の２元線形部分空間の
基底から、その２元線形部分空間の要素となる全ての２
元ベクトルを求めるためには、その基底の全ての一次結
合を計算する必要がある。 【０００７】従来、要素となる２元ベクトルの長さがｎ
である２元線形部分空間Ｗの基底｛ａ1，ａ2，・・・，
ａm｝から、Ｗの全ての要素を順次、その各成分を並列
に出力する回路として図２のような回路が考えられてい
る。 【０００８】図２において、ａi＝（ａi-1，ａi-2，・
・・，ａi-n）と表した場合、ａi-jが１ならば、ｍビッ
トカウンタ２００の第ｉビット目を表すｃiからの出力
は排他的論理和ゲートＥＯＲjに接続され、０ならば接
続されていない。このようなｎ個のＥＯＲゲート（ＥＯ
Ｒ1，ＥＯＲ2，・・・，ＥＯＲn）によって、一次結合
ｃ1ａ1+ｃ2ａ2＋・・・＋ｃmａmを示す２元ベクトルｖ
＝（ｖ1，ｖ2，・・・，ｖn）の各成分を並列に出力す
ることができる。そして、ｍビットカウンタ２００にお
いて、ｃ1，ｃ2，・・・，ｃmの全ての組み合わせを順
次発生することにより、｛ａ1，ａ2，・・・，ａm｝の
全ての一次結合を、順次出力することができる。なお、
ＥＯＲjへの入力線が０本となる場合、ｖjへはつねに０
が出力され、ｃiからの入力１本だけの場合は、ｃiから
の入力がｖjに直結される。そして、カウンタ５００か
ら直結されているｖ1，ｖ2，・・・，ｖnへの出力線も
ＥＯＲゲートへの１入力と考えると、基底の２元ベクト
ルの１となる成分の総和がＥＯＲゲートへの入力線の総
和に一致する。 【０００９】上述のようにして、図２の構成により、２
元線形部分空間の基底が与えられたときに、この２元線
形部分空間の全ての要素を順次出力する回路を作成する
ことができる。しかし、図２の回路は、基底によっては
ＥＯＲゲートへの入力線が非常に多くなるために、回路
規模が非常に大きくなり、実現が困難なものになってし
まう。また、一般にＬＳＩで多入力のＥＯＲゲートを実
現する場合は少数の入力をもつＥＯＲゲートを多段結合
して実現する。そのため、図２のような回路でＥＯＲゲ
ートへの入力線数が多くなると、接続されるゲートの段
数が大きくなり、回路の遅延時間も大きなものとなって
しまう。 【００１０】 【発明が解決しようとする課題】本発明の目的は、２元
線形部分空間の基底が与えられたときに、この２元線形
部分空間の全ての要素を順次、その各成分を並列に出力
する回路の規模と遅延時間を小さなものとする構成方法
を提供することにある。 【００１１】 【課題を解決するための手段】ある２元線形部分空間Ｗ
の基底｛ａ1，ａ2，・・・．ａm｝が与えられたとき、
図２のような回路では、ＥＯＲゲートへの入力の総数は
｛ａ1，ａ2，・・・，ａm｝の２元ベクトルの１となる
成分の総数に一致し、この数が非常に大きいと、実際に
ＬＳＩで実現することが困難になる。本発明では、これ
を次のようにして解決する。 【００１２】まず、本発明の基本的な考えを示す。基底
｛ａ1，ａ2，・・・，ａm｝において、任意の２元ベク
トルに他の任意の２元ベクトルを加算するという操作に
よってできる２元ベクトルの集合は一次独立であり、こ
の２元ベクトルの集合が生成する２元線形部分空間はＷ
と一致する。例えば、２元線形部分空間Ｗの基底である
｛ａ1，ａ2，・・・，ａm）において、２元ベクトルａi
（１≦ｉ≦ｍ）に２元ベクトルａj（１≦ｊ≦ｍ，ｊ≠
ｉ）を加算した２元ベクトルの集合｛ａ1，ａ2，・・
・，ａi-1，ａi＋ａj，ａi+1，・・・，ａj-1，ａj，ａ
j+1，・・・，ａm｝の生成する２元線形部分空間はＷと
一致する。このときａi＋ａjの１である成分の数がａi
よりも少ないとすると、基底｛ａ1，ａ2，・・・，ａ
i-1，ａi+ａj，ａi+1，・・・，ａj-1，ａj，ａj+1，・
・・，ａm｝を用いて、図２の回路と同じ要領で回路を
作成すると、ａi＋ａjの１である成分の数がａiよりも
少ない分だけＥＯＲゲートへの入力数を減らすことがで
きる。 【００１３】図１に、本発明による所与の２元線形部分
空間の基底から、１になる成分の数ができるだけ少ない
基底の作成法の手順を示す。ここで、２元線形部分空間
Ｗの基底Ｖ＝｛ａ1，ａ2，・・・，ａm｝が与えられた
とする。そして、関数Ｍin（Ｎ）はある整数の集合Ｎの
要素中、最小の要素を返すものとし、Ｇroupは行列の集
合を表すものとする。以下に、図１における各手順Ｓ１
〜Ｓ７を示す。 【００１４】Ｓ１．Ｎ＝｛１，２，・・・，ｍ｝とす
る。 Ｓ２．ａ1，ａ2，・・・，ａmを第１，第２，・・・，
第ｍ行とするｍ行の行列Ｇ0を作り、Ｇroup＝｛Ｇ0｝と
する。 Ｓ３．Ｇroupの全ての行列について、第Ｍin（Ｎ）行に
その行列の他の任意の行ベクトルを１個以上加算してで
きる全ての行列を求め、求められた全ての行列をＧroup
に要素として加える。 Ｓ４．ＮからＭin（Ｎ）を取り除く。 Ｓ５．ステップＳ３，Ｓ４をＮが空集合になるまで繰り
返す。 Ｓ６．Ｇroupに含まれる全ての行列の中で１である成分
の数が最も少ない行列を１つ求める。 Ｓ７．ステップＳ６で求めた行列のｍ個の行ベクトルの
集合を求める基底Ｖ′とする。 【００１５】このようにして得られたＷの基底Ｖ′＝
｛ａ1′，ａ2′，・・・，ａm′｝から、図２と同様に
（ただし、ａiをａi′とする）、ｍビットカウンタとＥ
ＯＲゲートにより、Ｗの全ての要素を順次、各成分を並
列に出力するような回路を作成する。 【００１６】この回路では、ａi′＝（ａi-1′,
ａi-2′，・・・．ａi-n′）と表した場合に、ａi-j′
が１なら、ｍビットカウンタの第ｉビット目を表すｃi
からの出力が排他的論理和（ＥＯＲ）ゲートＥＯＲjに
接続されており、０ならば接続されていない。このよう
なｎ個のＥＯＲゲート（ＥＯＲ1，ＥＯＲ2，・・・，Ｅ
ＯＲn）によって、一次結合ｃ1ａ1′＋ｃ2ａ2′＋・・
・＋ｃmａm′を示す２元ベクトルｖ＝（ｖ1，ｖ2，・・
・，ｖn）の各成分を並列に出力することができる。そ
して、ｍビットカウンタにおいてｃ1，ｃ2，・・・，ｃ
mの全ての組み合わせを順次発生することにより、
｛ａ1′，ａ2′，・・・，ａm′｝の全ての一次結合を
順次出力することができる。なお、ＥＯＲjへの入力線
が０本となる場合、ｖjへはつねに０が出力され、ｃiか
らの入力１本だけの場合は、ｃiからの入力がｖiに直結
される。 【００１７】本発明により求めた基底Ｖ′の要素である
２元ベクトルの１となる成分の総和は、所与の基底Ｖの
要素である２元ベクトルの１となる成分の総和以下であ
り、図２の回路のＥＯＲゲートへの入力数は従来の場合
の入力数以下である。これにより実際のＬＳＩで２元線
形部分空間の全ての要素を順次、各成分を並列に出力す
るような回路を実現するにおいて、従来よりも、小さな
回路規模で実現できる。また、一般にＬＳＩで多入力の
ＥＯＲゲートを実現する場合は少数の入力を持つＥＯＲ
ゲートを多段結合して実現する。それゆえ、ＥＯＲゲー
トへの入力線の数を小さくすることにより、実際にＬＳ
Ｉで回路を実現した場合に、ゲートの結合段数を少なく
することができ、遅延時間も従来の回路よりも小さくす
ることができる。 【００１８】 【発明の実施の形態】図３および図４に、従来と本発明
による２元線形部分空間Ｗの全ての要素を順次、各成分
を並列に出力する回路の具体例を示す。 【００１９】いま、２元線形部分空間Ｗを生成する基底
Ｖ＝｛ａ1，ａ2｝が与えられたとし、ａ1＝（１，０，
１，１，０，１，１，１），ａ2＝（１，１，１，１，
０，０，１，１）とする。 【００２０】ここで、Ｗの全ての要素を順次出力するよ
うな回路を、与えられた基底Ｖをそのまま用いて図２と
同様にして作成すると、図３のようになる。図３の回路
は、各ビットがｃ1，ｃ2で表される２ビットカウンタ３
００と、５個の排他的論理和（ＥＯＲ）ゲート３０１〜
３０５により、一次結合ｃ1ａ1＋ｃ2ａ2の２元ベクトル
ｖ＝（ｖ1，ｖ2，…ｖ8）を、各成分について並列に出
力する。そして、２ビットカウンタ３００の値を００か
ら１１まで順次変更することで、Ｗの全ての要素を出力
することができる。 【００２１】一方、本発明によれば、図１の手順にした
がって要素となる２元ベクトルの１となる成分の総和が
Ｖの要素となる２元ベクトルの１となる成分の総和以下
である基底Ｖ′を作ることにより、図３の回路のＥＯＲ
ゲートを１個にできる。以下、これについて説明する。 【００２２】まず、図１の手順のステップＳ１従いＮ＝
｛１，２｝とする。次に、ステップＳ２に従い 【００２３】 【数１】 【００２４】とし、Ｇroup＝｛Ｇ0｝とする。 【００２５】次に、ステップＳ３にしたがって、Ｇroup
の全ての行列について第Ｍin（Ｎ）行、すなわち第１行
に外の任意の行を１個以上加算してできる全ての行列と
して 【００２６】 【数２】 【００２７】を求め、Ｇroup＝｛Ｇ0，Ｇ1｝とする。そ
して、ステップＳ４に従い、第Ｍin（Ｎ）＝１をＮから
取り除き、Ｎ＝｛２｝とする。 【００２８】次に、再びステップＳ３に従い、Ｇroupの
全ての行列について第Ｍin（Ｎ）行、すなわち第２行に
他の任意の行を１個以上加算してできる全ての行列とし
て 【００２９】 【数３】 【００３０】を求め、Ｇroup＝｛Ｇ0，Ｇ1，Ｇ2，Ｇ3｝
とする。そして、ステップＳ４に従いＭin（ｎ）＝２を
Ｎから取り除くと、Ｎは空集合となる。 【００３１】そこで、ステップＳ６に従い、Ｇroup＝
｛Ｇ0，Ｇ1，Ｇ2，Ｇ3｝に含まれる行列のうち、１とな
る成分が最も少ない行列の１つ、例えばＧ1を選ぶ。次
に、ステップＳ7に従い、要素となる２元ベクトルの１
となる成分の総和が、Ｖの要素となる２元ベクトルの１
となる成分の総和よりも小さい基底Ｖ′＝｛（０，１，
０，０，０，１，０，０），（１，１，１，１，０，
０，１，１）｝を得る。 【００３２】基底Ｖ′を用いて、図２と同様の回路を作
成すると、図４のようになる。ここで、ａ1′＝（０，
１，０，０，０，１，０，０），ａ2′（１，１，１，
１，０，０，１，１）であり、図４の回路は、各ビット
がｃ1，ｃ2で表される２ビットカウンタ４００と、１個
の排他的論理和（ＥＯＲ）ゲート４０１とにより、一次
結合ｃ1ａ1′＋ｃ1ａ2′の２次元ベクトルｖ＝（ｖ1，
ｖ2，…ｖ8）を、各成分について並列に出力する。そし
て、２ビットカウンタ４００の値を００から１１まで順
次変更することで、Ｗのすべての要素を出力することが
できる。 【００３３】図４の回路と図３の回路を比較すると、図
４の回路は、図３の回路に比べて２入力ＥＯＲゲートが
５個から１個に減少し、規模の小さなものとなってい
る。 【００３４】以上、本発明の一実施の形態を説明した
が、図１に示した手順は、いわゆるコンピュータを利用
して実現されるものである。その際、手順（処理フロ
ー）は、アプリケーションプログラムとしてあらかじめ
コンピュータ内に用意しておいてもよいし、あるいは、
これらの手順を記述したプログラムを記録した記録媒体
（フロピーディスク、光ディスク等）をコンピュータに
かけて読み込ませる（インストール）ことでもよい。 【００３５】 【発明の効果】以上説明したように、本発明によれば、
ある２元線形部分空間の基底が与えられたとき、この２
元線形部分空間のすべての要素を順次、各成分を並列に
出力する回路を従来よりも規模の小さいものとすること
ができる。また、ＬＳＩで回路を実現した場合に、遅延
時間も従来の回路より小さくすることができる。このよ
うな回路は、例えば通信分野において用いられる線形ブ
ロック符号の最尤復号器の内部回路に使用されるが、従
来よりも遅延時間の小さい最尤復号器を小さな規模で実
現できるようになる。
空間の基底から、２元線形部分空間の要素となる全ての
２元ベクトルを順次、各成分を並列に出力する回路の構
成方法に関する。 【０００２】 【従来の技術】まず、２元ベクトルについて説明する。
長さｎの２元ベクトルｖとは、ｖ＝（ｖ1，ｖ2，・・
・，ｖn）と表される長さｎの系列であり、各成分ｖ
i（ｉ＝１，・・・，ｎ）のとる値は１か０のいずれか
である。そして、２つの長さｎの２元ベクトルｖ＝（ｖ
1，ｖ2，・・・，ｖn）とｗ＝（ｗ1，ｗ2，・・・，
ｗn）の加算ｖ＋ｗはｖ＋ｗ＝（ｖ1＋ｗ1，ｖ1＋ｗ2，
・・・，ｖn＋ｗn）として定義される。ここで、０＋０
＝０，１＋０＝０＋１＝１，１＋１＝０である。例え
ば、ｖ＝（１，１，０，０），ｗ＝（１，０，０，１）
の場合、ｖ＋ｗ＝（１＋１，１＋０，０＋０，０＋１）
＝（０，１，０，１）となる。また、０か１の値をとる
定数ｋに対し、ベクトルｖの定数倍ｋｖは、ｋｖ＝（ｋ
・ｖ1，ｋ・ｖ2，・・・，ｋ・ｖn）として定義され
る。ここで、０・０＝０，１・０＝０・１＝０，１・１
＝１である。例えば、０（１，０，１，０）＝（０・
１，０・０，０・１，０・０）＝（０，０，０，０）で
あり、１（１，０，１，０）＝（１・１，１・０，１・
１，１・０）＝（１，０，１，０）となる。そして、２
元ベクトルの加算と定数倍では、定数倍の方が優先順位
が高く、０（１，０，１，０）＋１（１，１，０，０）
＝（０・１，０・０，０・１，０・０）＋（１・１，１
・１，１・０，１・０）＝（０，０，０，０）＋（１，
１，０，０）＝（１，１，０，０）のように計算され
る。 【０００３】次に、２元ベクトルの一次結合について説
明する。有限個の長さｎの２元ベクトルａ1，ａ2，・・
・，ａm（ａiはそれぞれ２元ベクトル、１≦ｉ≦ｍ）か
ら加算および定数倍によって生ずる長さｎの２元ベクト
ルｃ1ａ1＋ｃ2ａ2＋・・・＋ｃmａm＋・・・＋ｃmａ
m（ｃi＝０，１ １≦ｉ≦ｍ）をａ1，ａ2，・・・，ａ
mの一次結合であるという。また、長さｎの２元ベクト
ルａが、ａ＝ｃ1ａ1＋ｃ2ａ2＋・・・＋ｃmａmとなると
き、ａはａ1，ａ2，・・・，ａmの一次結合として表わ
されるという。例えば、３個の２元ベクトルａ1＝
（１，０，１，１），ａ2＝（１，０，０，１），ａ3＝
（０，１，０，０）から１ａ1＋１ａ2＋０ａ3を計算し
て得られる２元ベクトルｖ＝（０，０，１，０）は２元
ベトクルａ1，ａ2，ａ3の一次結合であり、ｖはｖ＝１
ａ1＋１ａ2＋０ａ3のようにａ1，ａ2，ａ3の一次結合で
表されるという。 【０００４】次に、２元線形部分空間について説明す
る。ｍ個の長さｎの２元ベクトルａ1，ａ2，・・・，ａ
mに対し、ａ1，ａ2，・・・，ａmの一次結合ｃ1ａ1＋ｃ
2ａ2＋・・・＋ｃmａm（ｃi＝０，１ １≦ｉ≦ｍ）
が、ｃ1＝ｃ2＝・・・＝ｃm＝０のときに限り零ベクト
ル０＝（０，０，・・・，０）になるとき、ａ1，ａ2，
・・・，ａmは一次独立であるという。そして、一次独
立なｍ個の２元ベクトルａ1，ａ2，・・・，ａmの一次
結合全体の集合Ｗ Ｗ＝｛ｃ1ａ1＋ｃ2ａ2＋・・・＋ｃmａm｜ｃi（１≦ｉ
≦ｍ）∈｛１，０}｝をａ1，ａ2，・・・ａmで生成され
る２元線形部分空間という。また、２元線形部分空間Ｗ
を生成する一次独立な２元ベクトルの集合｛ａ1，ａ2，
・・・，ａm｝をＷの基底という。 【０００５】例えば、３個の２元ベクトルａ1＝（１，
０，１，１），ａ2＝（１，０，０，１），ａ3＝（０，
１，０，０）は一次独立であり、ａ1，ａ2，ａ3が生成
する２元線形部分空間Ｗの要素はａ1，ａ2，ａ3の全て
の一次結合であり、以下の８個の２元ベクトル ０ａ1＋０ａ2＋０ａ3 １ａ1＋０ａ2＋０ａ3 ０ａ1＋０ａ2＋１ａ3 １ａ1＋０ａ2＋１ａ3 ０ａ1＋１ａ2＋０ａ3 １ａ1＋１ａ2＋０ａ3 ０ａ1＋１ａ2＋１ａ3 １ａ1＋１ａ2＋１ａ3 となり、 Ｗ＝（０，０，０，０），（１，０，１，１） （０，１，０，０），（１，１，１，１） （１，０，０，１），（０，０，１，０） （１，１，０，１），（０，１，１，０）｝ となる。また、｛ａ1，ａ2，ａ3｝はＷの基底である。 【０００６】上述のように、所与の２元線形部分空間の
基底から、その２元線形部分空間の要素となる全ての２
元ベクトルを求めるためには、その基底の全ての一次結
合を計算する必要がある。 【０００７】従来、要素となる２元ベクトルの長さがｎ
である２元線形部分空間Ｗの基底｛ａ1，ａ2，・・・，
ａm｝から、Ｗの全ての要素を順次、その各成分を並列
に出力する回路として図２のような回路が考えられてい
る。 【０００８】図２において、ａi＝（ａi-1，ａi-2，・
・・，ａi-n）と表した場合、ａi-jが１ならば、ｍビッ
トカウンタ２００の第ｉビット目を表すｃiからの出力
は排他的論理和ゲートＥＯＲjに接続され、０ならば接
続されていない。このようなｎ個のＥＯＲゲート（ＥＯ
Ｒ1，ＥＯＲ2，・・・，ＥＯＲn）によって、一次結合
ｃ1ａ1+ｃ2ａ2＋・・・＋ｃmａmを示す２元ベクトルｖ
＝（ｖ1，ｖ2，・・・，ｖn）の各成分を並列に出力す
ることができる。そして、ｍビットカウンタ２００にお
いて、ｃ1，ｃ2，・・・，ｃmの全ての組み合わせを順
次発生することにより、｛ａ1，ａ2，・・・，ａm｝の
全ての一次結合を、順次出力することができる。なお、
ＥＯＲjへの入力線が０本となる場合、ｖjへはつねに０
が出力され、ｃiからの入力１本だけの場合は、ｃiから
の入力がｖjに直結される。そして、カウンタ５００か
ら直結されているｖ1，ｖ2，・・・，ｖnへの出力線も
ＥＯＲゲートへの１入力と考えると、基底の２元ベクト
ルの１となる成分の総和がＥＯＲゲートへの入力線の総
和に一致する。 【０００９】上述のようにして、図２の構成により、２
元線形部分空間の基底が与えられたときに、この２元線
形部分空間の全ての要素を順次出力する回路を作成する
ことができる。しかし、図２の回路は、基底によっては
ＥＯＲゲートへの入力線が非常に多くなるために、回路
規模が非常に大きくなり、実現が困難なものになってし
まう。また、一般にＬＳＩで多入力のＥＯＲゲートを実
現する場合は少数の入力をもつＥＯＲゲートを多段結合
して実現する。そのため、図２のような回路でＥＯＲゲ
ートへの入力線数が多くなると、接続されるゲートの段
数が大きくなり、回路の遅延時間も大きなものとなって
しまう。 【００１０】 【発明が解決しようとする課題】本発明の目的は、２元
線形部分空間の基底が与えられたときに、この２元線形
部分空間の全ての要素を順次、その各成分を並列に出力
する回路の規模と遅延時間を小さなものとする構成方法
を提供することにある。 【００１１】 【課題を解決するための手段】ある２元線形部分空間Ｗ
の基底｛ａ1，ａ2，・・・．ａm｝が与えられたとき、
図２のような回路では、ＥＯＲゲートへの入力の総数は
｛ａ1，ａ2，・・・，ａm｝の２元ベクトルの１となる
成分の総数に一致し、この数が非常に大きいと、実際に
ＬＳＩで実現することが困難になる。本発明では、これ
を次のようにして解決する。 【００１２】まず、本発明の基本的な考えを示す。基底
｛ａ1，ａ2，・・・，ａm｝において、任意の２元ベク
トルに他の任意の２元ベクトルを加算するという操作に
よってできる２元ベクトルの集合は一次独立であり、こ
の２元ベクトルの集合が生成する２元線形部分空間はＷ
と一致する。例えば、２元線形部分空間Ｗの基底である
｛ａ1，ａ2，・・・，ａm）において、２元ベクトルａi
（１≦ｉ≦ｍ）に２元ベクトルａj（１≦ｊ≦ｍ，ｊ≠
ｉ）を加算した２元ベクトルの集合｛ａ1，ａ2，・・
・，ａi-1，ａi＋ａj，ａi+1，・・・，ａj-1，ａj，ａ
j+1，・・・，ａm｝の生成する２元線形部分空間はＷと
一致する。このときａi＋ａjの１である成分の数がａi
よりも少ないとすると、基底｛ａ1，ａ2，・・・，ａ
i-1，ａi+ａj，ａi+1，・・・，ａj-1，ａj，ａj+1，・
・・，ａm｝を用いて、図２の回路と同じ要領で回路を
作成すると、ａi＋ａjの１である成分の数がａiよりも
少ない分だけＥＯＲゲートへの入力数を減らすことがで
きる。 【００１３】図１に、本発明による所与の２元線形部分
空間の基底から、１になる成分の数ができるだけ少ない
基底の作成法の手順を示す。ここで、２元線形部分空間
Ｗの基底Ｖ＝｛ａ1，ａ2，・・・，ａm｝が与えられた
とする。そして、関数Ｍin（Ｎ）はある整数の集合Ｎの
要素中、最小の要素を返すものとし、Ｇroupは行列の集
合を表すものとする。以下に、図１における各手順Ｓ１
〜Ｓ７を示す。 【００１４】Ｓ１．Ｎ＝｛１，２，・・・，ｍ｝とす
る。 Ｓ２．ａ1，ａ2，・・・，ａmを第１，第２，・・・，
第ｍ行とするｍ行の行列Ｇ0を作り、Ｇroup＝｛Ｇ0｝と
する。 Ｓ３．Ｇroupの全ての行列について、第Ｍin（Ｎ）行に
その行列の他の任意の行ベクトルを１個以上加算してで
きる全ての行列を求め、求められた全ての行列をＧroup
に要素として加える。 Ｓ４．ＮからＭin（Ｎ）を取り除く。 Ｓ５．ステップＳ３，Ｓ４をＮが空集合になるまで繰り
返す。 Ｓ６．Ｇroupに含まれる全ての行列の中で１である成分
の数が最も少ない行列を１つ求める。 Ｓ７．ステップＳ６で求めた行列のｍ個の行ベクトルの
集合を求める基底Ｖ′とする。 【００１５】このようにして得られたＷの基底Ｖ′＝
｛ａ1′，ａ2′，・・・，ａm′｝から、図２と同様に
（ただし、ａiをａi′とする）、ｍビットカウンタとＥ
ＯＲゲートにより、Ｗの全ての要素を順次、各成分を並
列に出力するような回路を作成する。 【００１６】この回路では、ａi′＝（ａi-1′,
ａi-2′，・・・．ａi-n′）と表した場合に、ａi-j′
が１なら、ｍビットカウンタの第ｉビット目を表すｃi
からの出力が排他的論理和（ＥＯＲ）ゲートＥＯＲjに
接続されており、０ならば接続されていない。このよう
なｎ個のＥＯＲゲート（ＥＯＲ1，ＥＯＲ2，・・・，Ｅ
ＯＲn）によって、一次結合ｃ1ａ1′＋ｃ2ａ2′＋・・
・＋ｃmａm′を示す２元ベクトルｖ＝（ｖ1，ｖ2，・・
・，ｖn）の各成分を並列に出力することができる。そ
して、ｍビットカウンタにおいてｃ1，ｃ2，・・・，ｃ
mの全ての組み合わせを順次発生することにより、
｛ａ1′，ａ2′，・・・，ａm′｝の全ての一次結合を
順次出力することができる。なお、ＥＯＲjへの入力線
が０本となる場合、ｖjへはつねに０が出力され、ｃiか
らの入力１本だけの場合は、ｃiからの入力がｖiに直結
される。 【００１７】本発明により求めた基底Ｖ′の要素である
２元ベクトルの１となる成分の総和は、所与の基底Ｖの
要素である２元ベクトルの１となる成分の総和以下であ
り、図２の回路のＥＯＲゲートへの入力数は従来の場合
の入力数以下である。これにより実際のＬＳＩで２元線
形部分空間の全ての要素を順次、各成分を並列に出力す
るような回路を実現するにおいて、従来よりも、小さな
回路規模で実現できる。また、一般にＬＳＩで多入力の
ＥＯＲゲートを実現する場合は少数の入力を持つＥＯＲ
ゲートを多段結合して実現する。それゆえ、ＥＯＲゲー
トへの入力線の数を小さくすることにより、実際にＬＳ
Ｉで回路を実現した場合に、ゲートの結合段数を少なく
することができ、遅延時間も従来の回路よりも小さくす
ることができる。 【００１８】 【発明の実施の形態】図３および図４に、従来と本発明
による２元線形部分空間Ｗの全ての要素を順次、各成分
を並列に出力する回路の具体例を示す。 【００１９】いま、２元線形部分空間Ｗを生成する基底
Ｖ＝｛ａ1，ａ2｝が与えられたとし、ａ1＝（１，０，
１，１，０，１，１，１），ａ2＝（１，１，１，１，
０，０，１，１）とする。 【００２０】ここで、Ｗの全ての要素を順次出力するよ
うな回路を、与えられた基底Ｖをそのまま用いて図２と
同様にして作成すると、図３のようになる。図３の回路
は、各ビットがｃ1，ｃ2で表される２ビットカウンタ３
００と、５個の排他的論理和（ＥＯＲ）ゲート３０１〜
３０５により、一次結合ｃ1ａ1＋ｃ2ａ2の２元ベクトル
ｖ＝（ｖ1，ｖ2，…ｖ8）を、各成分について並列に出
力する。そして、２ビットカウンタ３００の値を００か
ら１１まで順次変更することで、Ｗの全ての要素を出力
することができる。 【００２１】一方、本発明によれば、図１の手順にした
がって要素となる２元ベクトルの１となる成分の総和が
Ｖの要素となる２元ベクトルの１となる成分の総和以下
である基底Ｖ′を作ることにより、図３の回路のＥＯＲ
ゲートを１個にできる。以下、これについて説明する。 【００２２】まず、図１の手順のステップＳ１従いＮ＝
｛１，２｝とする。次に、ステップＳ２に従い 【００２３】 【数１】 【００２４】とし、Ｇroup＝｛Ｇ0｝とする。 【００２５】次に、ステップＳ３にしたがって、Ｇroup
の全ての行列について第Ｍin（Ｎ）行、すなわち第１行
に外の任意の行を１個以上加算してできる全ての行列と
して 【００２６】 【数２】 【００２７】を求め、Ｇroup＝｛Ｇ0，Ｇ1｝とする。そ
して、ステップＳ４に従い、第Ｍin（Ｎ）＝１をＮから
取り除き、Ｎ＝｛２｝とする。 【００２８】次に、再びステップＳ３に従い、Ｇroupの
全ての行列について第Ｍin（Ｎ）行、すなわち第２行に
他の任意の行を１個以上加算してできる全ての行列とし
て 【００２９】 【数３】 【００３０】を求め、Ｇroup＝｛Ｇ0，Ｇ1，Ｇ2，Ｇ3｝
とする。そして、ステップＳ４に従いＭin（ｎ）＝２を
Ｎから取り除くと、Ｎは空集合となる。 【００３１】そこで、ステップＳ６に従い、Ｇroup＝
｛Ｇ0，Ｇ1，Ｇ2，Ｇ3｝に含まれる行列のうち、１とな
る成分が最も少ない行列の１つ、例えばＧ1を選ぶ。次
に、ステップＳ7に従い、要素となる２元ベクトルの１
となる成分の総和が、Ｖの要素となる２元ベクトルの１
となる成分の総和よりも小さい基底Ｖ′＝｛（０，１，
０，０，０，１，０，０），（１，１，１，１，０，
０，１，１）｝を得る。 【００３２】基底Ｖ′を用いて、図２と同様の回路を作
成すると、図４のようになる。ここで、ａ1′＝（０，
１，０，０，０，１，０，０），ａ2′（１，１，１，
１，０，０，１，１）であり、図４の回路は、各ビット
がｃ1，ｃ2で表される２ビットカウンタ４００と、１個
の排他的論理和（ＥＯＲ）ゲート４０１とにより、一次
結合ｃ1ａ1′＋ｃ1ａ2′の２次元ベクトルｖ＝（ｖ1，
ｖ2，…ｖ8）を、各成分について並列に出力する。そし
て、２ビットカウンタ４００の値を００から１１まで順
次変更することで、Ｗのすべての要素を出力することが
できる。 【００３３】図４の回路と図３の回路を比較すると、図
４の回路は、図３の回路に比べて２入力ＥＯＲゲートが
５個から１個に減少し、規模の小さなものとなってい
る。 【００３４】以上、本発明の一実施の形態を説明した
が、図１に示した手順は、いわゆるコンピュータを利用
して実現されるものである。その際、手順（処理フロ
ー）は、アプリケーションプログラムとしてあらかじめ
コンピュータ内に用意しておいてもよいし、あるいは、
これらの手順を記述したプログラムを記録した記録媒体
（フロピーディスク、光ディスク等）をコンピュータに
かけて読み込ませる（インストール）ことでもよい。 【００３５】 【発明の効果】以上説明したように、本発明によれば、
ある２元線形部分空間の基底が与えられたとき、この２
元線形部分空間のすべての要素を順次、各成分を並列に
出力する回路を従来よりも規模の小さいものとすること
ができる。また、ＬＳＩで回路を実現した場合に、遅延
時間も従来の回路より小さくすることができる。このよ
うな回路は、例えば通信分野において用いられる線形ブ
ロック符号の最尤復号器の内部回路に使用されるが、従
来よりも遅延時間の小さい最尤復号器を小さな規模で実
現できるようになる。
【図面の簡単な説明】
【図１】本発明による２元線形部分空間の基底からでき
るだけ１になる成分の数の少ない基底を作成する方法の
手順の一例を示す図である。 【図２】２元線形部分空間のすべての要素を順次、各成
分を並列に出力する回路の一般的構成を示す図である。 【図３】従来の２元線形部分空間のすべての要素を順
次、各成分を並列に出力する回路の具体例を示す図であ
る。 【図４】本発明による２元線形部分空間Ｗのすべての要
素を順次、各成分を並列に出力する回路の具体例を示す
図である。 【符号の説明】 ４００ ２ビットカウンタ ４０１ 排他的論理和ゲート
るだけ１になる成分の数の少ない基底を作成する方法の
手順の一例を示す図である。 【図２】２元線形部分空間のすべての要素を順次、各成
分を並列に出力する回路の一般的構成を示す図である。 【図３】従来の２元線形部分空間のすべての要素を順
次、各成分を並列に出力する回路の具体例を示す図であ
る。 【図４】本発明による２元線形部分空間Ｗのすべての要
素を順次、各成分を並列に出力する回路の具体例を示す
図である。 【符号の説明】 ４００ ２ビットカウンタ ４０１ 排他的論理和ゲート
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/00
G06F 17/10
H03M 13/00
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 所与の２元線形部分空間の基底から、そ
の基底の生成する２元線形部分空間の要素となる全ての
２元ベクトルを順次、その各成分を並列に出力する回路
の構成方法であって、 各２元ベクトルの１となる成分の総数が所与の基底の各
２元ベクトルの１となる成分の総数よりも少なく、所与
の基底が生成する２元線形部分空間と同じ２元線形部分
空間を生成する基底を作成し、その作成した基底の一次
結合を計算することで、所与の基底の生成する２元線形
部分空間の要素となる全ての２元ベクトルを順次、その
各成分を並列に出力する回路を構成することを特徴とす
る２元線部分空間の要素を出力する回路の構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11367897A JP3466048B2 (ja) | 1997-05-01 | 1997-05-01 | ２元線形部分空間の要素を出力する回路の構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11367897A JP3466048B2 (ja) | 1997-05-01 | 1997-05-01 | ２元線形部分空間の要素を出力する回路の構成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10307704A JPH10307704A (ja) | 1998-11-17 |
| JP3466048B2 true JP3466048B2 (ja) | 2003-11-10 |
Family
ID=14618403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11367897A Expired - Fee Related JP3466048B2 (ja) | 1997-05-01 | 1997-05-01 | ２元線形部分空間の要素を出力する回路の構成方法 |
Country Status (1)
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|---|---|
| JP (1) | JP3466048B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150095866A1 (en) * | 2012-03-11 | 2015-04-02 | Cigol Digital Systems Ltd. | Vlsi circuit signal compression |
-
1997
- 1997-05-01 JP JP11367897A patent/JP3466048B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10307704A (ja) | 1998-11-17 |
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