JP2004241797A - マルチプレクサ及びデマルチプレクサ - Google Patents
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Abstract
【課題】高速性と波形品質を維持した上で、消費電力の削減を図ることができるようにしたマルチプレクサを提供する。
【解決手段】レベルシフト回路５７〜６０、出力極性切替回路６１〜６４及び出力停止回路６７〜７０を入力回路を兼ねて２：１マルチプレクサ７５、７６の前段に配置する。
【選択図】 図１
【解決手段】レベルシフト回路５７〜６０、出力極性切替回路６１〜６４及び出力停止回路６７〜７０を入力回路を兼ねて２：１マルチプレクサ７５、７６の前段に配置する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、マルチプレクサ（多重化回路）及びデマルチプレクサ（分離回路）に関する。
【０００２】
マルチプレクサは、パラレル／シリアル変換回路とも称され、低速のパラレルデータを時分割多重化して高速の時分割多重シリアルデータに変換する場合に使用される。デマルチプレクサは、シリアル／パラレル変換回路とも称され、高速の時分割多重シリアルデータから低速のパラレルデータを分離する場合に使用される。
【０００３】
ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）伝送方式による通信網は、光通信技術の進展により近年益々伝送容量が増し、数年後には数十Ｔｂｉｔ／ｓに達するといわれている。そこで、光通信システムに使用されるマルチプレクサ及びデマルチプレクサには、４０Ｇｂｉｔ／ｓ以上の高速処理能力が必要であり、また、入力データが無効なものである場合に出力を停止する機能と、次段回路に応じて出力極性を反転する機能が具備されていることが望まれる。
【０００４】
【従来の技術】
図１５は従来の４：１マルチプレクサの一例の回路図である。図１５中、Ｄ１〜Ｄ４はビットレートを同一とするデータ列、１〜４はデータ列Ｄ１〜Ｄ４に対応して設けられている入力端子、５〜８はデータ列Ｄ１〜Ｄ４に対応して設けられている入力回路である。
【０００５】
９は入力回路５、７からパラレルに出力されるデータ列Ｄ１、Ｄ３を１ビット毎に時分割多重化してなる時分割多重データ列Ｄ１３を作成する２：１マルチプレクサ、１０は入力回路６、８からパラレルに出力されるデータ列Ｄ２、Ｄ４を１ビット毎に時分割多重化してなるデータ列Ｄ２４を作成する２：１マルチプレクサである。
【０００６】
１１は２：１マルチプレクサ９、１０からパラレルに出力される時分割多重データ列Ｄ１３、Ｄ２４を１ビット毎に時分割多重化してなる時分割多重データ列Ｄ１２３４を作成する２：１マルチプレクサである。
【０００７】
１２は２：１マルチプレクサ１１から出力される時分割多重データ列Ｄ１２３４に対応して設けられている出力極性切替回路、ＩＮＶは出力極性切替回路１２を制御する出力極性切替制御信号である。
【０００８】
出力極性切替回路１２は、出力極性切替制御信号ＩＮＶ＝“０”の場合には、時分割多重データ列Ｄ１２３４の極性を反転せずに出力し、出力極性切替制御信号ＩＮＶ＝“１”の場合には、時分割多重データ列Ｄ１２３４の極性を反転して出力する。
【０００９】
１３は出力極性切替回路１２から出力される時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）の外部への出力を停止する出力停止回路、ＩＮＨは出力停止回路１３を制御する出力停止制御信号である。
【００１０】
出力停止回路１３は、出力停止制御信号ＩＮＨ＝“１”の場合には、時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）の出力を停止し、出力停止信号ＩＮＨ＝“０”の場合には、時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）を通過させるものである。
【００１１】
１４は出力停止回路１３から出力される時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）の波形整形を行うＤフリップフロップ、１５は出力回路、１６は出力端子である。
【００１２】
１７はデータ列Ｄ１〜Ｄ４のビットレートの４倍の周波数ｆＣＬＫのクロックＣＬＫを入力するためのクロック入力端子、１８はクロック入力回路、１９はクロック入力回路１８から出力されるクロックＣＬＫを２分の１に分周してなる周波数ｆＣＬＫ／２のクロックＣＬＫ／２を作成するＴフリップフロップである。
【００１３】
２０はＴフリップフロップ１９から出力されるクロックＣＬＫ／２を２分の１に分周してなる周波数ｆＣＬＫ／４のクロックＣＬＫ／４を作成するＴフリップフロップであり、Ｔフリップフロップ２０は、クロックＣＬＫ／４を２：１マルチプレクサ９、１０に入力切替制御信号として供給する。
【００１４】
２１はＴフリップフロップ１９から出力されるクロックＣＬＫ／２を遅延して入力切替制御信号として２：１マルチプレクサ１１に供給する遅延回路であり、バッファ回路２２、２３を縦列接続して構成されている。
【００１５】
遅延回路２１は、２：１マルチプレクサ１１の前段に、２：１マルチプレクサ９、１０が配置されていることから、その分の遅延を考慮し、時分割多重データ列Ｄ１３、Ｄ２４に対するクロックＣＬＫ／２のタイミングが適切となるようにクロックＣＬＫ／２の遅延を調整するためのものである。
【００１６】
２４はクロック入力回路１８から出力されるクロックＣＬＫを遅延してＤフリップフロップ１４に供給する遅延回路であり、バッファ回路２５〜３０を縦列接続して構成されている。
【００１７】
遅延回路２４は、Ｄフリップフロップ１４の前段に、２：１マルチプレクサ９、１０、１１、出力極性切替回路１２及び出力停止回路１３が配置されていることから、その分の遅延を考慮し、時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）に対するクロックＣＬＫのタイミングが適切となるようにクロックＣＬＫの遅延を調整するためのものである。
【００１８】
ここで、例えば、１０Ｇｂｉｔ／ｓを超えるような高速動作を行うマルチプレクサにおいては、２：１マルチプレクサ９、１０、１１や出力極性切替回路１２や出力停止回路１３等のひとつひとつの回路ブロックでの遅延時間が正常動作に大きく影響するため、遅延回路２１、２４は不可欠である。
【００１９】
遅延回路２１、２４は、電源電圧及び温度変動や、製造上のばらつきや、１つの決まった速度でなく、複数の速度で動作させられるようにすることを考慮すると、バッファ回路で構成することが好ましい。
【００２０】
なお、出力停止機能付きマルチプレクサとして、例えば、ＮＡＮＤ回路を多段接続したものが提案されている（例えば、特許文献１参照）。しかしながら、このマルチプレクサの回路構成では、回路のファンイン（入力線数）が増加すると、終段のＮＡＮＤ回路のゲート遅延時間が大きくなるため、高速動作には対応できないという不都合がある。
【００２１】
また、出力極性切替機能付きマルチプレクサとして、例えば、信号Ａについて、反転信号ＢＡを作成し、これら信号Ａ及び反転信号ＢＡをマルチプレクサに入力し、制御信号により信号Ａ又は反転信号ＢＡのいずれかを選択して出力させるというものが提案されている（例えば、特許文献２参照）。この動作は、出力極性切替機能付きマルチプレクサの動作というよりは、単にマルチプレクサの通常動作に相当するものである。
【００２２】
図１６は従来の１：４デマルチプレクサの一例の回路図である。図１６中、Ｄ１２３４はデータ列Ｄ１、Ｄ２、Ｄ３、Ｄ４を時分割多重化してなるデータ列、３１は時分割多重データ列Ｄ１２３４用の入力端子、３２は入力回路である。
【００２３】
３３は時分割多重データ列Ｄ１２３４から分離してなるデータ列Ｄ１〜Ｄ４（又はデータ列Ｄ１〜Ｄ４を反転してなるデータ列／Ｄ１〜／Ｄ４）の外部への出力を停止する出力停止回路、ＩＮＨは出力停止回路３３を制御する出力停止制御信号である。
【００２４】
出力停止回路３３は、出力停止信号ＩＮＨ＝“１”の場合には、データ列Ｄ１〜Ｄ４（又はデータ列／Ｄ１〜／Ｄ４）の出力を停止し、出力停止信号ＩＮＨが“０”の場合には、データ列Ｄ１〜Ｄ４（又はデータ列／Ｄ１〜／Ｄ４）を出力させる。
【００２５】
３４は出力停止回路から出力される時分割多重データ列Ｄ１２３４に対応して設けられている出力極性切替回路、ＩＮＶは出力極性切替回路３４を制御する出力極性切替制御信号である。
【００２６】
出力極性切替回路３４は、出力極性切替制御信号ＩＮＶ＝“０”の場合には、時分割多重データ列Ｄ１２３４を反転せずに出力し、出力極性切替制御信号ＩＮＶ＝“１”の場合には、時分割多重データ列Ｄ１２３４を反転して出力するものである。
【００２７】
３５は出力極性切替回路３４から出力される時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）を１ビット毎に分離処理して、データ列Ｄ１、Ｄ３（又は／Ｄ１、／Ｄ３）を時分割多重化してなる時分割多重データ列Ｄ１３（又は／Ｄ１３）と、データ列Ｄ２、Ｄ４（又は／Ｄ２、／Ｄ４）を時分割多重化してなる時分割多重データ列Ｄ２４（又は／Ｄ２４）を出力する１：２デマルチプレクサである。
【００２８】
３６は１：２デマルチプレクサ３５から出力される時分割多重データ列Ｄ１３（又は／Ｄ１３）を１ビット毎に分離処理してデータ列Ｄ１、Ｄ３（又は／Ｄ１、／Ｄ３）を出力する１：２デマルチプレクサ、３７は１：２デマルチプレクサ３５から出力される時分割多重データ列Ｄ２４（又は／Ｄ２４）を１ビット毎に分離処理してデータ列Ｄ２、Ｄ４（又は／Ｄ２、／Ｄ４）を出力する１：２デマルチプレクサである。
【００２９】
３８〜４１はデータ列Ｄ１〜Ｄ４（又は／Ｄ１〜／Ｄ４）に対応して設けられている出力回路、４２〜４５はデータ列Ｄ１〜Ｄ４（又は／Ｄ１〜／Ｄ４）用の出力端子である。
【００３０】
４６は時分割多重データ列Ｄ１２３４のビットレートの１／２の周波数ｆＣＬＫ／２を有するクロックＣＬＫ／２を入力するためのクロック入力端子、４７はクロック入力回路である。
【００３１】
４８は遅延回路であり、バッファ回路４９、５０を縦列接続して構成されている。遅延回路４８は、出力停止回路３３と出力極性切替回路３４を入力回路３２の後段に配置していることから、その分の遅延を考慮し、時分割多重データ列Ｄ１２３４に対するクロックＣＬＫ／２のタイミングが適切となるようにクロックＣＬＫ／２の遅延を調整するためのものである。
【００３２】
５１は遅延回路４８から出力されるクロックＣＬＫ／２を２分の１に分周してなる周波数ｆＣＬＫ／４のクロックＣＬＫ／４を作成するＴフリップフロップであり、Ｔフリップフロップ５１はクロックＣＬＫ／４を１：２デマルチプレクサ３６、３７に出力切替制御信号として供給する。
【００３３】
【特許文献１】特開平２−７６４１１号公報
【特許文献２】特開平９−２６５３３１号公報
【００３４】
【発明が解決しようとする課題】
図１５に示す従来の４：１マルチプレクサによれば、出力極性切替回路１２と出力停止回路１３が２：１マルチプレクサ１１とＤフリップフロップ１４の間に配置されているため、遅延回路２４を形成するのに必要なバッファ数が出力極性切替回路１２と出力停止回路１３の分だけ余計に必要となる。
【００３５】
すなわち、出力極性切替回路１２と出力停止回路１３がなければ、４個のバッファ回路２５〜２８で済むところを、６個のバッファ回路２５〜３０を必要としている。遅延回路２４で用いるバッファ回路２５〜３０は、回路内で最も高速で動作するため、最も電力を消費する。したがって、遅延回路２４のバッファ数は、出来るだけ少ない方が望ましい。
【００３６】
また、出力極性切替回路１２と出力停止回路１３が２：１マルチプレクサ１１の後段に配置されているので、これら出力極性切替回路１２と出力停止回路１３は、時分割多重データ列Ｄ１２３４のビットレートで高速動作することになる。このため、必要な消費電力は大きくなる。
【００３７】
したがって、図１５に示す従来の４：１マルチプレクサは、消費電力の低減という点で不利である。ここで、出力極性切替回路１２と出力停止回路１３をＤフリップフロップ１４の次段に配置すれば、遅延回路２４のバッファ数は４個で足りる。
【００３８】
しかしながら、このようにする場合には、Ｄフリップフロップ１４で一度整形した波形の品質を劣化させないようにするために、広帯域設計を施さなければならず、結果として消費電力が増加することになる。
【００３９】
図１６に示す従来の１：４デマルチプレクサでは、出力停止回路３３と出力極性切替回路３４が入力回路３２の後段に置かれているため、遅延回路４８を形成するのに必要なバッファ数が出力停止回路３３と出力極性切替回路３４の分だけ余計に必要となる。
【００４０】
即ち、出力停止回路３３と出力極性切替回路３４が入力回路３２の後段になければ、遅延回路４８は不必要であるにもかかわらず、２個のバッファ回路４９、５０からなる遅延回路４８を必要としている。遅延回路４８で用いるバッファ回路は、高速で動作するため、電力を消費する。したがって、遅延回路４８は、無いことが望ましい。
【００４１】
また、出力停止回路３３と出力極性切替回路３４が入力回路３２の後段に配置されているので、これら出力停止回路３３及び出力極性切替回路３４は、時分割多重データ列Ｄ１２３４のビットレートで高速動作することになる。このため、必要な消費電力は大きくなる。したがって、図１６に示す従来の１：４デマルチプレクサは、消費電力の低減という点で不利である。
【００４２】
本発明は、かかる点に鑑み、高速性と波形品質を維持した上で、消費電力の削減を図ることができるようにしたマルチプレクサ及びデマルチプレクサを提供することを目的とする。
【００４３】
【課題を解決するための手段】
本発明のマルチプレクサは、マルチプレクサ部と、出力極性切替回路と、出力停止回路を有するマルチプレクサであって、出力極性切替回路と出力停止回路をマルチプレクサ部の前段に配置しているというものである。
【００４４】
本発明のデマルチプレクサは、デマルチプレクサ部と、出力極性切替回路と、出力停止回路を有するデマルチプレクサであって、出力極性切替回路と出力停止回路をデマルチプレクサ部の後段に配置しているというものである。
【００４５】
【発明の実施の形態】
以下、図１〜図１４を参照して、本発明のマルチプレクサの第１実施形態〜第３実施形態及び本発明のデマルチプレクサの第１実施形態〜第４実施形態について、トランジスタとしてＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）を用い、ＣＭＬ（ｃｕｒｒｅｎｔ ｍｏｄｅ ｌｏｇｉｃ）のひとつであるＳＣＦＬ（ｓｏｕｒｃｅ ｃｏｕｐｌｅｄ ＦＥＴ ｌｏｇｉｃ）を基本回路とした場合を例にして説明する。
【００４６】
（本発明のマルチプレクサの第１実施形態・・図１、図２）
図１は本発明のマルチプレクサの第１実施形態（４：１マルチプレクサ）を示す回路図である。図１中、５２〜５５はデータ列Ｄ１〜Ｄ４用の入力端子、５６は基準電圧ＶＲＥＦ用の入力端子、５７〜６０は入力されるデータ列Ｄ１〜Ｄ４のレベルを内部論理レベルにシフトするレベルシフト回路である。
【００４７】
６１〜６４はレベルシフト回路５７〜６０から出力されるデータ列Ｄ１〜Ｄ４に対応して設けられている出力極性切替回路、６５、６６は出力極性切替回路６１〜６４を制御する出力極性切替制御信号ＩＮＶ、／ＩＮＶ用の入力端子である。
【００４８】
６７〜７０は出力極性切替回路６１〜６４から出力されるデータ列Ｄ１〜Ｄ４（又は／Ｄ１〜／Ｄ４）に対応して設けられている出力停止回路、７１、７２は出力停止を制御する出力停止制御信号ＩＮＨ、／ＩＮＨ用の入力端子、７３、７４は出力を停止する場合に、出力値をＬレベルに固定するか、Ｈレベルに固定するかを制御する出力値制御信号ｆｉｘ−Ｌ、／ｆｉｘ−Ｌ用の入力端子である。
【００４９】
７５は出力停止回路６７から出力されるデータ列Ｄ１（又は／Ｄ１）と出力停止回路６９から出力されるデータ列Ｄ３（又は／Ｄ３）とを１ビット毎に時分割多重化してなる時分割多重データ列Ｄ１３（又は／Ｄ１３）を作成する２：１マルチプレクサである。
【００５０】
７６は出力停止回路６８から出力されるデータ列Ｄ２（又は／Ｄ２）と出力停止回路７０から出力されるデータ列Ｄ４（又は／Ｄ４）とを１ビット毎に時分割多重化してなる時分割多重データ列Ｄ２４（又は／Ｄ２４）を作成する２：１マルチプレクサである。
【００５１】
７７は１：２マルチプレクサ７５から出力される時分割多重データ列Ｄ１３（又は／Ｄ１３）と１：２マルチプレクサ７６から出力される時分割多重データ列Ｄ２４（又は／Ｄ２４）とを１ビット毎に時分割多重化してなる時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）を出力する２：１マルチプレクサである。
【００５２】
７８は２：１マルチプレクサ７７から出力される時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）の波形整形を行うＤフリップフロップ、７９は出力回路、８０は出力端子である。
【００５３】
８１はデータ列Ｄ１〜Ｄ４のビットレートの４倍の周波数ｆＣＬＫのクロックＣＬＫを入力するためのクロック入力端子、８２はクロック入力回路、８３はクロック入力回路８２から出力されるクロックＣＬＫを２分の１に分周してなる周波数ｆＣＬＫ／２のクロックＣＬＫ／２を作成するＴフリップフロップである。
【００５４】
８４はＴフリップフロップ８３から出力されるクロックＣＬＫ／２を２分の１に分周してなる周波数ｆＣＬＫ／４のクロックＣＬＫ／４を作成するＴフリップフロップであり、Ｔフリップフロップ８４は、クロックＣＬＫ／４を２：１マルチプレクサ７５、７６に入力切替制御信号として供給する。
【００５５】
８５はＴフリップフロップ８３から出力されるクロックＣＬＫ／２を遅延して２：１マルチプレクサ７７に供給する遅延回路であり、８６、８７はバッファ回路である。遅延回路８５は、時分割多重データ列Ｄ１３、Ｄ２４（又は／Ｄ１３、／Ｄ２４）に対するクロックＣＬＫ／２のタイミングが適切となるようにクロックＣＬＫ／２の遅延を調整するためのものである。
【００５６】
８８はクロック入力回路８２から出力されるクロックＣＬＫを遅延してＤフリップフロップ７８に供給する遅延回路であり、８９〜９２はバッファ回路である。遅延回路８８は、時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）とクロックＣＬＫのタイミングが適切となるようにクロックＣＬＫの遅延を調整するためのものである。
【００５７】
図２はレベルシフト回路５７、出力極性切替回路６１及び出力停止回路６７の構成例を示す回路図であり、レベルシフト回路５８〜６０、出力極性切替回路６２〜６４及び出力停止回路６８〜７０も同様に構成される。
【００５８】
図２中、レベルシフト回路５７において、９３はデータ列Ｄ１が入力されるトランジスタ、９４は基準電圧ＶＲＦＦが入力されるトランジスタ、９５、９６は抵抗、９７〜１００はレベルシフト用のダイオード、１０１、１０２は電流源用のトランジスタ、ＶＢはバイアス電圧である。基準電圧ＶＲＥＦは、入力データの中点レベルとされる。
【００５９】
出力極性切替回路６１は排他的論理和回路で構成されており、１０３、１０４はレベルシフト回路５７の出力を受けて差動動作を行うトランジスタ、１０５、１０６は出力極性切替制御信号ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタである。
【００６０】
１０７、１０８は出力極性切替制御信号／ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、１０９、１１０は負荷抵抗、１１１は電源電圧シフト用のダイオード、１１２は電流源用のトランジスタである。
【００６１】
１１３、１１４はレベルシフト回路を構成するトランジスタ、１１５、１１６はレベルシフト用のダイオード、１１７、１１８は電流源用のトランジスタである。
【００６２】
このように構成された出力極性切替回路６１においては、出力極性切替制御信号ＩＮＶ＝“１”、／ＩＮＶ＝“０”の時、出力極性が反転し、出力極性切替制御信号ＩＮＶ＝“０”、／ＩＮＶ＝“１”の時は、出力極性は反転しない。
【００６３】
出力停止回路６７は選択回路で構成されており、１１９は出力停止制御信号ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、１２０は出力停止制御信号／ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、１２１、１２２は出力極性切替回路６１の出力を受けて差動動作を行うトランジスタである。
【００６４】
１２３は出力値制御信号ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、１２４は出力値制御信号／ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、１２５、１２６は負荷抵抗、１２７は電源電圧シフト用のダイオード、１２８は電流源用のトランジスタである。
【００６５】
１２９、１３０はレベルシフト回路を構成するトランジスタ、１３１、１３２はレベルシフト用のダイオード、１３３、１３４は電流源用のトランジスタである。
【００６６】
このように構成された出力停止回路６７においては、出力停止制御信号ＩＮＨ＝“０”、／ＩＮＨ＝“１”の時は、出力停止動作を行わず、出力停止制御信号ＩＮＨ＝“１”、／ＩＮＨ＝“０”の時に、出力停止動作を行う。
【００６７】
出力停止動作を行う場合において、出力値制御信号ｆｉｘ−Ｌ＝“０”、／ｆｉｘ−Ｌ＝“１“の時は、常に“０”を出力し、出力値制御信号ｆｉｘ−Ｌ＝“１”、／ｆｉｘ−Ｌ＝“０“の時は、常に“１”を出力する。
【００６８】
なお、出力極性切替回路６７〜７０として、選択回路の代わりに論理積回路（ＡＮＤ回路）を使用することもできる。このようにする場合には、出力値制御信号ｆｉｘ−Ｌ、／ｆｉｘ−Ｌが不要になる。
【００６９】
なお、出力極性切替回路６１〜６４と出力停止回路６７〜７０の配置順序を逆にすることもできる。但し、この場合には、初段レベルシフト回路５７〜６０の電圧シフト量を調整する必要がある。
【００７０】
本発明のマルチプレクサの第１実施形態では、レベルシフト回路５７〜６０、出力極性切替回路６１〜６４及び出力停止回路６７〜７０は、入力回路を兼ねて２：１マルチプレクサ７５、７６の前段に配置されている。したがって、出力極性切替回路６１〜６４及び出力停止回路６７〜７０の動作速度は、図１５に示す出力極性切替回路１２及び出力停止回路１３の動作速度の１／４となる。
【００７１】
この動作速度の差は、マルチプレクサの多重度が増すほど大きくなる。多重度ｎのｎ：１マルチプレクサの場合には、動作速度の差は１／ｎとなる。一般に、動作速度が小さいほど消費電力は小さいから、出力極性切替回路６１及び出力停止回路６７の総消費電力は、図１５に示す出力極性切替回路１２及び出力停止回路１３の総消費電力よりも小さくなる。
【００７２】
ここで、本発明のマルチプレクサの第１実施形態の場合には、４個の出力極性切替回路６１〜６４と４個の出力停止回路６７〜７０を設けているので、出力極性切替回路６１〜６４と出力停止回路６７〜７０の総消費電力は、一見、図１５に示す出力極性切替回路１２と出力停止回路１３の総消費電力と変わらないと思えるが、実はそうではない。
【００７３】
マルチプレクサの最大動作速度（多重化信号の速度）は、使用するデバイステクノロジの実力ぎりぎりになることが多い。その場合、図１５に示す従来の４：１マルチプレクサのような構成だと、製造ばらつきや環境変動などの影響を受けて出力極性切替回路１２と出力停止回路１３の帯域特性が不足し、波形品質の劣化や、最悪の場合には、動作不良を招く危険がある。この事態を回避するため、回路を単機能化するとともに、その消費電力を多めにして、冗長設計することが多い。
【００７４】
その反対に、本発明のマルチプレクサの第１実施形態のような構成だと、デバイステクノロジの実力に対して、動作速度に余力が残っているので、回路の多機能化とそれに伴う消費電力の低減を実現することができ、出力極性切替回路６１〜６４及び出力停止回路６７〜７０の１セット当たり（出力極性切替回路６１及び出力停止回路６７）の総消費電力は、図１５に示す出力極性切替回路１２及び出力停止回路１３の総消費電力の１／４未満になる。
【００７５】
また、本発明のマルチプレクサの第１実施形態においては、出力極性切替回路６１〜６４及び出力停止回路６７〜７０は、入力回路を兼ねているので、入力回路分の消費電力を削減することができる。
【００７６】
更に、本発明のマルチプレクサの第１実施形態においては、出力極性切替回路６１〜６４と出力停止回路６７〜７０を２：１マルチプレクサ７５、７６の前段に配置しているので、遅延回路８８のバッファ段数を４個に削減できるので、遅延回路８８による消費電力を図１５に示す遅延回路２４に比較して２／３に削減することができる。
【００７７】
このように、本発明のマルチプレクサの第１実施形態によれば、２：１マルチプレクサ７５、７６、７７からなるマルチプレクサ部は図１５に示す従来のマルチプレクサの場合と変わることなく、消費電力の削減を図ることができるので、高速性と波形品質を維持した上で、消費電力の削減を図ることができる。
【００７８】
ちなみに、本発明者は、図１５に示す従来の４：１マルチプレクサ及び本発明のマルチプレクサの第１実施形態をＩｎＰ／ＨＥＭＴ技術により試作し、時分割多重データ列Ｄ１２３４のビットレートを５０Ｇｂｉｔ／ｓとして動作させた。図１５に示す従来の４：１マルチプレクサが７６０ ｍＡの電流を消費していたのに対し、本発明のマルチプレクサの第１実施形態の消費電力は７００ｍＡ であり、約８％の消費電力を削減することができた。
【００７９】
（本発明のマルチプレクサの第２実施形態・・図３、図４）
図３は本発明のマルチプレクサの第２実施形態（４：１マルチプレクサ）を示す回路図である。本発明のマルチプレクサの第２実施形態は、本発明の第１実施形態が備えるレベルシフト回路５７〜６０、出力極性切替回路６１〜６４及び出力停止回路６７〜７０の代わりに、出力停止回路１３５〜１３８及び出力極性切替回路１３９〜１４２を設け、その他については、本発明のマルチプレクサの第１実施形態と同様に構成したものである。
【００８０】
図４は出力停止回路１３５及び出力極性切替回路１３９の構成例を示す回路図であり、出力停止回路１３６〜１３８及び出力極性切替回路１４０〜１４２も同様に構成される。
【００８１】
図４中、出力停止回路１３５において、１４３はデータ列Ｄ１が入力されるトランジスタ、１４４は基準電圧ＶＲＦＦが入力されるトランジスタ、１４５、１４６は抵抗、１４７〜１５０はレベルシフト用のダイオード、１５１、１５２は電流源用のトランジスタ、ＶＢはバイアス電圧である。
【００８２】
出力極性切替回路１３９において、１５３、１５４は出力停止回路１３５の出力を受けて差動動作を行うトランジスタ、１５５、１５６は出力極性切替制御信号ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタである。
【００８３】
１５７、１５８は出力極性切替制御信号／ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、１５９、１６０は負荷抵抗、１６１は電源電圧シフト用のダイオード、１６２は電流源用のトランジスタである。
【００８４】
１６３、１６４はレベルシフト回路を構成するトランジスタ、１６５、１６６はレベルシフト用のダイオード、１６７、１６８は電流源用のトランジスタである。
【００８５】
本発明のマルチプレクサの第２実施形態では、出力停止回路１３５〜１３８は図１に示すレベルシフト回路５７〜６０と同一の回路構成をしているが、基準電圧ＶＲＥＦを可変とし、基準電圧ＶＲＥＦを出力停止制御信号ＩＮＨとして使用し、図１に示すレベルシフト回路５７〜６０を出力停止回路としても使用することで、回路規模を縮小し、消費電力の更なる低減を実現している。
【００８６】
ここで、入力データのハイレベル、ローレベルをそれぞれＶＩＮＨ、ＶＩＮＬ、基準電圧ＶＲＥＦのレベルをＶＲＥＦとすると、基準電圧ＶＲＥＦのレベルＶＲＥＦを（ＶＩＮＬ ＋ＶＩＮＨ）／２とすることにより、レベルシフト回路として動作させることができる。
【００８７】
これに対して、基準電圧ＶＲＥＦのレベルをＶＩＮＨ ＜ＶＲＥＦとなるＶＲＥＦとすることにより、入力データは全てローレベルとすることができる。逆に、基準電圧ＶＲＥＦのレベルをＶＩＮＬ ＞ＶＲＥＦとなるＶＲＥＦとすることにより、入力データは全てハイレベルとすることができる。すなわち、出力停止回路として動作させることができる。
【００８８】
本発明のマルチプレクサの第２実施形態によれば、高速性と波形品質を維持した上で、本発明のマルチプレクサの第１実施形態以上に消費電力の削減を図ることができる。
【００８９】
（本発明のマルチプレクサの第３実施形態・・図５、図６）
図５は本発明のマルチプレクサの第３実施形態（４：１マルチプレクサ）を示す回路図である。本発明のマルチプレクサの第３実施形態は、本発明の第１実施形態が備える出力極性切替回路６１〜６４及び出力停止回路６７〜７０の代わりに、出力極性切替回路兼出力停止回路２８４〜２８７を設け、その他については、本発明のマルチプレクサの第１実施形態と同様に構成したものである。
【００９０】
図６は出力極性切替回路兼出力停止回路２８４の構成例を示す回路図であり、出力極性切替回路兼出力停止回路２８５〜２８７も同様に構成される。図６中、出力極性切替回路兼出力停止回路２８４において、２８８、２８９はレベルシフト回路５７の出力を受けて差動動作を行うトランジスタである。
【００９１】
２９０、２９１は出力極性切替制御信号ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、２９２、２９３は出力極性切替制御信号／ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、２９４は出力停止制御信号ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２９５は出力停止制御信号／ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタである。
【００９２】
２９６は出力値制御信号ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２９７は出力値制御信号／ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２９８、２９９は負荷抵抗、３００〜３０２はダイオード、３０３は電流源用のトランジスタである。
【００９３】
３０４、３０５はレベルシフト回路を構成するトランジスタ、３０６、３０７はレベルシフト用のダイオード、３０８、３０９は電流源用のトランジスタである。
【００９４】
本発明のマルチプレクサの第３実施形態によれば、差動回路の縦積み段数を１段増やすことで出力極性切替回路と出力停止回路を１つの回路にまとめて回路規模を縮小しているので、高速性と波形品質を維持した上で、本発明のマルチプレクサの第１実施形態以上に消費電力の削減を図ることができる。
【００９５】
（本発明のデマルチプレクサの第１実施形態・・図７、図８）
図７は本発明のデマルチプレクサの第１実施形態（１：４デマルチプレクサ）を示す回路図である。図７中、Ｄ１２３４はデータ列Ｄ１、Ｄ２、Ｄ３、Ｄ４を時分割多重化してなるデータ列、１６９は時分割多重データ列Ｄ１２３４用の入力端子、１７０はレベルシフト回路である。
【００９６】
１７１はレベルシフト回路１７０から出力される時分割多重データ列Ｄ１２３４を１ビット毎に分離処理して、データ列Ｄ１、Ｄ３を時分割多重化してなる時分割多重データ列Ｄ１３と、データ列Ｄ２、Ｄ４を時分割多重化してなる時分割多重データ列Ｄ２４を作成する１：２デマルチプレクサである。
【００９７】
１７２は１：２デマルチプレクサ１７１から出力される時分割多重データ列Ｄ１３を１ビット毎に分離処理してデータ列Ｄ１、Ｄ３を出力する１：２デマルチプレクサ、１７３は１：２デマルチプレクサ１７１から出力される時分割多重データ列Ｄ２４を１ビット毎に分離処理してデータ列Ｄ２、Ｄ４を出力する１：２デマルチプレクサである。
【００９８】
１７４は１：２デマルチプレクサ１７２から出力されるデータ列Ｄ１に対応して設けられている出力極性切替回路、１７５は１：２デマルチプレクサ１７３から出力されるデータ列Ｄ２に対応して設けられている出力極性切替回路である。
【００９９】
１７６は１：２デマルチプレクサ１７２から出力されるデータ列Ｄ３に対応して設けられている出力極性切替回路、１７７は１：２デマルチプレクサ１７３から出力されるデータ列Ｄ４に対応して設けられている出力極性切替回路、１７８、１７９は出力極性切替回路１７４〜１７７を制御する出力極性切替制御信号ＩＮＶ、／ＩＮＶ用の入力端子である。
【０１００】
１８０〜１８３は出力極性切替回路１７４〜１７７から出力されるデータ列Ｄ１〜Ｄ４（又は／Ｄ１〜／Ｄ４）に対応して設けられている出力停止回路、１８４、１８５は出力停止を制御する出力停止制御信号ＩＮＨ、／ＩＮＨ用の入力端子、１８６、１８７は出力を停止する場合に、出力値を論理値“０”に固定するか、論理値“１”に固定するかを制御する出力値制御信号ｆｉｘ−Ｌ、／ｆｉｘ−Ｌ用の入力端子である。
【０１０１】
１８８〜１９１は出力停止回路１８０〜１８３から出力されるデータ列Ｄ１〜Ｄ４（又は／Ｄ１〜／Ｄ４）に対応して設けられている出力回路、１９２〜１９５はデータ列Ｄ１〜Ｄ４（又は／Ｄ１〜／Ｄ４）用の出力端子である。
【０１０２】
１９６は時分割多重データ列Ｄ１２３４のビットレートの１／２の周波数ｆＣＬＫ／２のクロックＣＬＫ／２を入力するためのクロック入力端子、１９７はクロック入力回路である。
【０１０３】
１９８はクロック入力回路１９７から出力されるクロックＣＬＫ／２を２分の１に分周してなる周波数ｆＣＬＫ／４のクロックＣＬＫ／４を作成するＴフリップフロップであり、Ｔフリップフロップ１９８は、クロックＣＬＫ／４を１：２デマルチプレクサ１７２、１７３に出力切替制御信号として供給する。
【０１０４】
図８は出力極性切替回路１７４、出力停止回路１８０及び出力回路１８８の構成例を示す回路図であり、出力極性切替回路１７５〜１７７、出力停止回路１８１〜１８３及び出力回路１８９〜１９１も同様に構成される。
【０１０５】
出力極性切替回路１７４は排他的論理和回路で構成されており、１９９、２００は１：２デマルチプレクサ１７２の出力を受けて差動動作を行うトランジスタ、２０１、２０２は出力極性切替制御信号ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタである。
【０１０６】
２０３、２０４は出力極性切替制御信号／ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、２０５、２０６は負荷抵抗、２０７は電源電圧シフト用のダイオード、２０８は電流源用のトランジスタである。
【０１０７】
２０９、２１０はレベルシフト回路を構成するトランジスタ、２１１、２１２はレベルシフト用のダイオード、２１３、２１４は電流源用のトランジスタである。
【０１０８】
このように構成された出力極性切替回路１７４においては、出力極性切替制御信号ＩＮＶ＝“１”、／ＩＮＶ＝“０”の時、出力極性が反転し、出力極性切替制御信号ＩＮＶ＝“０”、／ＩＮＶ＝“１”の時は、出力極性は反転しない。
【０１０９】
出力停止回路１８０は選択回路で構成されており、２１５は出力停止制御信号ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２１６は出力停止制御信号／ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２１７、２１８は出力極性切替回路１７４の出力を受けて差動動作を行うトランジスタである。
【０１１０】
２１９は出力値制御信号ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２２０は出力値制御信号／ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２２１、２２２は負荷抵抗、２２３は電源電圧シフト用のダイオード、２２４は電流源用のトランジスタである。
【０１１１】
２２５、２２６はレベルシフト回路を構成するトランジスタ、２２７、２２８はレベルシフト用のダイオード、２２９、２３０は電流源用のトランジスタである。
【０１１２】
このように構成された出力停止回路１８０においては、出力停止制御信号ＩＮＨ＝“０”、／ＩＮＨ＝“１”の時は、出力停止動作を行わず、出力停止制御信号ＩＮＨ＝“１”、／ＩＮＨ＝“０”の時に、出力停止動作を行う。
【０１１３】
出力停止動作を行う場合において、出力値制御信号ｆｉｘ−Ｌ＝“０”、／ｆｉｘ−Ｌ＝“１“の時は、常に“０”を出力し、出力値制御信号ｆｉｘ−Ｌ＝“１”、／ｆｉｘ−Ｌ＝“０“の時は、常に“１”を出力する。
【０１１４】
出力回路１８８において、２３１、２３２は出力停止回路１８０の出力を受けて差動動作を行うトランジスタ、２３３はトランジスタ２３１の負荷抵抗、２３４はトランジスタ２３２の負荷抵抗、２３５は電流源用のトランジスタである。
【０１１５】
なお、出力極性切替回路１７４〜１７７と出力停止回路１８０〜１８３の配置順序を逆にすることもできる。ただし、出力極性切替回路１７４〜１７７の入力レベルと出力停止回路１８０〜１８３の入力レベルが異なるため、順序を逆にした場合、出力停止回路１８０〜１８３の入力レベルの電圧シフト量及び出力極性切替回路１７４〜１７７の入力レベルの電圧シフト量を調整する必要がある。
【０１１６】
本発明のデマルチプレクサの第１実施形態では、出力極性切替回路１７４〜１７７と出力停止回路１８０〜１８３は、出力回路１８８〜１９１の前段に配置されているので、出力極性切替回路１７４〜１７７及び出力停止回路１８０〜１８３の動作速度は、図１６に示す出力極性切替回路３４及び出力停止回路３３の動作速度の１／４となる。
【０１１７】
この動作速度の差は、デマルチプレクサの分離信号数が増すほど大きくなる。分離信号数ｎの１：ｎ デマルチプレクサの場合には、動作速度の差は１／ｎとなる。一般に、動作速度が小さいほど消費電力は小さいから、出力極性切替回路１７４及び出力停止回路１８０の総消費電力は、図１６に示す出力極性切替回路３４及び出力停止回路３３の総消費電力よりも小さくなる。
【０１１８】
ここで、本発明のデマルチプレクサの第１実施形態の場合には、４個の出力極性切替回路１７４〜１７７と４個の出力停止回路１８０〜１８３を設けているので、出力極性切替回路１７４〜１７７と出力停止回路１８０〜１８３の総消費電力は、一見、図１６に示す出力極性切替回路３４と出力停止回路３３の総消費電力と変わらないと思えるが、実はそうではない。
【０１１９】
デマルチプレクサの最大動作速度は、使用するデバイステクノロジの実力ぎりぎりになることが多い。その場合、図１６に示す従来の１：４デマルチプレクサのような構成だと、製造ばらつきや環境変動などの影響を受けて出力極性切替回路３４と出力停止回路３３の帯域特性が不足し、波形品質の劣化や、最悪の場合には、動作不良を招く危険がある。この事態を回避するため、回路を単機能化するとともに、その消費電力を多めにして冗長設計することが多い。
【０１２０】
その反対に、本発明のデマルチプレクサの第１実施形態のような構成だと、デバイステクノロジの実力に対して、動作速度に余力が残っているので、回路の多機能化とそれに伴う消費電力の低減を実現することができ、出力極性切替回路１７４〜１７７及び出力停止回路１８０〜１８３の１セット当たり（出力極性切替回路１７４及び出力停止回路１８０）の総消費電力は、図１６に示す出力極性切替回路３４及び出力停止回路３３の総消費電力の１／４以下になる。
【０１２１】
また、本発明のデマルチプレクサの第１実施形態においては、出力極性切替回路１７４〜１７７と出力停止回路１８０〜１８３を出力回路１８８〜１９１の前段に配置し、クロックＣＬＫ／２用の遅延回路を不要としているので、クロックＣＬＫ／２用の遅延回路による消費電力を削減することができる。
【０１２２】
このように、本発明のデマルチプレクサの第１実施形態によれば、１：２デマルチプレクサ１７１、１７２、１７３からなるデマルチプレクサ部は図１６に示す従来の１：４デマルチプレクサの場合と変わることなく、消費電力の削減を図ることができるので、高速性と波形品質を維持した上で、消費電力の削減を図ることができる。
【０１２３】
ちなみに、本発明者は、図１６に示す従来の１：４デマルチプレクサ及び本発明のデマルチプレクサの第１実施形態をＩｎＰ／ＨＥＭＴ技術により試作し、時分割多重データ列Ｄ１２３４のビットレートを５０Ｇｂｉｔ／ｓとして動作させた。図１６に示す従来の１：４デマルチプレクサが７６０ ｍＡの電流を消費したのに対し、本発明のデマルチプレクサの第１実施形態の消費電力は７００ｍＡ であり、約８％の消費電力を低減することができた。
【０１２４】
（本発明のデマルチプレクサの第２実施形態・・図９、図１０）
図９は本発明のデマルチプレクサの第２実施形態（１：４デマルチプレクサ）を示す回路図である。本発明のデマルチプレクサの第２実施形態は、本発明のデマルチプレクサの第１実施形態が備える出力停止回路１８０〜１８３及び出力回路１８８〜１９１の代わりに、出力停止回路兼出力回路２３６〜２３９を設け、その他については、本発明のデマルチプレクサの第１実施形態と同様に構成したものである。
【０１２５】
図１０は出力停止回路兼出力回路２３６の構成例を示す回路図であり、出力停止回路２３７〜２３９も同様に構成される。図１０中、２４０は出力停止制御信号ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２４１は出力停止制御信号／ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２４２、２４３は出力極性切替回路１７４の出力を受けて差動動作を行うトランジスタである。
【０１２６】
２４４は出力値制御信号ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２４５は出力値制御信号／ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２４６、２４７は負荷抵抗、２４８は電流源用のトランジスタである。
【０１２７】
なお、出力極性切替回路兼出力回路２３６〜２３９として、選択回路の代わりに論理積回路（ＡＮＤ回路）を使用することもできる。このようにする場合には、出力値制御信号ｆｉｘ−Ｌ、／ｆｉｘ−Ｌが不要になる。
【０１２８】
本発明のデマルチプレクサの第２実施形態は、本発明のデマルチプレクサの第１実施形態が備える出力停止回路１８０〜１８３及び出力回路１８８〜１９１の代わりに、出力停止回路兼出力回路２３６〜２３９を設けているので、高速性と波形品質を維持した上で、本発明のデマルチプレクサの第１実施形態以上に消費電力の削減を図ることができる。
【０１２９】
（本発明のデマルチプレクサの第３実施形態・・図１１、図１２）
図１１は本発明のデマルチプレクサの第３実施形態（１：４デマルチプレクサ）を示す回路図である。本発明のデマルチプレクサの第３実施形態は、本発明のデマルチプレクサの第１実施形態が備える出力極性切替回路１７４〜１７６、出力停止回路１８０〜１８３及び出力回路１８８〜１９１の代わりに、出力停止回路２４９〜２５２及び出力極性切替回路兼出力回路２５３〜２５６を設け、その他については、本発明のデマルチプレクサの第１実施形態と同様に構成したものである。
【０１３０】
図１２は出力停止回路２４９及び出力極性切替回路兼出力回路２５３の構成例を示す回路図であり、出力停止回路２５０〜２５２及び出力極性切替回路兼出力回路２５４〜２５６も同様に構成される。
【０１３１】
図１２中、出力停止回路２４９において、２５７は出力停止制御信号ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２５８は出力停止制御信号／ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２５９、２６０は１：２デマルチプレクサ１７２の出力を受けて差動動作を行うトランジスタである。
【０１３２】
２６１は出力値制御信号ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２６２は出力値制御信号／ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２６３、２６４は負荷抵抗、２６５は電源電圧シフト用のダイオード、２６６は電流源用のトランジスタである。
【０１３３】
２６７、２６８はレベルシフト回路を構成するトランジスタ、２６９〜２７２はレベルシフト用のダイオード、２７３、２７４は電流源用のトランジスタである。
【０１３４】
出力極性切替回路兼出力回路２５３において、２７５、２７６は出力停止回路２４９の出力を受けて差動動作を行うトランジスタ、２７７、２７８は出力極性切替制御信号ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、２７９、２８０は出力極性切替制御信号／ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、２８１はトランジスタ２７７、２８０の負荷抵抗、２８２はトランジスタ２７８、２７９の負荷抵抗、２８３は電流源用のトランジスタである。
【０１３５】
本発明のデマルチプレクサの第３実施形態は、本発明のデマルチプレクサの第１実施形態が備える出力極性切替回路１７４〜１７６、出力停止回路１８０〜１８３及び出力回路１８８〜１９１の代わりに、出力停止回路２４９〜２５２及び出力極性切替回路兼出力回路２５３〜２５６を設けているので、高速性と波形品質を維持した上で、本発明のデマルチプレクサの第１実施形態以上に消費電力の削減を図ることができる。
【０１３６】
（本発明のデマルチプレクサの第４実施形態・・図１３、図１４）
図１３は本発明のデマルチプレクサの第４実施形態（１：４デマルチプレクサ）を示す回路図である。本発明のデマルチプレクサの第４実施形態は、本発明のデマルチプレクサの第１実施形態が備える出力極性切替回路１７４〜１７７、出力停止回路１８０〜１８３及び出力回路１８８〜１９１の代わりに、出力極性切替回路兼出力停止回路３１０〜３１３を設け、その他については、本発明のデマルチプレクサの第１実施形態と同様に構成したものである。
【０１３７】
図１４は出力極性切替回路兼出力停止回路３１０の構成例を示す回路図であり、出力極性切替回路兼出力停止回路３１１〜３１３も同様に構成される。図１４中、３１４、３１５は１：２デマルチプレクサ１７２の出力を受けて差動動作を行うトランジスタ、３１６、３１７は出力極性切替制御信号ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、３１８、３１９は出力極性切替制御信号／ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタである。
【０１３８】
３２０は出力停止制御信号ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、３２１は出力停止制御信号／ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、３２２は出力値制御信号ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、３２３は出力値制御信号／ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、３２４、３２５は負荷抵抗、３２６、３２７はダイオード、３２８は電流源用のトランジスタである。
【０１３９】
本発明のデマルチプレクサの第４実施形態によれば、差動回路の縦積み段数を１段増やすことで出力極性切替回路と出力停止回路を１つの回路にまとめて回路規模を縮小しているので、高速性と波形品質を維持した上で、本発明のデマルチプレクサの第１実施形態以上に消費電力の削減を図ることができる。
【０１４０】
なお、本発明のマルチプレクサの第１実施形態〜第３実施形態及び本発明のデマルチプレクサの第１実施形態〜第４実施形態においては、ＳＣＦＬを基本回路としているが、マルチプレクサ／デマルチプレクサの多重度が大きくなると、ＣＭＯＳのような相補型回路を混在させることができる。このようにする場合には、電力削減効果は更に大きくなると予想できる。
【０１４１】
ここで、本発明のマルチプレクサ及びデマルチプレクサを整理すると、本発明のマルチプレクサ及びデマルチプレクサには、以下のマルチプレクサ及びデマルチプレクサを含む。
【０１４２】
（付記１）マルチプレクサ部と、出力極性切替回路と、出力停止回路を有するマルチプレクサであって、前記出力極性切替回路と前記出力停止回路を前記マルチプレクサ部の前段に配置していることを特徴とするマルチプレクサ。
【０１４３】
（付記２）前記出力極性切替回路と前記出力停止回路を入力回路として兼用していることを特徴とする付記１記載のマルチプレクサ。
【０１４４】
（付記３）前記出力極性切替回路は排他的論理和回路からなり、前記出力停止回路は選択回路からなることを特徴とする付記１記載のマルチプレクサ。
【０１４５】
（付記４）前記出力極性切替回路は排他的論理和回路からなり、前記出力停止回路は論理積回路からなることを特徴とする付記１記載のマルチプレクサ。
【０１４６】
（付記５）初段回路として、入力データ及び基準電圧を同一電圧だけレベルシフトするレベルシフト回路を備え、前記出力極性切替回路と前記出力停止回路は、前記レベルシフト回路の後段に配置されていることを特徴とする付記１記載のマルチプレクサ。
【０１４７】
（付記６）前記出力停止回路は、初段回路とされており、かつ、入力データ及び基準電圧を同一電圧だけレベルシフトするレベルシフト回路からなり、出力停止動作をさせないときは、基準電圧のレベルを入力データのハイレベルとローレベルの間のレベルとし、出力停止動作をさせる時は、基準電圧のレベルを入力データのハイレベルより大きいレベル又は入力データのローレベルより小さいレベルとすることを特徴とする付記１記載のマルチプレクサ。
【０１４８】
（付記７）デマルチプレクサ部と、出力極性切替回路と、出力停止回路を有するデマルチプレクサであって、前記出力極性切替回路と前記出力停止回路を前記デマルチプレクサ部の後段に配置していることを特徴とするデマルチプレクサ。
【０１４９】
（付記８）前記出力極性切替回路は前記出力停止回路の前段に配置されており、前記出力停止回路は出力回路を兼ねていることを特徴とする付記７記載のデマルチプレクサ。
【０１５０】
（付記９）前記出力停止回路は前記出力極性切替回路の前段に配置されており、前記出力極性切替回路は出力回路を兼ねていることを特徴とする付記７記載のデマルチプレクサ。
【０１５１】
【発明の効果】
以上のように、本発明のマルチプレクサによれば、出力極性切替回路と出力停止回路をマルチプレクサ部の前段に配置しているので、高速性と波形品質を維持した上で、消費電力の削減を図ることができる。
【０１５２】
本発明のデマルチプレクサによれば、出力極性切替回路と出力停止回路をデマルチプレクサ部の後段に配置しているので、高速性と波形品質を維持した上で、消費電力の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明のマルチプレクサの第１実施形態（４：１マルチプレクサ）を示す回路図である。
【図２】本発明のマルチプレクサの第１実施形態が備えるレベルシフト回路、出力極性切替回路及び出力停止回路の構成例を示す回路図である。
【図３】本発明のマルチプレクサの第２実施形態（４：１マルチプレクサ）を示す回路図である。
【図４】本発明のマルチプレクサの第２実施形態が備える出力停止回路及び出力極性切替回路の構成例を示す回路図である。
【図５】本発明のマルチプレクサの第３実施形態（４：１マルチプレクサ）を示す回路図である。
【図６】本発明のマルチプレクサの第３実施形態が備える出力極性切替回路兼出力停止回路の構成例を示す回路図である。
【図７】本発明のデマルチプレクサの第１実施形態（１：４デマルチプレクサ）を示す回路図である。
【図８】本発明のデマルチプレクサの第１実施形態が備える出力極性切替回路、出力停止回路及び出力回路の構成例を示す回路図である。
【図９】本発明のデマルチプレクサの第２実施形態（１：４デマルチプレクサ）を示す回路図である。
【図１０】本発明のデマルチプレクサの第２実施形態が備える出力停止回路兼出力回路の構成例を示す回路図である。
【図１１】本発明のデマルチプレクサの第３実施形態（１：４デマルチプレクサ）を示す回路図である。
【図１２】本発明のデマルチプレクサの第３実施形態が備える出力停止回路及び出力極性切替回路兼出力回路の構成例を示す回路図である。
【図１３】本発明のデマルチプレクサの第４実施形態（１：４デマルチプレクサ）を示す回路図である。
【図１４】本発明のデマルチプレクサの第４実施形態が備える出力極性切替回路兼出力停止回路の構成例を示す回路図である。
【図１５】従来の４：１マルチプレクサの一例を示す回路図である。
【図１６】従来の１：４デマルチプレクサの一例を示す回路図である。
【符号の説明】
５７〜６０…レベルシフト回路
６１〜６４…出力極性切替回路
６７〜７０…出力停止回路
７５〜７７…２：１マルチプレクサ
８５、８８…遅延回路
１３５〜１３８…出力停止回路
１３９〜１４２…出力極性切替回路
１７１〜１７３…１：２デマルチプレクサ
１７４〜１７７…出力極性切替回路
１８０〜１８３…出力停止回路
２３６〜２３９…出力停止回路兼出力回路
２４９〜２５２…出力停止回路
２５３〜２５６…出力極性切替回路兼出力回路
２８４〜２８７…出力極性切替回路兼出力停止回路
３１０〜３１３…出力極性切替回路兼出力停止回路
【発明の属する技術分野】
本発明は、マルチプレクサ（多重化回路）及びデマルチプレクサ（分離回路）に関する。
【０００２】
マルチプレクサは、パラレル／シリアル変換回路とも称され、低速のパラレルデータを時分割多重化して高速の時分割多重シリアルデータに変換する場合に使用される。デマルチプレクサは、シリアル／パラレル変換回路とも称され、高速の時分割多重シリアルデータから低速のパラレルデータを分離する場合に使用される。
【０００３】
ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）伝送方式による通信網は、光通信技術の進展により近年益々伝送容量が増し、数年後には数十Ｔｂｉｔ／ｓに達するといわれている。そこで、光通信システムに使用されるマルチプレクサ及びデマルチプレクサには、４０Ｇｂｉｔ／ｓ以上の高速処理能力が必要であり、また、入力データが無効なものである場合に出力を停止する機能と、次段回路に応じて出力極性を反転する機能が具備されていることが望まれる。
【０００４】
【従来の技術】
図１５は従来の４：１マルチプレクサの一例の回路図である。図１５中、Ｄ１〜Ｄ４はビットレートを同一とするデータ列、１〜４はデータ列Ｄ１〜Ｄ４に対応して設けられている入力端子、５〜８はデータ列Ｄ１〜Ｄ４に対応して設けられている入力回路である。
【０００５】
９は入力回路５、７からパラレルに出力されるデータ列Ｄ１、Ｄ３を１ビット毎に時分割多重化してなる時分割多重データ列Ｄ１３を作成する２：１マルチプレクサ、１０は入力回路６、８からパラレルに出力されるデータ列Ｄ２、Ｄ４を１ビット毎に時分割多重化してなるデータ列Ｄ２４を作成する２：１マルチプレクサである。
【０００６】
１１は２：１マルチプレクサ９、１０からパラレルに出力される時分割多重データ列Ｄ１３、Ｄ２４を１ビット毎に時分割多重化してなる時分割多重データ列Ｄ１２３４を作成する２：１マルチプレクサである。
【０００７】
１２は２：１マルチプレクサ１１から出力される時分割多重データ列Ｄ１２３４に対応して設けられている出力極性切替回路、ＩＮＶは出力極性切替回路１２を制御する出力極性切替制御信号である。
【０００８】
出力極性切替回路１２は、出力極性切替制御信号ＩＮＶ＝“０”の場合には、時分割多重データ列Ｄ１２３４の極性を反転せずに出力し、出力極性切替制御信号ＩＮＶ＝“１”の場合には、時分割多重データ列Ｄ１２３４の極性を反転して出力する。
【０００９】
１３は出力極性切替回路１２から出力される時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）の外部への出力を停止する出力停止回路、ＩＮＨは出力停止回路１３を制御する出力停止制御信号である。
【００１０】
出力停止回路１３は、出力停止制御信号ＩＮＨ＝“１”の場合には、時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）の出力を停止し、出力停止信号ＩＮＨ＝“０”の場合には、時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）を通過させるものである。
【００１１】
１４は出力停止回路１３から出力される時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）の波形整形を行うＤフリップフロップ、１５は出力回路、１６は出力端子である。
【００１２】
１７はデータ列Ｄ１〜Ｄ４のビットレートの４倍の周波数ｆＣＬＫのクロックＣＬＫを入力するためのクロック入力端子、１８はクロック入力回路、１９はクロック入力回路１８から出力されるクロックＣＬＫを２分の１に分周してなる周波数ｆＣＬＫ／２のクロックＣＬＫ／２を作成するＴフリップフロップである。
【００１３】
２０はＴフリップフロップ１９から出力されるクロックＣＬＫ／２を２分の１に分周してなる周波数ｆＣＬＫ／４のクロックＣＬＫ／４を作成するＴフリップフロップであり、Ｔフリップフロップ２０は、クロックＣＬＫ／４を２：１マルチプレクサ９、１０に入力切替制御信号として供給する。
【００１４】
２１はＴフリップフロップ１９から出力されるクロックＣＬＫ／２を遅延して入力切替制御信号として２：１マルチプレクサ１１に供給する遅延回路であり、バッファ回路２２、２３を縦列接続して構成されている。
【００１５】
遅延回路２１は、２：１マルチプレクサ１１の前段に、２：１マルチプレクサ９、１０が配置されていることから、その分の遅延を考慮し、時分割多重データ列Ｄ１３、Ｄ２４に対するクロックＣＬＫ／２のタイミングが適切となるようにクロックＣＬＫ／２の遅延を調整するためのものである。
【００１６】
２４はクロック入力回路１８から出力されるクロックＣＬＫを遅延してＤフリップフロップ１４に供給する遅延回路であり、バッファ回路２５〜３０を縦列接続して構成されている。
【００１７】
遅延回路２４は、Ｄフリップフロップ１４の前段に、２：１マルチプレクサ９、１０、１１、出力極性切替回路１２及び出力停止回路１３が配置されていることから、その分の遅延を考慮し、時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）に対するクロックＣＬＫのタイミングが適切となるようにクロックＣＬＫの遅延を調整するためのものである。
【００１８】
ここで、例えば、１０Ｇｂｉｔ／ｓを超えるような高速動作を行うマルチプレクサにおいては、２：１マルチプレクサ９、１０、１１や出力極性切替回路１２や出力停止回路１３等のひとつひとつの回路ブロックでの遅延時間が正常動作に大きく影響するため、遅延回路２１、２４は不可欠である。
【００１９】
遅延回路２１、２４は、電源電圧及び温度変動や、製造上のばらつきや、１つの決まった速度でなく、複数の速度で動作させられるようにすることを考慮すると、バッファ回路で構成することが好ましい。
【００２０】
なお、出力停止機能付きマルチプレクサとして、例えば、ＮＡＮＤ回路を多段接続したものが提案されている（例えば、特許文献１参照）。しかしながら、このマルチプレクサの回路構成では、回路のファンイン（入力線数）が増加すると、終段のＮＡＮＤ回路のゲート遅延時間が大きくなるため、高速動作には対応できないという不都合がある。
【００２１】
また、出力極性切替機能付きマルチプレクサとして、例えば、信号Ａについて、反転信号ＢＡを作成し、これら信号Ａ及び反転信号ＢＡをマルチプレクサに入力し、制御信号により信号Ａ又は反転信号ＢＡのいずれかを選択して出力させるというものが提案されている（例えば、特許文献２参照）。この動作は、出力極性切替機能付きマルチプレクサの動作というよりは、単にマルチプレクサの通常動作に相当するものである。
【００２２】
図１６は従来の１：４デマルチプレクサの一例の回路図である。図１６中、Ｄ１２３４はデータ列Ｄ１、Ｄ２、Ｄ３、Ｄ４を時分割多重化してなるデータ列、３１は時分割多重データ列Ｄ１２３４用の入力端子、３２は入力回路である。
【００２３】
３３は時分割多重データ列Ｄ１２３４から分離してなるデータ列Ｄ１〜Ｄ４（又はデータ列Ｄ１〜Ｄ４を反転してなるデータ列／Ｄ１〜／Ｄ４）の外部への出力を停止する出力停止回路、ＩＮＨは出力停止回路３３を制御する出力停止制御信号である。
【００２４】
出力停止回路３３は、出力停止信号ＩＮＨ＝“１”の場合には、データ列Ｄ１〜Ｄ４（又はデータ列／Ｄ１〜／Ｄ４）の出力を停止し、出力停止信号ＩＮＨが“０”の場合には、データ列Ｄ１〜Ｄ４（又はデータ列／Ｄ１〜／Ｄ４）を出力させる。
【００２５】
３４は出力停止回路から出力される時分割多重データ列Ｄ１２３４に対応して設けられている出力極性切替回路、ＩＮＶは出力極性切替回路３４を制御する出力極性切替制御信号である。
【００２６】
出力極性切替回路３４は、出力極性切替制御信号ＩＮＶ＝“０”の場合には、時分割多重データ列Ｄ１２３４を反転せずに出力し、出力極性切替制御信号ＩＮＶ＝“１”の場合には、時分割多重データ列Ｄ１２３４を反転して出力するものである。
【００２７】
３５は出力極性切替回路３４から出力される時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）を１ビット毎に分離処理して、データ列Ｄ１、Ｄ３（又は／Ｄ１、／Ｄ３）を時分割多重化してなる時分割多重データ列Ｄ１３（又は／Ｄ１３）と、データ列Ｄ２、Ｄ４（又は／Ｄ２、／Ｄ４）を時分割多重化してなる時分割多重データ列Ｄ２４（又は／Ｄ２４）を出力する１：２デマルチプレクサである。
【００２８】
３６は１：２デマルチプレクサ３５から出力される時分割多重データ列Ｄ１３（又は／Ｄ１３）を１ビット毎に分離処理してデータ列Ｄ１、Ｄ３（又は／Ｄ１、／Ｄ３）を出力する１：２デマルチプレクサ、３７は１：２デマルチプレクサ３５から出力される時分割多重データ列Ｄ２４（又は／Ｄ２４）を１ビット毎に分離処理してデータ列Ｄ２、Ｄ４（又は／Ｄ２、／Ｄ４）を出力する１：２デマルチプレクサである。
【００２９】
３８〜４１はデータ列Ｄ１〜Ｄ４（又は／Ｄ１〜／Ｄ４）に対応して設けられている出力回路、４２〜４５はデータ列Ｄ１〜Ｄ４（又は／Ｄ１〜／Ｄ４）用の出力端子である。
【００３０】
４６は時分割多重データ列Ｄ１２３４のビットレートの１／２の周波数ｆＣＬＫ／２を有するクロックＣＬＫ／２を入力するためのクロック入力端子、４７はクロック入力回路である。
【００３１】
４８は遅延回路であり、バッファ回路４９、５０を縦列接続して構成されている。遅延回路４８は、出力停止回路３３と出力極性切替回路３４を入力回路３２の後段に配置していることから、その分の遅延を考慮し、時分割多重データ列Ｄ１２３４に対するクロックＣＬＫ／２のタイミングが適切となるようにクロックＣＬＫ／２の遅延を調整するためのものである。
【００３２】
５１は遅延回路４８から出力されるクロックＣＬＫ／２を２分の１に分周してなる周波数ｆＣＬＫ／４のクロックＣＬＫ／４を作成するＴフリップフロップであり、Ｔフリップフロップ５１はクロックＣＬＫ／４を１：２デマルチプレクサ３６、３７に出力切替制御信号として供給する。
【００３３】
【特許文献１】特開平２−７６４１１号公報
【特許文献２】特開平９−２６５３３１号公報
【００３４】
【発明が解決しようとする課題】
図１５に示す従来の４：１マルチプレクサによれば、出力極性切替回路１２と出力停止回路１３が２：１マルチプレクサ１１とＤフリップフロップ１４の間に配置されているため、遅延回路２４を形成するのに必要なバッファ数が出力極性切替回路１２と出力停止回路１３の分だけ余計に必要となる。
【００３５】
すなわち、出力極性切替回路１２と出力停止回路１３がなければ、４個のバッファ回路２５〜２８で済むところを、６個のバッファ回路２５〜３０を必要としている。遅延回路２４で用いるバッファ回路２５〜３０は、回路内で最も高速で動作するため、最も電力を消費する。したがって、遅延回路２４のバッファ数は、出来るだけ少ない方が望ましい。
【００３６】
また、出力極性切替回路１２と出力停止回路１３が２：１マルチプレクサ１１の後段に配置されているので、これら出力極性切替回路１２と出力停止回路１３は、時分割多重データ列Ｄ１２３４のビットレートで高速動作することになる。このため、必要な消費電力は大きくなる。
【００３７】
したがって、図１５に示す従来の４：１マルチプレクサは、消費電力の低減という点で不利である。ここで、出力極性切替回路１２と出力停止回路１３をＤフリップフロップ１４の次段に配置すれば、遅延回路２４のバッファ数は４個で足りる。
【００３８】
しかしながら、このようにする場合には、Ｄフリップフロップ１４で一度整形した波形の品質を劣化させないようにするために、広帯域設計を施さなければならず、結果として消費電力が増加することになる。
【００３９】
図１６に示す従来の１：４デマルチプレクサでは、出力停止回路３３と出力極性切替回路３４が入力回路３２の後段に置かれているため、遅延回路４８を形成するのに必要なバッファ数が出力停止回路３３と出力極性切替回路３４の分だけ余計に必要となる。
【００４０】
即ち、出力停止回路３３と出力極性切替回路３４が入力回路３２の後段になければ、遅延回路４８は不必要であるにもかかわらず、２個のバッファ回路４９、５０からなる遅延回路４８を必要としている。遅延回路４８で用いるバッファ回路は、高速で動作するため、電力を消費する。したがって、遅延回路４８は、無いことが望ましい。
【００４１】
また、出力停止回路３３と出力極性切替回路３４が入力回路３２の後段に配置されているので、これら出力停止回路３３及び出力極性切替回路３４は、時分割多重データ列Ｄ１２３４のビットレートで高速動作することになる。このため、必要な消費電力は大きくなる。したがって、図１６に示す従来の１：４デマルチプレクサは、消費電力の低減という点で不利である。
【００４２】
本発明は、かかる点に鑑み、高速性と波形品質を維持した上で、消費電力の削減を図ることができるようにしたマルチプレクサ及びデマルチプレクサを提供することを目的とする。
【００４３】
【課題を解決するための手段】
本発明のマルチプレクサは、マルチプレクサ部と、出力極性切替回路と、出力停止回路を有するマルチプレクサであって、出力極性切替回路と出力停止回路をマルチプレクサ部の前段に配置しているというものである。
【００４４】
本発明のデマルチプレクサは、デマルチプレクサ部と、出力極性切替回路と、出力停止回路を有するデマルチプレクサであって、出力極性切替回路と出力停止回路をデマルチプレクサ部の後段に配置しているというものである。
【００４５】
【発明の実施の形態】
以下、図１〜図１４を参照して、本発明のマルチプレクサの第１実施形態〜第３実施形態及び本発明のデマルチプレクサの第１実施形態〜第４実施形態について、トランジスタとしてＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）を用い、ＣＭＬ（ｃｕｒｒｅｎｔ ｍｏｄｅ ｌｏｇｉｃ）のひとつであるＳＣＦＬ（ｓｏｕｒｃｅ ｃｏｕｐｌｅｄ ＦＥＴ ｌｏｇｉｃ）を基本回路とした場合を例にして説明する。
【００４６】
（本発明のマルチプレクサの第１実施形態・・図１、図２）
図１は本発明のマルチプレクサの第１実施形態（４：１マルチプレクサ）を示す回路図である。図１中、５２〜５５はデータ列Ｄ１〜Ｄ４用の入力端子、５６は基準電圧ＶＲＥＦ用の入力端子、５７〜６０は入力されるデータ列Ｄ１〜Ｄ４のレベルを内部論理レベルにシフトするレベルシフト回路である。
【００４７】
６１〜６４はレベルシフト回路５７〜６０から出力されるデータ列Ｄ１〜Ｄ４に対応して設けられている出力極性切替回路、６５、６６は出力極性切替回路６１〜６４を制御する出力極性切替制御信号ＩＮＶ、／ＩＮＶ用の入力端子である。
【００４８】
６７〜７０は出力極性切替回路６１〜６４から出力されるデータ列Ｄ１〜Ｄ４（又は／Ｄ１〜／Ｄ４）に対応して設けられている出力停止回路、７１、７２は出力停止を制御する出力停止制御信号ＩＮＨ、／ＩＮＨ用の入力端子、７３、７４は出力を停止する場合に、出力値をＬレベルに固定するか、Ｈレベルに固定するかを制御する出力値制御信号ｆｉｘ−Ｌ、／ｆｉｘ−Ｌ用の入力端子である。
【００４９】
７５は出力停止回路６７から出力されるデータ列Ｄ１（又は／Ｄ１）と出力停止回路６９から出力されるデータ列Ｄ３（又は／Ｄ３）とを１ビット毎に時分割多重化してなる時分割多重データ列Ｄ１３（又は／Ｄ１３）を作成する２：１マルチプレクサである。
【００５０】
７６は出力停止回路６８から出力されるデータ列Ｄ２（又は／Ｄ２）と出力停止回路７０から出力されるデータ列Ｄ４（又は／Ｄ４）とを１ビット毎に時分割多重化してなる時分割多重データ列Ｄ２４（又は／Ｄ２４）を作成する２：１マルチプレクサである。
【００５１】
７７は１：２マルチプレクサ７５から出力される時分割多重データ列Ｄ１３（又は／Ｄ１３）と１：２マルチプレクサ７６から出力される時分割多重データ列Ｄ２４（又は／Ｄ２４）とを１ビット毎に時分割多重化してなる時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）を出力する２：１マルチプレクサである。
【００５２】
７８は２：１マルチプレクサ７７から出力される時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）の波形整形を行うＤフリップフロップ、７９は出力回路、８０は出力端子である。
【００５３】
８１はデータ列Ｄ１〜Ｄ４のビットレートの４倍の周波数ｆＣＬＫのクロックＣＬＫを入力するためのクロック入力端子、８２はクロック入力回路、８３はクロック入力回路８２から出力されるクロックＣＬＫを２分の１に分周してなる周波数ｆＣＬＫ／２のクロックＣＬＫ／２を作成するＴフリップフロップである。
【００５４】
８４はＴフリップフロップ８３から出力されるクロックＣＬＫ／２を２分の１に分周してなる周波数ｆＣＬＫ／４のクロックＣＬＫ／４を作成するＴフリップフロップであり、Ｔフリップフロップ８４は、クロックＣＬＫ／４を２：１マルチプレクサ７５、７６に入力切替制御信号として供給する。
【００５５】
８５はＴフリップフロップ８３から出力されるクロックＣＬＫ／２を遅延して２：１マルチプレクサ７７に供給する遅延回路であり、８６、８７はバッファ回路である。遅延回路８５は、時分割多重データ列Ｄ１３、Ｄ２４（又は／Ｄ１３、／Ｄ２４）に対するクロックＣＬＫ／２のタイミングが適切となるようにクロックＣＬＫ／２の遅延を調整するためのものである。
【００５６】
８８はクロック入力回路８２から出力されるクロックＣＬＫを遅延してＤフリップフロップ７８に供給する遅延回路であり、８９〜９２はバッファ回路である。遅延回路８８は、時分割多重データ列Ｄ１２３４（又は／Ｄ１２３４）とクロックＣＬＫのタイミングが適切となるようにクロックＣＬＫの遅延を調整するためのものである。
【００５７】
図２はレベルシフト回路５７、出力極性切替回路６１及び出力停止回路６７の構成例を示す回路図であり、レベルシフト回路５８〜６０、出力極性切替回路６２〜６４及び出力停止回路６８〜７０も同様に構成される。
【００５８】
図２中、レベルシフト回路５７において、９３はデータ列Ｄ１が入力されるトランジスタ、９４は基準電圧ＶＲＦＦが入力されるトランジスタ、９５、９６は抵抗、９７〜１００はレベルシフト用のダイオード、１０１、１０２は電流源用のトランジスタ、ＶＢはバイアス電圧である。基準電圧ＶＲＥＦは、入力データの中点レベルとされる。
【００５９】
出力極性切替回路６１は排他的論理和回路で構成されており、１０３、１０４はレベルシフト回路５７の出力を受けて差動動作を行うトランジスタ、１０５、１０６は出力極性切替制御信号ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタである。
【００６０】
１０７、１０８は出力極性切替制御信号／ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、１０９、１１０は負荷抵抗、１１１は電源電圧シフト用のダイオード、１１２は電流源用のトランジスタである。
【００６１】
１１３、１１４はレベルシフト回路を構成するトランジスタ、１１５、１１６はレベルシフト用のダイオード、１１７、１１８は電流源用のトランジスタである。
【００６２】
このように構成された出力極性切替回路６１においては、出力極性切替制御信号ＩＮＶ＝“１”、／ＩＮＶ＝“０”の時、出力極性が反転し、出力極性切替制御信号ＩＮＶ＝“０”、／ＩＮＶ＝“１”の時は、出力極性は反転しない。
【００６３】
出力停止回路６７は選択回路で構成されており、１１９は出力停止制御信号ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、１２０は出力停止制御信号／ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、１２１、１２２は出力極性切替回路６１の出力を受けて差動動作を行うトランジスタである。
【００６４】
１２３は出力値制御信号ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、１２４は出力値制御信号／ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、１２５、１２６は負荷抵抗、１２７は電源電圧シフト用のダイオード、１２８は電流源用のトランジスタである。
【００６５】
１２９、１３０はレベルシフト回路を構成するトランジスタ、１３１、１３２はレベルシフト用のダイオード、１３３、１３４は電流源用のトランジスタである。
【００６６】
このように構成された出力停止回路６７においては、出力停止制御信号ＩＮＨ＝“０”、／ＩＮＨ＝“１”の時は、出力停止動作を行わず、出力停止制御信号ＩＮＨ＝“１”、／ＩＮＨ＝“０”の時に、出力停止動作を行う。
【００６７】
出力停止動作を行う場合において、出力値制御信号ｆｉｘ−Ｌ＝“０”、／ｆｉｘ−Ｌ＝“１“の時は、常に“０”を出力し、出力値制御信号ｆｉｘ−Ｌ＝“１”、／ｆｉｘ−Ｌ＝“０“の時は、常に“１”を出力する。
【００６８】
なお、出力極性切替回路６７〜７０として、選択回路の代わりに論理積回路（ＡＮＤ回路）を使用することもできる。このようにする場合には、出力値制御信号ｆｉｘ−Ｌ、／ｆｉｘ−Ｌが不要になる。
【００６９】
なお、出力極性切替回路６１〜６４と出力停止回路６７〜７０の配置順序を逆にすることもできる。但し、この場合には、初段レベルシフト回路５７〜６０の電圧シフト量を調整する必要がある。
【００７０】
本発明のマルチプレクサの第１実施形態では、レベルシフト回路５７〜６０、出力極性切替回路６１〜６４及び出力停止回路６７〜７０は、入力回路を兼ねて２：１マルチプレクサ７５、７６の前段に配置されている。したがって、出力極性切替回路６１〜６４及び出力停止回路６７〜７０の動作速度は、図１５に示す出力極性切替回路１２及び出力停止回路１３の動作速度の１／４となる。
【００７１】
この動作速度の差は、マルチプレクサの多重度が増すほど大きくなる。多重度ｎのｎ：１マルチプレクサの場合には、動作速度の差は１／ｎとなる。一般に、動作速度が小さいほど消費電力は小さいから、出力極性切替回路６１及び出力停止回路６７の総消費電力は、図１５に示す出力極性切替回路１２及び出力停止回路１３の総消費電力よりも小さくなる。
【００７２】
ここで、本発明のマルチプレクサの第１実施形態の場合には、４個の出力極性切替回路６１〜６４と４個の出力停止回路６７〜７０を設けているので、出力極性切替回路６１〜６４と出力停止回路６７〜７０の総消費電力は、一見、図１５に示す出力極性切替回路１２と出力停止回路１３の総消費電力と変わらないと思えるが、実はそうではない。
【００７３】
マルチプレクサの最大動作速度（多重化信号の速度）は、使用するデバイステクノロジの実力ぎりぎりになることが多い。その場合、図１５に示す従来の４：１マルチプレクサのような構成だと、製造ばらつきや環境変動などの影響を受けて出力極性切替回路１２と出力停止回路１３の帯域特性が不足し、波形品質の劣化や、最悪の場合には、動作不良を招く危険がある。この事態を回避するため、回路を単機能化するとともに、その消費電力を多めにして、冗長設計することが多い。
【００７４】
その反対に、本発明のマルチプレクサの第１実施形態のような構成だと、デバイステクノロジの実力に対して、動作速度に余力が残っているので、回路の多機能化とそれに伴う消費電力の低減を実現することができ、出力極性切替回路６１〜６４及び出力停止回路６７〜７０の１セット当たり（出力極性切替回路６１及び出力停止回路６７）の総消費電力は、図１５に示す出力極性切替回路１２及び出力停止回路１３の総消費電力の１／４未満になる。
【００７５】
また、本発明のマルチプレクサの第１実施形態においては、出力極性切替回路６１〜６４及び出力停止回路６７〜７０は、入力回路を兼ねているので、入力回路分の消費電力を削減することができる。
【００７６】
更に、本発明のマルチプレクサの第１実施形態においては、出力極性切替回路６１〜６４と出力停止回路６７〜７０を２：１マルチプレクサ７５、７６の前段に配置しているので、遅延回路８８のバッファ段数を４個に削減できるので、遅延回路８８による消費電力を図１５に示す遅延回路２４に比較して２／３に削減することができる。
【００７７】
このように、本発明のマルチプレクサの第１実施形態によれば、２：１マルチプレクサ７５、７６、７７からなるマルチプレクサ部は図１５に示す従来のマルチプレクサの場合と変わることなく、消費電力の削減を図ることができるので、高速性と波形品質を維持した上で、消費電力の削減を図ることができる。
【００７８】
ちなみに、本発明者は、図１５に示す従来の４：１マルチプレクサ及び本発明のマルチプレクサの第１実施形態をＩｎＰ／ＨＥＭＴ技術により試作し、時分割多重データ列Ｄ１２３４のビットレートを５０Ｇｂｉｔ／ｓとして動作させた。図１５に示す従来の４：１マルチプレクサが７６０ ｍＡの電流を消費していたのに対し、本発明のマルチプレクサの第１実施形態の消費電力は７００ｍＡ であり、約８％の消費電力を削減することができた。
【００７９】
（本発明のマルチプレクサの第２実施形態・・図３、図４）
図３は本発明のマルチプレクサの第２実施形態（４：１マルチプレクサ）を示す回路図である。本発明のマルチプレクサの第２実施形態は、本発明の第１実施形態が備えるレベルシフト回路５７〜６０、出力極性切替回路６１〜６４及び出力停止回路６７〜７０の代わりに、出力停止回路１３５〜１３８及び出力極性切替回路１３９〜１４２を設け、その他については、本発明のマルチプレクサの第１実施形態と同様に構成したものである。
【００８０】
図４は出力停止回路１３５及び出力極性切替回路１３９の構成例を示す回路図であり、出力停止回路１３６〜１３８及び出力極性切替回路１４０〜１４２も同様に構成される。
【００８１】
図４中、出力停止回路１３５において、１４３はデータ列Ｄ１が入力されるトランジスタ、１４４は基準電圧ＶＲＦＦが入力されるトランジスタ、１４５、１４６は抵抗、１４７〜１５０はレベルシフト用のダイオード、１５１、１５２は電流源用のトランジスタ、ＶＢはバイアス電圧である。
【００８２】
出力極性切替回路１３９において、１５３、１５４は出力停止回路１３５の出力を受けて差動動作を行うトランジスタ、１５５、１５６は出力極性切替制御信号ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタである。
【００８３】
１５７、１５８は出力極性切替制御信号／ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、１５９、１６０は負荷抵抗、１６１は電源電圧シフト用のダイオード、１６２は電流源用のトランジスタである。
【００８４】
１６３、１６４はレベルシフト回路を構成するトランジスタ、１６５、１６６はレベルシフト用のダイオード、１６７、１６８は電流源用のトランジスタである。
【００８５】
本発明のマルチプレクサの第２実施形態では、出力停止回路１３５〜１３８は図１に示すレベルシフト回路５７〜６０と同一の回路構成をしているが、基準電圧ＶＲＥＦを可変とし、基準電圧ＶＲＥＦを出力停止制御信号ＩＮＨとして使用し、図１に示すレベルシフト回路５７〜６０を出力停止回路としても使用することで、回路規模を縮小し、消費電力の更なる低減を実現している。
【００８６】
ここで、入力データのハイレベル、ローレベルをそれぞれＶＩＮＨ、ＶＩＮＬ、基準電圧ＶＲＥＦのレベルをＶＲＥＦとすると、基準電圧ＶＲＥＦのレベルＶＲＥＦを（ＶＩＮＬ ＋ＶＩＮＨ）／２とすることにより、レベルシフト回路として動作させることができる。
【００８７】
これに対して、基準電圧ＶＲＥＦのレベルをＶＩＮＨ ＜ＶＲＥＦとなるＶＲＥＦとすることにより、入力データは全てローレベルとすることができる。逆に、基準電圧ＶＲＥＦのレベルをＶＩＮＬ ＞ＶＲＥＦとなるＶＲＥＦとすることにより、入力データは全てハイレベルとすることができる。すなわち、出力停止回路として動作させることができる。
【００８８】
本発明のマルチプレクサの第２実施形態によれば、高速性と波形品質を維持した上で、本発明のマルチプレクサの第１実施形態以上に消費電力の削減を図ることができる。
【００８９】
（本発明のマルチプレクサの第３実施形態・・図５、図６）
図５は本発明のマルチプレクサの第３実施形態（４：１マルチプレクサ）を示す回路図である。本発明のマルチプレクサの第３実施形態は、本発明の第１実施形態が備える出力極性切替回路６１〜６４及び出力停止回路６７〜７０の代わりに、出力極性切替回路兼出力停止回路２８４〜２８７を設け、その他については、本発明のマルチプレクサの第１実施形態と同様に構成したものである。
【００９０】
図６は出力極性切替回路兼出力停止回路２８４の構成例を示す回路図であり、出力極性切替回路兼出力停止回路２８５〜２８７も同様に構成される。図６中、出力極性切替回路兼出力停止回路２８４において、２８８、２８９はレベルシフト回路５７の出力を受けて差動動作を行うトランジスタである。
【００９１】
２９０、２９１は出力極性切替制御信号ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、２９２、２９３は出力極性切替制御信号／ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、２９４は出力停止制御信号ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２９５は出力停止制御信号／ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタである。
【００９２】
２９６は出力値制御信号ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２９７は出力値制御信号／ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２９８、２９９は負荷抵抗、３００〜３０２はダイオード、３０３は電流源用のトランジスタである。
【００９３】
３０４、３０５はレベルシフト回路を構成するトランジスタ、３０６、３０７はレベルシフト用のダイオード、３０８、３０９は電流源用のトランジスタである。
【００９４】
本発明のマルチプレクサの第３実施形態によれば、差動回路の縦積み段数を１段増やすことで出力極性切替回路と出力停止回路を１つの回路にまとめて回路規模を縮小しているので、高速性と波形品質を維持した上で、本発明のマルチプレクサの第１実施形態以上に消費電力の削減を図ることができる。
【００９５】
（本発明のデマルチプレクサの第１実施形態・・図７、図８）
図７は本発明のデマルチプレクサの第１実施形態（１：４デマルチプレクサ）を示す回路図である。図７中、Ｄ１２３４はデータ列Ｄ１、Ｄ２、Ｄ３、Ｄ４を時分割多重化してなるデータ列、１６９は時分割多重データ列Ｄ１２３４用の入力端子、１７０はレベルシフト回路である。
【００９６】
１７１はレベルシフト回路１７０から出力される時分割多重データ列Ｄ１２３４を１ビット毎に分離処理して、データ列Ｄ１、Ｄ３を時分割多重化してなる時分割多重データ列Ｄ１３と、データ列Ｄ２、Ｄ４を時分割多重化してなる時分割多重データ列Ｄ２４を作成する１：２デマルチプレクサである。
【００９７】
１７２は１：２デマルチプレクサ１７１から出力される時分割多重データ列Ｄ１３を１ビット毎に分離処理してデータ列Ｄ１、Ｄ３を出力する１：２デマルチプレクサ、１７３は１：２デマルチプレクサ１７１から出力される時分割多重データ列Ｄ２４を１ビット毎に分離処理してデータ列Ｄ２、Ｄ４を出力する１：２デマルチプレクサである。
【００９８】
１７４は１：２デマルチプレクサ１７２から出力されるデータ列Ｄ１に対応して設けられている出力極性切替回路、１７５は１：２デマルチプレクサ１７３から出力されるデータ列Ｄ２に対応して設けられている出力極性切替回路である。
【００９９】
１７６は１：２デマルチプレクサ１７２から出力されるデータ列Ｄ３に対応して設けられている出力極性切替回路、１７７は１：２デマルチプレクサ１７３から出力されるデータ列Ｄ４に対応して設けられている出力極性切替回路、１７８、１７９は出力極性切替回路１７４〜１７７を制御する出力極性切替制御信号ＩＮＶ、／ＩＮＶ用の入力端子である。
【０１００】
１８０〜１８３は出力極性切替回路１７４〜１７７から出力されるデータ列Ｄ１〜Ｄ４（又は／Ｄ１〜／Ｄ４）に対応して設けられている出力停止回路、１８４、１８５は出力停止を制御する出力停止制御信号ＩＮＨ、／ＩＮＨ用の入力端子、１８６、１８７は出力を停止する場合に、出力値を論理値“０”に固定するか、論理値“１”に固定するかを制御する出力値制御信号ｆｉｘ−Ｌ、／ｆｉｘ−Ｌ用の入力端子である。
【０１０１】
１８８〜１９１は出力停止回路１８０〜１８３から出力されるデータ列Ｄ１〜Ｄ４（又は／Ｄ１〜／Ｄ４）に対応して設けられている出力回路、１９２〜１９５はデータ列Ｄ１〜Ｄ４（又は／Ｄ１〜／Ｄ４）用の出力端子である。
【０１０２】
１９６は時分割多重データ列Ｄ１２３４のビットレートの１／２の周波数ｆＣＬＫ／２のクロックＣＬＫ／２を入力するためのクロック入力端子、１９７はクロック入力回路である。
【０１０３】
１９８はクロック入力回路１９７から出力されるクロックＣＬＫ／２を２分の１に分周してなる周波数ｆＣＬＫ／４のクロックＣＬＫ／４を作成するＴフリップフロップであり、Ｔフリップフロップ１９８は、クロックＣＬＫ／４を１：２デマルチプレクサ１７２、１７３に出力切替制御信号として供給する。
【０１０４】
図８は出力極性切替回路１７４、出力停止回路１８０及び出力回路１８８の構成例を示す回路図であり、出力極性切替回路１７５〜１７７、出力停止回路１８１〜１８３及び出力回路１８９〜１９１も同様に構成される。
【０１０５】
出力極性切替回路１７４は排他的論理和回路で構成されており、１９９、２００は１：２デマルチプレクサ１７２の出力を受けて差動動作を行うトランジスタ、２０１、２０２は出力極性切替制御信号ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタである。
【０１０６】
２０３、２０４は出力極性切替制御信号／ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、２０５、２０６は負荷抵抗、２０７は電源電圧シフト用のダイオード、２０８は電流源用のトランジスタである。
【０１０７】
２０９、２１０はレベルシフト回路を構成するトランジスタ、２１１、２１２はレベルシフト用のダイオード、２１３、２１４は電流源用のトランジスタである。
【０１０８】
このように構成された出力極性切替回路１７４においては、出力極性切替制御信号ＩＮＶ＝“１”、／ＩＮＶ＝“０”の時、出力極性が反転し、出力極性切替制御信号ＩＮＶ＝“０”、／ＩＮＶ＝“１”の時は、出力極性は反転しない。
【０１０９】
出力停止回路１８０は選択回路で構成されており、２１５は出力停止制御信号ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２１６は出力停止制御信号／ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２１７、２１８は出力極性切替回路１７４の出力を受けて差動動作を行うトランジスタである。
【０１１０】
２１９は出力値制御信号ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２２０は出力値制御信号／ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２２１、２２２は負荷抵抗、２２３は電源電圧シフト用のダイオード、２２４は電流源用のトランジスタである。
【０１１１】
２２５、２２６はレベルシフト回路を構成するトランジスタ、２２７、２２８はレベルシフト用のダイオード、２２９、２３０は電流源用のトランジスタである。
【０１１２】
このように構成された出力停止回路１８０においては、出力停止制御信号ＩＮＨ＝“０”、／ＩＮＨ＝“１”の時は、出力停止動作を行わず、出力停止制御信号ＩＮＨ＝“１”、／ＩＮＨ＝“０”の時に、出力停止動作を行う。
【０１１３】
出力停止動作を行う場合において、出力値制御信号ｆｉｘ−Ｌ＝“０”、／ｆｉｘ−Ｌ＝“１“の時は、常に“０”を出力し、出力値制御信号ｆｉｘ−Ｌ＝“１”、／ｆｉｘ−Ｌ＝“０“の時は、常に“１”を出力する。
【０１１４】
出力回路１８８において、２３１、２３２は出力停止回路１８０の出力を受けて差動動作を行うトランジスタ、２３３はトランジスタ２３１の負荷抵抗、２３４はトランジスタ２３２の負荷抵抗、２３５は電流源用のトランジスタである。
【０１１５】
なお、出力極性切替回路１７４〜１７７と出力停止回路１８０〜１８３の配置順序を逆にすることもできる。ただし、出力極性切替回路１７４〜１７７の入力レベルと出力停止回路１８０〜１８３の入力レベルが異なるため、順序を逆にした場合、出力停止回路１８０〜１８３の入力レベルの電圧シフト量及び出力極性切替回路１７４〜１７７の入力レベルの電圧シフト量を調整する必要がある。
【０１１６】
本発明のデマルチプレクサの第１実施形態では、出力極性切替回路１７４〜１７７と出力停止回路１８０〜１８３は、出力回路１８８〜１９１の前段に配置されているので、出力極性切替回路１７４〜１７７及び出力停止回路１８０〜１８３の動作速度は、図１６に示す出力極性切替回路３４及び出力停止回路３３の動作速度の１／４となる。
【０１１７】
この動作速度の差は、デマルチプレクサの分離信号数が増すほど大きくなる。分離信号数ｎの１：ｎ デマルチプレクサの場合には、動作速度の差は１／ｎとなる。一般に、動作速度が小さいほど消費電力は小さいから、出力極性切替回路１７４及び出力停止回路１８０の総消費電力は、図１６に示す出力極性切替回路３４及び出力停止回路３３の総消費電力よりも小さくなる。
【０１１８】
ここで、本発明のデマルチプレクサの第１実施形態の場合には、４個の出力極性切替回路１７４〜１７７と４個の出力停止回路１８０〜１８３を設けているので、出力極性切替回路１７４〜１７７と出力停止回路１８０〜１８３の総消費電力は、一見、図１６に示す出力極性切替回路３４と出力停止回路３３の総消費電力と変わらないと思えるが、実はそうではない。
【０１１９】
デマルチプレクサの最大動作速度は、使用するデバイステクノロジの実力ぎりぎりになることが多い。その場合、図１６に示す従来の１：４デマルチプレクサのような構成だと、製造ばらつきや環境変動などの影響を受けて出力極性切替回路３４と出力停止回路３３の帯域特性が不足し、波形品質の劣化や、最悪の場合には、動作不良を招く危険がある。この事態を回避するため、回路を単機能化するとともに、その消費電力を多めにして冗長設計することが多い。
【０１２０】
その反対に、本発明のデマルチプレクサの第１実施形態のような構成だと、デバイステクノロジの実力に対して、動作速度に余力が残っているので、回路の多機能化とそれに伴う消費電力の低減を実現することができ、出力極性切替回路１７４〜１７７及び出力停止回路１８０〜１８３の１セット当たり（出力極性切替回路１７４及び出力停止回路１８０）の総消費電力は、図１６に示す出力極性切替回路３４及び出力停止回路３３の総消費電力の１／４以下になる。
【０１２１】
また、本発明のデマルチプレクサの第１実施形態においては、出力極性切替回路１７４〜１７７と出力停止回路１８０〜１８３を出力回路１８８〜１９１の前段に配置し、クロックＣＬＫ／２用の遅延回路を不要としているので、クロックＣＬＫ／２用の遅延回路による消費電力を削減することができる。
【０１２２】
このように、本発明のデマルチプレクサの第１実施形態によれば、１：２デマルチプレクサ１７１、１７２、１７３からなるデマルチプレクサ部は図１６に示す従来の１：４デマルチプレクサの場合と変わることなく、消費電力の削減を図ることができるので、高速性と波形品質を維持した上で、消費電力の削減を図ることができる。
【０１２３】
ちなみに、本発明者は、図１６に示す従来の１：４デマルチプレクサ及び本発明のデマルチプレクサの第１実施形態をＩｎＰ／ＨＥＭＴ技術により試作し、時分割多重データ列Ｄ１２３４のビットレートを５０Ｇｂｉｔ／ｓとして動作させた。図１６に示す従来の１：４デマルチプレクサが７６０ ｍＡの電流を消費したのに対し、本発明のデマルチプレクサの第１実施形態の消費電力は７００ｍＡ であり、約８％の消費電力を低減することができた。
【０１２４】
（本発明のデマルチプレクサの第２実施形態・・図９、図１０）
図９は本発明のデマルチプレクサの第２実施形態（１：４デマルチプレクサ）を示す回路図である。本発明のデマルチプレクサの第２実施形態は、本発明のデマルチプレクサの第１実施形態が備える出力停止回路１８０〜１８３及び出力回路１８８〜１９１の代わりに、出力停止回路兼出力回路２３６〜２３９を設け、その他については、本発明のデマルチプレクサの第１実施形態と同様に構成したものである。
【０１２５】
図１０は出力停止回路兼出力回路２３６の構成例を示す回路図であり、出力停止回路２３７〜２３９も同様に構成される。図１０中、２４０は出力停止制御信号ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２４１は出力停止制御信号／ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２４２、２４３は出力極性切替回路１７４の出力を受けて差動動作を行うトランジスタである。
【０１２６】
２４４は出力値制御信号ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２４５は出力値制御信号／ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２４６、２４７は負荷抵抗、２４８は電流源用のトランジスタである。
【０１２７】
なお、出力極性切替回路兼出力回路２３６〜２３９として、選択回路の代わりに論理積回路（ＡＮＤ回路）を使用することもできる。このようにする場合には、出力値制御信号ｆｉｘ−Ｌ、／ｆｉｘ−Ｌが不要になる。
【０１２８】
本発明のデマルチプレクサの第２実施形態は、本発明のデマルチプレクサの第１実施形態が備える出力停止回路１８０〜１８３及び出力回路１８８〜１９１の代わりに、出力停止回路兼出力回路２３６〜２３９を設けているので、高速性と波形品質を維持した上で、本発明のデマルチプレクサの第１実施形態以上に消費電力の削減を図ることができる。
【０１２９】
（本発明のデマルチプレクサの第３実施形態・・図１１、図１２）
図１１は本発明のデマルチプレクサの第３実施形態（１：４デマルチプレクサ）を示す回路図である。本発明のデマルチプレクサの第３実施形態は、本発明のデマルチプレクサの第１実施形態が備える出力極性切替回路１７４〜１７６、出力停止回路１８０〜１８３及び出力回路１８８〜１９１の代わりに、出力停止回路２４９〜２５２及び出力極性切替回路兼出力回路２５３〜２５６を設け、その他については、本発明のデマルチプレクサの第１実施形態と同様に構成したものである。
【０１３０】
図１２は出力停止回路２４９及び出力極性切替回路兼出力回路２５３の構成例を示す回路図であり、出力停止回路２５０〜２５２及び出力極性切替回路兼出力回路２５４〜２５６も同様に構成される。
【０１３１】
図１２中、出力停止回路２４９において、２５７は出力停止制御信号ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２５８は出力停止制御信号／ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、２５９、２６０は１：２デマルチプレクサ１７２の出力を受けて差動動作を行うトランジスタである。
【０１３２】
２６１は出力値制御信号ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２６２は出力値制御信号／ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、２６３、２６４は負荷抵抗、２６５は電源電圧シフト用のダイオード、２６６は電流源用のトランジスタである。
【０１３３】
２６７、２６８はレベルシフト回路を構成するトランジスタ、２６９〜２７２はレベルシフト用のダイオード、２７３、２７４は電流源用のトランジスタである。
【０１３４】
出力極性切替回路兼出力回路２５３において、２７５、２７６は出力停止回路２４９の出力を受けて差動動作を行うトランジスタ、２７７、２７８は出力極性切替制御信号ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、２７９、２８０は出力極性切替制御信号／ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、２８１はトランジスタ２７７、２８０の負荷抵抗、２８２はトランジスタ２７８、２７９の負荷抵抗、２８３は電流源用のトランジスタである。
【０１３５】
本発明のデマルチプレクサの第３実施形態は、本発明のデマルチプレクサの第１実施形態が備える出力極性切替回路１７４〜１７６、出力停止回路１８０〜１８３及び出力回路１８８〜１９１の代わりに、出力停止回路２４９〜２５２及び出力極性切替回路兼出力回路２５３〜２５６を設けているので、高速性と波形品質を維持した上で、本発明のデマルチプレクサの第１実施形態以上に消費電力の削減を図ることができる。
【０１３６】
（本発明のデマルチプレクサの第４実施形態・・図１３、図１４）
図１３は本発明のデマルチプレクサの第４実施形態（１：４デマルチプレクサ）を示す回路図である。本発明のデマルチプレクサの第４実施形態は、本発明のデマルチプレクサの第１実施形態が備える出力極性切替回路１７４〜１７７、出力停止回路１８０〜１８３及び出力回路１８８〜１９１の代わりに、出力極性切替回路兼出力停止回路３１０〜３１３を設け、その他については、本発明のデマルチプレクサの第１実施形態と同様に構成したものである。
【０１３７】
図１４は出力極性切替回路兼出力停止回路３１０の構成例を示す回路図であり、出力極性切替回路兼出力停止回路３１１〜３１３も同様に構成される。図１４中、３１４、３１５は１：２デマルチプレクサ１７２の出力を受けて差動動作を行うトランジスタ、３１６、３１７は出力極性切替制御信号ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタ、３１８、３１９は出力極性切替制御信号／ＩＮＶによりＯＮ、ＯＦＦが制御されるトランジスタである。
【０１３８】
３２０は出力停止制御信号ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、３２１は出力停止制御信号／ＩＮＨによりＯＮ、ＯＦＦが制御されるトランジスタ、３２２は出力値制御信号ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、３２３は出力値制御信号／ｆｉｘ−ＬによりＯＮ、ＯＦＦが制御されるトランジスタ、３２４、３２５は負荷抵抗、３２６、３２７はダイオード、３２８は電流源用のトランジスタである。
【０１３９】
本発明のデマルチプレクサの第４実施形態によれば、差動回路の縦積み段数を１段増やすことで出力極性切替回路と出力停止回路を１つの回路にまとめて回路規模を縮小しているので、高速性と波形品質を維持した上で、本発明のデマルチプレクサの第１実施形態以上に消費電力の削減を図ることができる。
【０１４０】
なお、本発明のマルチプレクサの第１実施形態〜第３実施形態及び本発明のデマルチプレクサの第１実施形態〜第４実施形態においては、ＳＣＦＬを基本回路としているが、マルチプレクサ／デマルチプレクサの多重度が大きくなると、ＣＭＯＳのような相補型回路を混在させることができる。このようにする場合には、電力削減効果は更に大きくなると予想できる。
【０１４１】
ここで、本発明のマルチプレクサ及びデマルチプレクサを整理すると、本発明のマルチプレクサ及びデマルチプレクサには、以下のマルチプレクサ及びデマルチプレクサを含む。
【０１４２】
（付記１）マルチプレクサ部と、出力極性切替回路と、出力停止回路を有するマルチプレクサであって、前記出力極性切替回路と前記出力停止回路を前記マルチプレクサ部の前段に配置していることを特徴とするマルチプレクサ。
【０１４３】
（付記２）前記出力極性切替回路と前記出力停止回路を入力回路として兼用していることを特徴とする付記１記載のマルチプレクサ。
【０１４４】
（付記３）前記出力極性切替回路は排他的論理和回路からなり、前記出力停止回路は選択回路からなることを特徴とする付記１記載のマルチプレクサ。
【０１４５】
（付記４）前記出力極性切替回路は排他的論理和回路からなり、前記出力停止回路は論理積回路からなることを特徴とする付記１記載のマルチプレクサ。
【０１４６】
（付記５）初段回路として、入力データ及び基準電圧を同一電圧だけレベルシフトするレベルシフト回路を備え、前記出力極性切替回路と前記出力停止回路は、前記レベルシフト回路の後段に配置されていることを特徴とする付記１記載のマルチプレクサ。
【０１４７】
（付記６）前記出力停止回路は、初段回路とされており、かつ、入力データ及び基準電圧を同一電圧だけレベルシフトするレベルシフト回路からなり、出力停止動作をさせないときは、基準電圧のレベルを入力データのハイレベルとローレベルの間のレベルとし、出力停止動作をさせる時は、基準電圧のレベルを入力データのハイレベルより大きいレベル又は入力データのローレベルより小さいレベルとすることを特徴とする付記１記載のマルチプレクサ。
【０１４８】
（付記７）デマルチプレクサ部と、出力極性切替回路と、出力停止回路を有するデマルチプレクサであって、前記出力極性切替回路と前記出力停止回路を前記デマルチプレクサ部の後段に配置していることを特徴とするデマルチプレクサ。
【０１４９】
（付記８）前記出力極性切替回路は前記出力停止回路の前段に配置されており、前記出力停止回路は出力回路を兼ねていることを特徴とする付記７記載のデマルチプレクサ。
【０１５０】
（付記９）前記出力停止回路は前記出力極性切替回路の前段に配置されており、前記出力極性切替回路は出力回路を兼ねていることを特徴とする付記７記載のデマルチプレクサ。
【０１５１】
【発明の効果】
以上のように、本発明のマルチプレクサによれば、出力極性切替回路と出力停止回路をマルチプレクサ部の前段に配置しているので、高速性と波形品質を維持した上で、消費電力の削減を図ることができる。
【０１５２】
本発明のデマルチプレクサによれば、出力極性切替回路と出力停止回路をデマルチプレクサ部の後段に配置しているので、高速性と波形品質を維持した上で、消費電力の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明のマルチプレクサの第１実施形態（４：１マルチプレクサ）を示す回路図である。
【図２】本発明のマルチプレクサの第１実施形態が備えるレベルシフト回路、出力極性切替回路及び出力停止回路の構成例を示す回路図である。
【図３】本発明のマルチプレクサの第２実施形態（４：１マルチプレクサ）を示す回路図である。
【図４】本発明のマルチプレクサの第２実施形態が備える出力停止回路及び出力極性切替回路の構成例を示す回路図である。
【図５】本発明のマルチプレクサの第３実施形態（４：１マルチプレクサ）を示す回路図である。
【図６】本発明のマルチプレクサの第３実施形態が備える出力極性切替回路兼出力停止回路の構成例を示す回路図である。
【図７】本発明のデマルチプレクサの第１実施形態（１：４デマルチプレクサ）を示す回路図である。
【図８】本発明のデマルチプレクサの第１実施形態が備える出力極性切替回路、出力停止回路及び出力回路の構成例を示す回路図である。
【図９】本発明のデマルチプレクサの第２実施形態（１：４デマルチプレクサ）を示す回路図である。
【図１０】本発明のデマルチプレクサの第２実施形態が備える出力停止回路兼出力回路の構成例を示す回路図である。
【図１１】本発明のデマルチプレクサの第３実施形態（１：４デマルチプレクサ）を示す回路図である。
【図１２】本発明のデマルチプレクサの第３実施形態が備える出力停止回路及び出力極性切替回路兼出力回路の構成例を示す回路図である。
【図１３】本発明のデマルチプレクサの第４実施形態（１：４デマルチプレクサ）を示す回路図である。
【図１４】本発明のデマルチプレクサの第４実施形態が備える出力極性切替回路兼出力停止回路の構成例を示す回路図である。
【図１５】従来の４：１マルチプレクサの一例を示す回路図である。
【図１６】従来の１：４デマルチプレクサの一例を示す回路図である。
【符号の説明】
５７〜６０…レベルシフト回路
６１〜６４…出力極性切替回路
６７〜７０…出力停止回路
７５〜７７…２：１マルチプレクサ
８５、８８…遅延回路
１３５〜１３８…出力停止回路
１３９〜１４２…出力極性切替回路
１７１〜１７３…１：２デマルチプレクサ
１７４〜１７７…出力極性切替回路
１８０〜１８３…出力停止回路
２３６〜２３９…出力停止回路兼出力回路
２４９〜２５２…出力停止回路
２５３〜２５６…出力極性切替回路兼出力回路
２８４〜２８７…出力極性切替回路兼出力停止回路
３１０〜３１３…出力極性切替回路兼出力停止回路
Claims (5)
- マルチプレクサ部と、出力極性切替回路と、出力停止回路を有するマルチプレクサであって、
前記出力極性切替回路と前記出力停止回路を前記マルチプレクサ部の前段に配置していることを特徴とするマルチプレクサ。 - 前記出力極性切替回路と前記出力停止回路を入力回路として兼用していることを特徴とする請求項１記載のマルチプレクサ。
- デマルチプレクサ部と、出力極性切替回路と、出力停止回路を有するデマルチプレクサであって、
前記出力極性切替回路と前記出力停止回路を前記デマルチプレクサ部の後段に配置していることを特徴とするデマルチプレクサ。 - 前記出力極性切替回路は前記出力停止回路の前段に配置されており、前記出力停止回路は出力回路を兼ねていることを特徴とする請求項３記載のデマルチプレクサ。
- 前記出力停止回路は前記出力極性切替回路の前段に配置されており、前記出力極性切替回路は出力回路を兼ねていることを特徴とする請求項３記載のデマルチプレクサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003025710A JP2004241797A (ja) | 2003-02-03 | 2003-02-03 | マルチプレクサ及びデマルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003025710A JP2004241797A (ja) | 2003-02-03 | 2003-02-03 | マルチプレクサ及びデマルチプレクサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004241797A true JP2004241797A (ja) | 2004-08-26 |
Family
ID=32953926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003025710A Withdrawn JP2004241797A (ja) | 2003-02-03 | 2003-02-03 | マルチプレクサ及びデマルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004241797A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004228738A (ja) * | 2003-01-21 | 2004-08-12 | Nippon Telegr & Teleph Corp <Ntt> | 高速分離回路 |
| JP2011109555A (ja) * | 2009-11-20 | 2011-06-02 | Fujitsu Ltd | パラレル−シリアル変換回路 |
| JP2013004998A (ja) * | 2011-06-12 | 2013-01-07 | National Institute Of Advanced Industrial & Technology | Ｃｍｏｓインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路 |
| JP2013258729A (ja) * | 2013-07-24 | 2013-12-26 | Fujitsu Ltd | パラレル−シリアル変換回路 |
| CN107404316A (zh) * | 2016-05-17 | 2017-11-28 | 哉英电子股份有限公司 | 信号复用装置 |
-
2003
- 2003-02-03 JP JP2003025710A patent/JP2004241797A/ja not_active Withdrawn
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| CN107404316B (zh) * | 2016-05-17 | 2022-06-07 | 哉英电子股份有限公司 | 信号复用装置 |
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