DE3841431A1

DE3841431A1 - Schaltungsanordnung fuer eine digital einstellbare frequenzerzeugung

Info

Publication number: DE3841431A1
Application number: DE19883841431
Authority: DE
Inventors: Johannes Seiwert
Original assignee: Krone GmbH
Current assignee: ADC GmbH
Priority date: 1988-12-06
Filing date: 1988-12-06
Publication date: 1990-06-07
Also published as: DE3841431C2

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung für eine digitale einstellbare Frequenzerzeugung gemäß dem Oberbegriff des Anspruches 1.

Aus dem Handbuch "Einführung in die PLL-Technik, Seiten 38-75" sind Frequenzsynthesizer bekannt, die direkt proportional zu einem Digitalwort eine Ausgangsfrequenz liefern. Dem Frequenzsynthesizer liegt ein Phasenregel kreis (PLL) zugrunde. Ein spannungsgesteuerter Oszilla tor erhält eine analoge Eingangsspannung und wird mit dieser auf die gewünschte, einzustellende Frequenz gebracht. Die richtige Eingangsspannung am Oszillator ergibt sich im Regelkreis. Es wird verglichen, ob die Oszillatorfrequenz das N-fache (N=Digitalwort) einer Referenzfrequenz f _r (feste Bezugsfrequenz) ist. Ist das Produkt N · f _r kleiner als die Oszillatorfrequenz, so wird die Eingangsspannung am Oszillator verringert. Ist N · f _r größer als die Oszillatorfrequenz, so wird die Eingangs spannung erhöht. Es stellt sich nach einer gewissen Ein schwingzeit eine Steuerspannung so ein, daß die Oszilla torfrequenz gleich dem Produkt N · f _r ist. Das Produkt N · f _r ist demnach die Ausgangsfrequenz der Schaltung. Nachteilig bei diesen Frequenzsynthesizern ist die Ein schwingzeit, die durch den Regelkreis und die Filter be stimmt ist. Dies hat zur Folge, daß für den dynamischen Betrieb, d.h. beim Wechsel des Digitalwortes, die Aus gangsfrequenz innerhalb der Einschwingzeit nicht gleich der geforderten Frequenz ist. Innerhalb dieser Zeit entstehen Fehler in der auszugebenden Impulsserie.

Der Erfindung liegt von daher die Aufgabe zugrunde, eine Schaltungsanordnung der gattungsgemäßen Art zu schaffen, die aus einem vorgegebenen Digitalwort mit dem Wert n eine dem Wert n entsprechende Anzahl von Impulsen (Aus gangsfrequenz) erzeugt, wobei ein Wechsel des Digital wortes ohne Verzögerung auch einen Wechsel der Ausgangs frequenz herbeiführen soll.

Die Lösung dieser Aufgabe ergibt sich aus den kennzeich nenden Merkmalen des Anspruches 1 bzw. des nebengeordne ten Anspruches 2. Aus dem vorgegebenen Digitalwort mit dem Wert n wird eine dem Wert n entsprechende Anzahl von Impulsen erzeugt, wobei beim Wechsel des Digitalwortes auch ein sofortiger Wechsel der Ausgangsfrequenz erfolgt.

Gemäß Anspruch 2 wird die höchstwertige Dualstelle der Digitalzahl immer auf Null gesetzt, so daß jede zweite Zahl der Zahlenfolge größer ist als das Digitalwort. Hierdurch kann in dieser Schaltungsanordnung auf ein Tor verzichtet werden.

Eine derartige Schaltungsanordnung ist vorteilhaft in einem Fahrzeug verwendbar, welches mit einem berührungs losen Weg- und Geschwindigkeitsmeßsystem ausgestattet ist. Derartige Fahrzeuge besitzen einen Mikrorechner, der aus mehreren Eingangsgrößen (Sendefrequenz, Emp fangsfrequenz und Umgebungstemperatur) den Weg und die Geschwindigkeit des Fahrzeuges berechnet. Insbesondere bei landwirtschaftlichen Nutzfahrzeugen besteht die Forderung, z.B. für die Steuerung von Saatgut nach einem Ausgang, an dem immer nach einer fest vorgegebenen Weg strecke, z.B. nach jedem Zentimeter, ein Impuls erzeugt wird. Die Ausgangsfrequenz entspricht dann der Geschwin digkeit, der zurückgelegte Weg ergibt sich durch Auszäh len der Impulse. In vorteilhafter Weise kann somit innerhalb einer zurückgelegten Wegstrecke eine vorgege bene Menge von Saatgut ausgestreut werden, welche durch die Impulse gesteuert wird.

Vorteilhafte weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung ist nachfolgend anhand von sechs Ausführungsbeispielen von Schaltungsanordnungen näher erläutert. Es zeigen:

Fig. 1 die Schaltungsanordnung in einem ersten Ausführungsbeispiel,

Fig. 2 das Zeitdiagramm gemäß Fig. 1,

Fig. 3 die Schaltungsanordnung in einem zweiten Ausführungsbeispiel,

Fig. 4 das Zeitdiagramm gemäß Fig. 3,

Fig. 5 die Schaltungsanordnung in einem dritten Ausführungsbeispiel,

Fig. 6 das Zeitdiagramm gemäß Fig. 5,

Fig. 7 die Schaltungsanordnung in einem vierten Ausführungsbeispiel und

Fig. 8 das Zeitdiagramm gemäß Fig. 7.

Fig. 9 die allgemeine Schaltungsanordnung in dem vierten Ausführungsbeispiel,

Fig. 10 die Schaltungsanordnung in einem fünften Ausführungsbeispiel,

Fig. 11 das Zeitdiagramm gemäß Fig. 10,

Fig. 12 die Schaltungsanordnung in einem sechsten Ausführungsbeispiel und

Fig. 13 das Diagramm für eine einstellbare Kennlinie bei einem vorgegebenen Speicherinhalt gemäß Fig. 12.

In Fig. 1 ist in einem ersten Ausführungsbeispiel eine Schaltungsanordnung zur Erzeugung einer Anzahl von Im pulsen bzw. einer Impulsfolge dargestellt, wobei die Anzahl der Impulse durch ein Digitalwort D mit dem Wert n vorgegeben ist. Die Schaltungsanordnung besteht in die sem Ausführungsbeispiel aus einem 4-bit-Zähler Z, einem 4-bit-Vergleicher V, einem 4-bit-Digitalwort D mit dem Wert n und einem UND-Gatter G. Der Vergleicher V hat somit vier Verbindungsleitungen Vl 1 an den Eingängen A ₀ bis A ₃ zu den Ausgängen Q′₀ bis Q′₃ des Digitalwortes D mit dem Wert n und vier Verbindungsleitungen Vl 2 an den Eingängen B ₀ bis B ₃ zu den Ausgängen Q ₀ bis Q ₃ des Zählers Z. Am Ausgang VA des Vergleichers V ist der Eingang E 1 des UND-Gatters G angeschlossen. Der Clock- Eingang C des Zählers Z ist mit einem Taktgeber TG verbunden, der außerdem am zweiten Eingang E 2 des UND-Gatters G angeschlossen ist. Der vom Taktgeber TG erzeugte, auf den Clock-Eingang C des Zählers Z gegebene Takt T erzeugt am Zähler Z eine Zahlenfolge mit den Zahlen B von 0 bis 15, die innerhalb einer Zykluszeit t kontinuierlich durchgezählt werden. Die Zykluszeit t ist die Zeit, in der eine durch das Digitalwort D mit dem Wert n bzw. durch die Digitalzahl A angegebene Anzahl von Impulsen erzeugt werden soll. Bei der Zahl 0 der Zahlenfolgen sind, wie allgemein in der Digitaltechnik bekannt ist, die Pegel auf den Verbindungsleitungen Vl 2 logisch "0". Bei der Zahl 15 sind dagegen auf allen vier Verbindungsleitungen Vl 2 die Pegel logisch "1". Die so vom Zähler Z zum Vergleicher V übermittelte Zahl B wird mit der vom Digitalwort D auf gleiche Weise übermittel ten Digitalzahl A verglichen. Ist die sich aus dem Digitalwort D mit dem Wert n ergebende Digitalzahl A größer als die Zahl B (A<B), so wird eine logische "1" vom Ausgang VA des Vergleichers V an den Eingang E 1 des UND-Gatters G gegeben, das am zweiten Eingang E 2 die Taktimpulse vom Taktgeber TG erhält. Liegt an einem Ein gang E 1 des UND-Gatters G eine logische "1" an, so folgt der Ausgang GA der Eingangsgröße des anderen Eingangs E 2, wodurch am Ausgang GA ein Impuls anliegt. Solange der Ausgang VA des Vergleichers V auf logisch "0" (A<=B) liegt, ist das UND-Gatter G gesperrt. Es wird somit genau die durch das Digitalwort D vorgegebene Anzahl von Impulsen am Ausgang GA des UND-Gatters G erzeugt. In Fig. 2 ist der zeitliche Ablauf der einzelnen Zustände der Zykluszeit t, des Digitalwortes D mit dem Wert n des Zählers Z, des Vergleichers V, des Taktes T, des Signa les am Ausgang des Vergleichers VA und des Signales am Ausgang des UND-Gatters GA dargestellt. Der Wert n des Digitalwortes D ist in diesem Ausführungsbeispiel mit 3 gewählt. Die Zykluszeit t ist das 2⁴-fache der Perioden dauer des Taktes bzw. 16 Taktperioden pro Zykluszeit. Wie aus der Fig. 2 zu erkennen ist, werden am UND-Gatter- Ausgang GA genau drei Impulse erzeugt, die dem Digital wort 3 entsprechen. In diesem ersten Ausführungsbeispiel sind die drei Impulse allerdings sehr ungleichmäßig innerhalb der Zykluszeit t verteilt. Die Impulse werden am Anfang des bei 0 beginnenden Zählers Z erzeugt, wo nach dann eine lange Pause folgt.

Für eine bessere Kontinuität der Periodendauer wird in einem zweiten Ausführungsbeispiel eine Schaltungsanord nung gemäß Fig. 3 verwendet. Diese Schaltungsanordnung unterscheidet sich zu der in Fig. 2 gezeigten Schal tungsanordnung nur dadurch, daß die Verbindungsleitungen Vl 2 von Q ₀ nach B ₃, von Q ₁ nach B ₂, von Q ₂ nach B ₁ und von Q ₃ des Zählers Z nach B ₀ des Vergleichers V ange schlossen sind. Die Dualstellen der Zahl B am Ausgang des Zählers Z sind somit in der Wertigkeit für die Zahl B am Eingang des Vergleichers V umsortiert, wobei eine Zu ordnung zwischen den Ein- und Ausgängen hergestellt ist, in der Form Q _j ist mit B _i-j verbunden, mit j=0 ... i. Wie in Fig. 4 dargestellt ist, erhält man hierdurch (siehe Vergleicher V) eine Zahlenfolge, die im Wechsel große und kleine Zahlen B enthält. Am Ausgang des Ver gleichers VA und am Ausgang des UND-Gatters GA werden drei Impulse entsprechend dem Digitalwort D mit dem Wert 3 erzeugt, wobei diese drei Impulse innerhalb der Zykluszeit t gleichmäßiger verteilt sind als im voran beschriebenem Ausführungsbeispiel.

In Fig. 5 ist ein drittes Ausführungsbeispiel in einer Schaltungsanordnung dargestellt, die die gleichmäßige Verteilung der Impulse über die Zykluszeit t noch weiter verbessert. Für die Vergleichmäßigung der Impulsfolge am Ausgang des UND-Gatters GA wird das Prinzip benutzt, daß für den Fall, daß die mittlere Frequenz konstant ist, die momentane Frequenz jedoch starkt schwankt, sich die schwankende Momentanfrequenz durch mehrfaches Teilen der mittleren Frequenz angleicht. Die Schaltungsanordnung nach Fig. 5 läßt daher die Zahlenfolge 0 bis 15 mehrfach innerhalb der Zykluszeit t durchlaufen. In dem Ausfüh rungsbeispiel, wie auch in Fig. 6 gezeigt, wird die Zahlenfolge 0 bis 15 viermal wiederholt und am Ausgang des UND-Gatters GA entsprechend der Anzahl der Durch läufe durch vier geteilt. Nach Fig. 6 ergeben sich somit am Ausgang DA des Teilers D drei Impulse, die über die Zykluszeit t genau verteilt sind. Hierbei ist jeweils die ansteigende Flanke des Signals DA in Fig. 6 zu betrachten.

Die beste Verteilung bzw. Kontinuität der Impulse über die Zykluszeit t ergibt sich durch eine Zusammenfassung der Ausführungsbeispiele 2 und 3 gemäß den Fig. 3 bis 6, so daß sich das in Fig. 7 dargestellte vierte Ausführungsbeispiel ergibt. In diesem vierten Ausfüh rungsbeispiel sind die Verbindungsleitungen Vl 2 zwi schen Zähler Z und dem Vergleicher V, wie auch in Fig. 3 dargestellt umsortiert, so daß der Vergleicher V eine Zahlenfolge erhält, die im Wechsel große und kleine Zahlen B aufweist, wie insbesondere in Fig. 8 gezeigt ist. Die Verbindungsleitungen Vl 1 von den Eingängen A ₀ bis A ₃ des Vergleichers V zu den Ausgängen Q ₀ bis Q ₃ des Digitalwortes D sind analog zu den ersten drei Aus führungsbeispielen angeschlossen. Auch sind der Takt geber TG und der Ausgang VA des Vergleichers V mit dem UND-Gatter G verbunden. Das am UND-Gatter-Ausgang GA vorliegende Signal liegt am Teiler D ₃ an, der analog zum dritten Ausführungsbeispiel die Impulsserie ent sprechend der Anzahl der Durchläufe teilt. Die Fig. 8 zeigt das resultierende Impulsdiagramm mit den gleichen Parametern wie im 3. Ausführungsbeispiel gemäß Fig. 6. In Fig. 9 ist die Schaltungsanordnung des 4. Ausfüh rungsbeispiels gemäß Fig. 7 mit beliebigen Parametern dargestellt. In Fig. 10 ist die Schaltungsanordnung eines fünften Ausführungsbeispieles dargestellt, das die Impulserzeugung ohne UND-Gatter realisiert. Das UND-Gatter läßt sich einsparen, wenn die höchstwertige Dualstelle Q′ _i der Digitalzahl A immer gleich "0" ist, wobei bei einer Zahlenfolge von 0 bis 15 die Digital zahl max. den Wert 7 annehmen darf. Bei der Schaltungs anordnung liegen gemäß den Ausführungsbeispielen 2 und 4 am Vergleicher V im Wechsel große und kleine Zahlen an, da Q _j mit B _i-j (j=0...i) verbunden ist. Da die höchstwertige Dualstelle Q′ der Digitalzahl A immer "0" ist, folgt bei dieser Anordnung einem möglichen Zustand A<B auf jeden Fall ein Zustand B<A, wodurch am Ausgang VA des Vergleichers V direkt die auszugebenden Impulse anliegen. Ein Gatter G ist somit nicht not wendig. Auch hier kann eine gleichmäßigere Verteilung durch mehrfaches Teilen der Ausgangsfrequenz mittels eines Teilers D _i erreicht werden. In Fig. 11 ist das Impulsdiagramm mit den gleichen Parametern wie im 3. Ausführungsbeispiel dargestellt.

In einem in Fig. 12 dargestellten sechsten Ausführungs beispiel wird eine digitale Zahlenfolge B mit Zahlen unterschiedlicher Häufigkeit erzielt, so daß z.B. die Zahl 3 zweimal und die Zahl 5 dreimal innerhalb der Zykluszeit t erzeugt wird. Hierbei erhält man keine Proportionalität mehr zwischen dem Wert n des Digital wortes D und der Frequenz am Ausgang GA des Gatters G. Es läßt sich, wie in Fig. 13 dargestellt, mit der Häu figkeit der Zahlen in der Zahlenfolge B eine beliebige Kennlinie zwischen Digitalzahl D und Ausgangsfrequenz einstellen. Eine derartige beliebige Zahlenfolge läßt sich mittels eines Speichers S realisieren, der zwischen Verteiler V und Zähler Z geschaltet ist. Die Eingänge Adr ₀ bis Adr ₄ des Speichers S sind mit den Ausgängen Q ₀ bis Q ₄ des Zählers Z und die Ausgänge D a ₀ bis Da ₃ des Speichers S mit den Eingängen B ₀ bis B ₃ des Verteilers V verbunden. Eine durchlaufende Zahl des Zählers Z gibt somit durch die Zahlen B die Adressen Adr ₀ bis Adr ₄ des Speichers S an, in dem unter den Adressen die Daten D a ₀ bis Da ₃ angeordnet sind, die mit dem Digitalwort D verglichen werden.

Um vorgegebene Impulszahlen exakt einzuhalten, muß darauf geachtet werden, daß ein Wechsel des Wertes n genau nach einem Durchlauf des Zählers erfolgt (Zyklus zeit). Der Takt T bildet die Zeitbasis. Die digital einstellbare Frequenzerzeugung findet ihren Einsatz in Verbindung mit digitalen Rechnern als Ausgangsschal tung. Für die praktische Ausführung ist es vorteilhaft, den Takt T aus dem Systemtakt eines Rechners herzulei ten. Durch entsprechende Interruptlogik wird dann eine Ausgabe von Impulsen mit dem Durchlauf des Zählers synchronisiert.

Bezugszeichenliste

G UND-Gatter/Tor
GA UND-Gatter Ausgang
V Vergleicher
VA Vergleicher-Ausgang
Z Zähler
D Digitalwort
n Wert
A Digitalzahl
B Zahlenfolge
C Clock-Eingang
Vl 1, Vl 2 Verbindungsleitungen
T Takt
TG Taktgeber
E 1, E 2 Eingänge
Q₀ bis Q₃ Stellen der Zahlenfolge
Q′₀ bis Q′₃ Stellen des Digitalwertes
A₀ bis A₃ Eingänge
B₀ bis B₃ Eingang
S Speicher
Adr₀ bis Adr₄ Eingänge Speicher
Da₀ bis Da₃ Ausgänge Speicher

Claims

1. Schaltungsanordnung zur digital einstellbaren Frequenzerzeugung, insbesondere zur Erzeugung von Impulsen, deren Anzahl durch ein Digitalwort vorgegeben ist, dadurch gekennzeichnet, daß der Takt (T) eines Taktgenerators (TG) eine Schaltung taktet, an deren Ausgängen eine digitale Zahlenfolge (B) der Stellen (Q _{0 ...} Q _i) erzeugt wird, daß ein Vergleicher (V) vorgesehen ist, der die digitale Zahlenfolge (B) mit einer durch das Digitalwort (D) festgelegten Digitalzahl (A) der Stellen (Q′₀ ... Q′ _i) vergleicht und daß der Ausgang (VA) des Vergleichers (V) ein mit dem Taktgenerator (TG) verknüpftes Tor (G) so steuert, daß am Ausgang (GA) des Tores (G) die gewünschte Frequenz eingestellt ist.

2. Schaltungsanordnung zur digital einstellbaren Frequenzerzeugung, insbesondere zur Erzeugung von Impulsen, deren Anzahl durch ein Digitalwort vorgegeben ist, dadurch gekennzeichnet, daß der Takt (T) eines Taktgenerators (TG) eine Schaltung taktet, an deren Ausgängen eine digitale Zahlenfolge (B) der Stellen (Q ₀ ... Q _i) erzeugt wird, deren jede zweite Zahl größer ist als das Digitalwort (D), daß ein Vergleicher (V) vorgesehen ist, der die digitale Zahlenfolge (B) mit einer durch das Digitalwort (D) festgelegten Digitalzahl (A) vergleicht und daß am Ausgang (VA) des Vergleichers (V) die gewünschte Frequenz eingestellt ist.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Tor ein UND-Gatter (G) ist, das beim Vorliegen eines Signals (A<B) vom Ausgang (VA) des Vergleichers (V) am Eingang (E 1) des UND-Gatters (G) die an seinem Eingang (E 2) liegenden Taktimpulse (T) zum Ausgang (GA) durchläßt.

4. Schaltungsanordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Schaltung zur Erzeugung der Zahlenfolge (B) ein Dualzähler (Z) mit den Ausgängen (Q ₀ ... Q _i) ist, der den Takt (T) zählt.

5. Schaltungsanordnung nach den Ansprüchen 1 und 4, dadurch gekennzeichnet, daß die Ausgänge (Q ₀ bis Q _i) des Zählers (Z) mit den Eingängen (B ₀ bis B _i) des Vergleichers (V) entsprechend der Wertigkeit sortiert verbunden sind.

6. Schaltungsanordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Ausgänge (Q ₀ bis Q _i) des Zählers (Z) mit den Eingängen (B ₀ bis B _i) des Vergleichers (V) derart umsortiert sind, daß der Ausgang mit der niedrigsten Wertigkeit (Q ₀) des Zählers (Z) mit dem Eingang (B _i) des Vergleichers (V) mit der höchsten Wertigkeit verbunden ist und auch die anderen Eingänge (B ₀ bis B _i-1) des Vergleichers (V) mit den Ausgängen (Q ₁ bis Q _i) (in der Form Q _j ist mit B _i-j verbunden, mit j=0... i), verknüpft sind.

7. Schaltungsanordnung nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, daß der Zähler (Z) die Zahlenfolge (B) innerhalb der Zykluszeit (t) m-mal an den Vergleicher (V) liefert und daß am Ausgang (GA) des Gatters (G) oder direkt am Vergleicherausgang (VA) ein Teiler (DI) vorgesehen ist, der die am Ausgang (GA) oder am Ausgang (VA) entstehende Impulsfolge m-mal teilt.

8. Schaltungsanordnung nach einem der Anspüche 1 und 2, dadurch gekennzeichnet, daß mit der Schaltung zur Erzeugung der Zahlenfolge (B) eine Häufigkeit der einzelnen Zahlen der Zahlenfolge für eine beliebige Kennlinie in der Zuordnung zwischen der Digitalzahl (A) und der eingestellten Frequenz erzeugt wird.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß eine Schaltung aus einem Speicher (S) und einem Zähler (Z) besteht, wobei der Speicher (S) die von dem mit dem Takt (T) getakteten Zähler (Z) gelieferten Zahlen als Adressen (Adr _{0 ...} Adr ₄) erhält und eine Zahlenfolge entsprechend der gespeicherten Daten (Da ₀ ... Da ₄) ausgibt.