JP2561816B2 - タイミング較正方法 - Google Patents
タイミング較正方法Info
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- JP2561816B2 JP2561816B2 JP60153255A JP15325585A JP2561816B2 JP 2561816 B2 JP2561816 B2 JP 2561816B2 JP 60153255 A JP60153255 A JP 60153255A JP 15325585 A JP15325585 A JP 15325585A JP 2561816 B2 JP2561816 B2 JP 2561816B2
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- analog
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- analog signal
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はアナログ・デイジタル両信号が混在した系の
測定を行なうのに適し、特にアナログ信号とデイジタル
信号のタイミングや位相を所望の関係に設定するのに好
適な構成を有するアナログ・デイジタル測定装置のタイ
ミング較正方法に関する。
測定を行なうのに適し、特にアナログ信号とデイジタル
信号のタイミングや位相を所望の関係に設定するのに好
適な構成を有するアナログ・デイジタル測定装置のタイ
ミング較正方法に関する。
半導体集積回路（IC）の特性の測定を行なう場合、IC
に信号を与え、これによつてICから出力される信号を測
定する。従つて、特にICの動的特性の測定を行なうとき
には、ICに与えられまたICから出力される諸信号間の位
相やタイミングを既知のある関係に設定しなければなら
ない。換言すれば、ICの各端子上の同時刻点が測定装置
から見て既知でなければならない。
に信号を与え、これによつてICから出力される信号を測
定する。従つて、特にICの動的特性の測定を行なうとき
には、ICに与えられまたICから出力される諸信号間の位
相やタイミングを既知のある関係に設定しなければなら
ない。換言すれば、ICの各端子上の同時刻点が測定装置
から見て既知でなければならない。
デイジタル・アナログ変換器等のデイジタル信号とア
ナログ信号の両者が混在するICの特性を測定する場合に
は、これら両者のタイミングの関係が既知でないと、満
足なIC特性測定は不可能である。たとえばデイジタル・
アナログ変換器ICの特性の測定を行なう場合、第２図の
（ａ）に示すデイジタル信号21,23を測定装置からICに
与え、第２図（ｂ）に示す変換後のアナログ信号25を測
定装置により測定する。ここで最終的に測定したいこと
が、第２図の（ｃ）に示す様に、ICの端子（チツプの引
出し線の取付け部、パツケージのピン等）における入力
（デイジタル信号21,23）と出力（アナログ信号25）の
時間関係である場合がしばしばある。このときには、デ
イジタル信号系におけるデイジタル信号時間軸201とア
ナログ信号系におけるアナログ信号時間軸203とを較正
し、ICの端子近傍における時間軸205上に両系の信号を
位置付けなければならない。
ナログ信号の両者が混在するICの特性を測定する場合に
は、これら両者のタイミングの関係が既知でないと、満
足なIC特性測定は不可能である。たとえばデイジタル・
アナログ変換器ICの特性の測定を行なう場合、第２図の
（ａ）に示すデイジタル信号21,23を測定装置からICに
与え、第２図（ｂ）に示す変換後のアナログ信号25を測
定装置により測定する。ここで最終的に測定したいこと
が、第２図の（ｃ）に示す様に、ICの端子（チツプの引
出し線の取付け部、パツケージのピン等）における入力
（デイジタル信号21,23）と出力（アナログ信号25）の
時間関係である場合がしばしばある。このときには、デ
イジタル信号系におけるデイジタル信号時間軸201とア
ナログ信号系におけるアナログ信号時間軸203とを較正
し、ICの端子近傍における時間軸205上に両系の信号を
位置付けなければならない。
従来のIC測定装置においては、デイジタル系とアナロ
グ系の両時間軸間の正確な較正は極めて困難あるいは不
可能であつた。すなわち、従来はカウンタ等を用いたタ
イム・インターバル・メータやサンプリング・スコープ
等により両系の位相関係を見ながら手作業で調整するし
か方法がなかつた。しかしながら、実際のIC測定装置
は、第３図に示される様に、信号の発生・測定を行なう
測定部31とIC37に電気的・機械的に接触するテスト・ヘ
ッド35とに分離され、両者の間が信号伝達用の数ｍにも
達するケーブル3.3で結合されている。そして、較正用
のタイム・インターバル・メータやサンプリング・スコ
ープによる測定は測定部31側でしか行なえない。較正を
行なうべき信号の周波数が上がるにつれて、このケーブ
ル33のスキユー等による較正誤差が大きくなる。これに
より、たとえばビデオ用のアナログ・デイジタル変換器
やデイジタル・アナログ変換器等の測定を行なおうとす
る場合は、意味のある較正は事実上できなかつた。
グ系の両時間軸間の正確な較正は極めて困難あるいは不
可能であつた。すなわち、従来はカウンタ等を用いたタ
イム・インターバル・メータやサンプリング・スコープ
等により両系の位相関係を見ながら手作業で調整するし
か方法がなかつた。しかしながら、実際のIC測定装置
は、第３図に示される様に、信号の発生・測定を行なう
測定部31とIC37に電気的・機械的に接触するテスト・ヘ
ッド35とに分離され、両者の間が信号伝達用の数ｍにも
達するケーブル3.3で結合されている。そして、較正用
のタイム・インターバル・メータやサンプリング・スコ
ープによる測定は測定部31側でしか行なえない。較正を
行なうべき信号の周波数が上がるにつれて、このケーブ
ル33のスキユー等による較正誤差が大きくなる。これに
より、たとえばビデオ用のアナログ・デイジタル変換器
やデイジタル・アナログ変換器等の測定を行なおうとす
る場合は、意味のある較正は事実上できなかつた。
本発明の目的は、アナログ信号系とデイジタル信号系
の両者の時間軸間のタイミングを正確に較正することに
ある。
の両者の時間軸間のタイミングを正確に較正することに
ある。
本発明の好適な実施例によれば、アナログ測定信号を
与えられたクロツクのタイミングでサンプルするサンプ
ラがテスト・ヘツドに設けられる。このサンプラは測定
対象が発生するアナログ信号をサンプリングして、ケー
ブルを介し測定部へ送るものであるが、較正時には測定
部から供給されるアナログ信号やデイジタル信号のサン
プリングが可能な様に、これらの信号を導入するための
スイツチがテスト・ヘツドに設けられている。この構成
により、測定対象に与えられるアナログ・デイジタル両
信号を測定対象の近傍でサンプリングできるので、両信
号系のタイミングを極めて正確に合わせることができ
る。
与えられたクロツクのタイミングでサンプルするサンプ
ラがテスト・ヘツドに設けられる。このサンプラは測定
対象が発生するアナログ信号をサンプリングして、ケー
ブルを介し測定部へ送るものであるが、較正時には測定
部から供給されるアナログ信号やデイジタル信号のサン
プリングが可能な様に、これらの信号を導入するための
スイツチがテスト・ヘツドに設けられている。この構成
により、測定対象に与えられるアナログ・デイジタル両
信号を測定対象の近傍でサンプリングできるので、両信
号系のタイミングを極めて正確に合わせることができ
る。
第１図に本発明の一実施例のブロツク図を示す。
第１図において、測定対象のIC37（第３図）に対して
アナログ信号を与えるための信号源として、固定遅延10
1を介して与えられるクロツクに基いて各種のパターン
のアナログ信号を発生するアナログ信号発生器103を含
む第１アナログ信号源As1,および可変遅延105を介して
与えられるクロツクに基いて各種のパターンのアナログ
信号を発生するアナログ信号発生器107を含む第２アナ
ログ信号源As2が設けられる。また、テスト・ヘツド35
内のICから得られるアナログ信号はサンプラSpの第１チ
ヤネル及び第２チヤネルに与えられる。サンプラSpはこ
のアナログ信号を、測定部31の可変遅延111から与えら
れるクロツクによりサンプリングし、このサンプリング
により得られた電圧を保持して測定部31内の第１アナロ
グ測定部Am1および第２アナログ測定部Am2に与える。第
１アナログ測定部Am1および第２アナログ測定部Am2で
は、サンプラSpの出力をADC（アナログ・デイジタル変
換器）を用いてデイジタル化する。このデイジタル化出
力は更に各種の処理・解析を施されるのであるが、この
点については本願の要旨とは直接関係しないので、説明
は省略する。またデイジタル信号源Dsでは、可変遅延12
1を介して与えられるクロツクによつてｎビツトのデイ
ジタル信号を発生するデイジタル信号発生器123が設け
られている。更に、デイジタル測定部Dmにおいては、測
定対象のIC37（第３図）から得られるｎビットのデイジ
タル信号を、可変遅延131から与えられるクロツクによ
りラツチして解析を行なうデイジタル・パターン解析器
133が設けられている。測定部31内の各部分に対して
は、共通のクロツユ発生器11からの信号が直接、あるい
はタイミング発生器13,15を介して与えられているの
で、各部分が同期して動作することができる。
アナログ信号を与えるための信号源として、固定遅延10
1を介して与えられるクロツクに基いて各種のパターン
のアナログ信号を発生するアナログ信号発生器103を含
む第１アナログ信号源As1,および可変遅延105を介して
与えられるクロツクに基いて各種のパターンのアナログ
信号を発生するアナログ信号発生器107を含む第２アナ
ログ信号源As2が設けられる。また、テスト・ヘツド35
内のICから得られるアナログ信号はサンプラSpの第１チ
ヤネル及び第２チヤネルに与えられる。サンプラSpはこ
のアナログ信号を、測定部31の可変遅延111から与えら
れるクロツクによりサンプリングし、このサンプリング
により得られた電圧を保持して測定部31内の第１アナロ
グ測定部Am1および第２アナログ測定部Am2に与える。第
１アナログ測定部Am1および第２アナログ測定部Am2で
は、サンプラSpの出力をADC（アナログ・デイジタル変
換器）を用いてデイジタル化する。このデイジタル化出
力は更に各種の処理・解析を施されるのであるが、この
点については本願の要旨とは直接関係しないので、説明
は省略する。またデイジタル信号源Dsでは、可変遅延12
1を介して与えられるクロツクによつてｎビツトのデイ
ジタル信号を発生するデイジタル信号発生器123が設け
られている。更に、デイジタル測定部Dmにおいては、測
定対象のIC37（第３図）から得られるｎビットのデイジ
タル信号を、可変遅延131から与えられるクロツクによ
りラツチして解析を行なうデイジタル・パターン解析器
133が設けられている。測定部31内の各部分に対して
は、共通のクロツユ発生器11からの信号が直接、あるい
はタイミング発生器13,15を介して与えられているの
で、各部分が同期して動作することができる。
第１図に示した本発明の実施例においては、更にテス
ト・ヘツド35内にスイツチS1,S2,S3,S4が設けられ、こ
れによつてデイジタル信号系とアナログ信号系のタイミ
ングや位相の関係の較正を行なうことができる様にして
いる。
ト・ヘツド35内にスイツチS1,S2,S3,S4が設けられ、こ
れによつてデイジタル信号系とアナログ信号系のタイミ
ングや位相の関係の較正を行なうことができる様にして
いる。
以下に、これらのスイツチS1〜S4を用いた較正の一例
を示す。
を示す。
先ず第１アナログ信号源As1と第２アナログ信号源As2
間での較正を行なう。そのため、スイツチS1,S2を閉
じ、またスイツチS3,S4を開いておく。ここにおいて、
アナログ信号発生器103、107は各々適切なアナログ信号
波形、たとえば正弦波A1,A2を発生する。これらの正弦
波A1,A2を夫々サンプラSpの第１、第２チヤネルで第４
図に示す様にサンプリングすることにより、サンプラSp
の位置において（すなわちIC37の近傍で）観測される両
正弦波A1,A2の位相差θａを知ることができる。この位
相差θａを補償する様に可変遅延105を設定することに
より、第１アナログ信号源As1と第２アナログ信号源As2
間の較正が完了する。なお、ここにおいてサンプラSpの
第1,第２チヤネルの特性は充分に揃つているものとす
る。もし、両チヤネル間のタイミングを較正する必要が
ある場合には、たとえば１つのアナログ信号を両チヤネ
ルで同時に観測する等すれば良い。また高周波の繰返し
信号をサンプリングする方法については本発明の要旨と
は直接関係しないので、説明は省略する。
間での較正を行なう。そのため、スイツチS1,S2を閉
じ、またスイツチS3,S4を開いておく。ここにおいて、
アナログ信号発生器103、107は各々適切なアナログ信号
波形、たとえば正弦波A1,A2を発生する。これらの正弦
波A1,A2を夫々サンプラSpの第１、第２チヤネルで第４
図に示す様にサンプリングすることにより、サンプラSp
の位置において（すなわちIC37の近傍で）観測される両
正弦波A1,A2の位相差θａを知ることができる。この位
相差θａを補償する様に可変遅延105を設定することに
より、第１アナログ信号源As1と第２アナログ信号源As2
間の較正が完了する。なお、ここにおいてサンプラSpの
第1,第２チヤネルの特性は充分に揃つているものとす
る。もし、両チヤネル間のタイミングを較正する必要が
ある場合には、たとえば１つのアナログ信号を両チヤネ
ルで同時に観測する等すれば良い。また高周波の繰返し
信号をサンプリングする方法については本発明の要旨と
は直接関係しないので、説明は省略する。
次に、第１アナログ信号源As1と第１アナログ測定部A
m1との間の較正、すなわちタイミング合わせ、を行な
う。この場合、スイツチS1を閉じ、アナログ信号発生器
103から適切な波形、たとえば矩形波A3（第５図）、を
与えてこれをサンプラSpの第１チヤネルによりサンプリ
ングする。アナログ信号発生器103の発生した矩形波A3
とサンプラSpでサンプリングされた波形の位相が一致し
て観測される様にサンプラSpのサンプリング・タイミン
グを与える可変遅延111を変化させる。これを行なうに
は、サンプラSpが矩形波の立上がりの点をとらえる様
に、サンプリング・タイミングをたとえばバイナリ・サ
ーチによつて変化させて追込んでいく様にしても良い。
第５図を参照すれば、可変遅延111の遅延量を大きくす
ると波形A4は、矢印ａで示す様に早いタイミングで生起
する様に見え、逆に遅延量を小さくすると矢印ｂで示す
様に遅いタイミングで生起する様に見える。
m1との間の較正、すなわちタイミング合わせ、を行な
う。この場合、スイツチS1を閉じ、アナログ信号発生器
103から適切な波形、たとえば矩形波A3（第５図）、を
与えてこれをサンプラSpの第１チヤネルによりサンプリ
ングする。アナログ信号発生器103の発生した矩形波A3
とサンプラSpでサンプリングされた波形の位相が一致し
て観測される様にサンプラSpのサンプリング・タイミン
グを与える可変遅延111を変化させる。これを行なうに
は、サンプラSpが矩形波の立上がりの点をとらえる様
に、サンプリング・タイミングをたとえばバイナリ・サ
ーチによつて変化させて追込んでいく様にしても良い。
第５図を参照すれば、可変遅延111の遅延量を大きくす
ると波形A4は、矢印ａで示す様に早いタイミングで生起
する様に見え、逆に遅延量を小さくすると矢印ｂで示す
様に遅いタイミングで生起する様に見える。
次に、第１アナログ信号源As1とデイジタル信号源Ds
との間の較正を行なう。そのため、スイツチS1を閉じて
第１アナログ信号源As1をサンプラSpの第１チヤネルへ
接続し、またスイツチS3を閉じてデイジタル信号源Dsの
ｎ本の出力中の１本を第２チヤネルへ出力する（なお、
デイジタル信号源Dsのｎ本の出力間でのスキユー合わせ
は別途行なうが、本発明の要旨とは直接関係しないの
で、ここでは説明しない）。そして、第１アナログ信号
源As1とデイジタル信号源Dsが同じ形の波形を発生する
ようにして、サンプラSpの第1,第２チヤネルでサンプリ
ングされた波A5,D1とを比較する。これにより、両波形
間の位相差θｄが求められるから、デイジタル信号源Ds
と第１アナログ信号源As1のタイミングを合わせるため
に必要な可変遅延121の遅延量が求められる。また、第
５図に関連して説明した様に、バイナリ・サーチ等によ
り可変遅延121の必要な遅延量を求めても良い。
との間の較正を行なう。そのため、スイツチS1を閉じて
第１アナログ信号源As1をサンプラSpの第１チヤネルへ
接続し、またスイツチS3を閉じてデイジタル信号源Dsの
ｎ本の出力中の１本を第２チヤネルへ出力する（なお、
デイジタル信号源Dsのｎ本の出力間でのスキユー合わせ
は別途行なうが、本発明の要旨とは直接関係しないの
で、ここでは説明しない）。そして、第１アナログ信号
源As1とデイジタル信号源Dsが同じ形の波形を発生する
ようにして、サンプラSpの第1,第２チヤネルでサンプリ
ングされた波A5,D1とを比較する。これにより、両波形
間の位相差θｄが求められるから、デイジタル信号源Ds
と第１アナログ信号源As1のタイミングを合わせるため
に必要な可変遅延121の遅延量が求められる。また、第
５図に関連して説明した様に、バイナリ・サーチ等によ
り可変遅延121の必要な遅延量を求めても良い。
次に、デイジタル信号源Dsとデイジタル測定部Dmとの
間の較正を行なう。そのためには、スイツチS4を閉じ、
デイジタル信号源Dsの出力のうちの１本をテスト・ヘツ
ド35を経由してデイジタル測定部Dmへ導く。そして、可
変遅延131の遅延量を変化させ、デイジタル・パターン
解析器が入力信号をラツチするタイミングを変化させる
ことにより、入力信号の立上がり点をとらえる様に調整
する。これは第１アナログ信号源As1と第１アナログ測
定部Am1とのタイミング合わせについて、第５図を参照
して説明したものと同様である。
間の較正を行なう。そのためには、スイツチS4を閉じ、
デイジタル信号源Dsの出力のうちの１本をテスト・ヘツ
ド35を経由してデイジタル測定部Dmへ導く。そして、可
変遅延131の遅延量を変化させ、デイジタル・パターン
解析器が入力信号をラツチするタイミングを変化させる
ことにより、入力信号の立上がり点をとらえる様に調整
する。これは第１アナログ信号源As1と第１アナログ測
定部Am1とのタイミング合わせについて、第５図を参照
して説明したものと同様である。
なお、以上で説明した較正はあくまでも一例であり、
本発明が与えられれば他の較正の手順及びそれにともな
う装置の変形等は、当業者には明らかであろう。
本発明が与えられれば他の較正の手順及びそれにともな
う装置の変形等は、当業者には明らかであろう。
以上説明した様に、本発明によれば、高周波のアナロ
グ信号測定のためにテスト・ヘツド側に設けられたサン
プラを用いて、デイジタル信号を観測することにより、
アナログ信号系とデイジタル信号系の両時間軸間の極め
て正確な較正が可能となる。
グ信号測定のためにテスト・ヘツド側に設けられたサン
プラを用いて、デイジタル信号を観測することにより、
アナログ信号系とデイジタル信号系の両時間軸間の極め
て正確な較正が可能となる。
第１図は本発明の一実施例の動作を行なうのに適したア
ナログ・ディジタル測定装置の主要部のブロック図、第
２図はデイジタル信号系の時間軸とアナログ信号系の時
間軸との間の関係を説明するためのタイミング・チヤー
ト、第３図は本発明が適用されるIC用の測定装置の構成
を示す簡略ブロツク図、第４図ないし第６図は第１図に
示す本発明の一実施例を用いて行なわれる較正動作の例
を説明するためのタイミング・チヤートである。 11:クロツク発生器、31:測定部、 33:ケーブル、35:テスト・ヘツド、 105,111,121,131:可変遅延、 As1:第１アナログ信号源、 As2:第２アナログ信号源、 Am1:第１アナログ測定部、 Am2:第２アナログ測定部、 Ds:デイジタル信号源、 Dm:デイジタル測定部、 Sp:サンプラ、 S1,S2,S3,S4:スイツチ。
ナログ・ディジタル測定装置の主要部のブロック図、第
２図はデイジタル信号系の時間軸とアナログ信号系の時
間軸との間の関係を説明するためのタイミング・チヤー
ト、第３図は本発明が適用されるIC用の測定装置の構成
を示す簡略ブロツク図、第４図ないし第６図は第１図に
示す本発明の一実施例を用いて行なわれる較正動作の例
を説明するためのタイミング・チヤートである。 11:クロツク発生器、31:測定部、 33:ケーブル、35:テスト・ヘツド、 105,111,121,131:可変遅延、 As1:第１アナログ信号源、 As2:第２アナログ信号源、 Am1:第１アナログ測定部、 Am2:第２アナログ測定部、 Ds:デイジタル信号源、 Dm:デイジタル測定部、 Sp:サンプラ、 S1,S2,S3,S4:スイツチ。
Claims (4)
- 【請求項１】信号源及び測定器を含む測定部と、 測定対象に接続されるテスト・ヘッド部と、 前記測定部と前記テスト・ヘッド部との間を接続する手
段と を設けるとともに、 前記測定部に、 クロック信号を発生するクロック信号発生手段と、 前記クロック信号に応答してアナログ信号を発生するア
ナログ信号発生手段と、 前記クロック信号に応答してディジタル信号を発生する
ディジタル信号発生手段と を設け、 前記ディジタル信号および前記アナログ信号の前記測定
対象への印加および測定を行なうアナログ・ディジタル
測定装置のディジタル信号系とアナログ信号系のタイミ
ングを、前記ディジタル信号および前記アナログ信号を
使用して較正するタイミング較正方法において、 前記テスト・ヘッドに、与えられた信号を前記クロック
信号のタイミングでサンプリングして前記測定部に送る
サンプラ手段、および前記テスト・ヘッドに接続された
測定対象からの信号と前記測定部から与えられる前記ア
ナログ信号と前記ディジタル信号のいずれかを選択的に
前記サンプラ手段へ導入して前記与えられた信号とする
ためのスイッチ手段を設け、 当該アナログ・ディジタル測定装置内のディジタル信号
系とアナログ信号系のタイミング較正時には、前記測定
部で発生された前記アナログ信号と前記ディジタル信号
を夫々前記テスト・ヘッド内の前記サンプラでサンプリ
ングして、サンプリングされた前記アナログ信号と前記
ディジタル信号の位相を比較することにより較正を行な
うことを特徴とするタイミング較正方法。 - 【請求項２】前記サンプリングされた前記アナログ信号
と前記ディジタル信号の位相の比較は、前記アナログ信
号発生手段と前記ディジタル信号発生手段が前記クロッ
ク信号に応答して夫々の信号を発生するタイミングの中
の一方を変化させて前記アナログ信号と前記ディジタル
信号の位相を一致させることによって行なうことを特徴
とする特許請求の範囲第１項記載のタイミング較正方
法。 - 【請求項３】前記サンプリングされた前記アナログ信号
と前記ディジタル信号の位相の比較は、これらの信号の
位相差を求めることによって行なうことを特徴とする特
許請求の範囲第１項記載のタイミング較正方法。 - 【請求項４】前記サンプラ手段は夫々前記アナログ信号
と前記ディジタル信号が導入される２つのサンプリング
・チャネルを有することを特徴とする特許請求の範囲第
１項、第２項または第３項記載のタイミング較正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153255A JP2561816B2 (ja) | 1985-07-11 | 1985-07-11 | タイミング較正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153255A JP2561816B2 (ja) | 1985-07-11 | 1985-07-11 | タイミング較正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6214525A JPS6214525A (ja) | 1987-01-23 |
| JP2561816B2 true JP2561816B2 (ja) | 1996-12-11 |
Family
ID=15558457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153255A Expired - Fee Related JP2561816B2 (ja) | 1985-07-11 | 1985-07-11 | タイミング較正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561816B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140736A (en) * | 1978-03-16 | 1979-11-01 | Pola Kasei Kogyo Kk | Makeeup cosmetics |
| JP2668546B2 (ja) * | 1988-05-13 | 1997-10-27 | 株式会社アドバンテスト | アナログ−ディジタル混成ｉｃ用試験装置 |
| JP3632670B2 (ja) * | 2002-02-22 | 2005-03-23 | 横河電機株式会社 | Ｉｃテスタ |
| JP4526891B2 (ja) * | 2004-07-12 | 2010-08-18 | 株式会社アドバンテスト | 遅延量測定方法、及び測定装置 |
-
1985
- 1985-07-11 JP JP60153255A patent/JP2561816B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6214525A (ja) | 1987-01-23 |
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