JPH09138244A - 捕捉クロックの位相変調装置 - Google Patents
捕捉クロックの位相変調装置Info
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- JPH09138244A JPH09138244A JP8240058A JP24005896A JPH09138244A JP H09138244 A JPH09138244 A JP H09138244A JP 8240058 A JP8240058 A JP 8240058A JP 24005896 A JP24005896 A JP 24005896A JP H09138244 A JPH09138244 A JP H09138244A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
- G01R13/345—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying sampled signals by using digital processors by intermediate A.D. and D.A. convertors (control circuits for CRT indicators)
Abstract
(57)【要約】
【課題】デジタル・オシロスコープにおける、捕捉クロ
ックとサンプリングを受ける波形との間の相関を阻止す
るための装置を提供する。 【解決手段】本発明の一実施例によれば、デジタル・オ
シロスコープ用の捕捉クロックの位相は、遅延ロック・
ループの位相検出器の出力（６２０）にオフセット電圧
（６１６）を加算することによって変調される。オフセ
ット電圧（６１６）は、数発生ルーチンを走らすマイク
ロプロセッサ（７０２）から入力値が送られて来るデジ
タル・アナログ変換器（７０６）によって発生される。
ックとサンプリングを受ける波形との間の相関を阻止す
るための装置を提供する。 【解決手段】本発明の一実施例によれば、デジタル・オ
シロスコープ用の捕捉クロックの位相は、遅延ロック・
ループの位相検出器の出力（６２０）にオフセット電圧
（６１６）を加算することによって変調される。オフセ
ット電圧（６１６）は、数発生ルーチンを走らすマイク
ロプロセッサ（７０２）から入力値が送られて来るデジ
タル・アナログ変換器（７０６）によって発生される。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル波形データの
捕捉に関するものである。とりわけ、本発明は、デジタ
ル・オシロスコープに表示する時間変動波形のデジタル
波形データの捕捉に関するものであある。
捕捉に関するものである。とりわけ、本発明は、デジタ
ル・オシロスコープに表示する時間変動波形のデジタル
波形データの捕捉に関するものであある。
【０００２】
【従来の技術】デジタル・オシロスコープは、「ランダ
ム繰り返しサンプリング」と呼ばれる技法に依存して、
サンプリング・レートよりはるかに高い周波数を有する
信号を表示することが可能である。これは、サンプル・
クロックが自由な動きを示すようにし、ある捕捉のトリ
ガと第１のサンプルとの間の時間遅延を測定することに
よって、実施される。サンプル・クロックとサンプリン
グされる信号に位相及び／または周波数の相関関係がほ
とんどないか、または、全くない限りにおいて、トリガ
と第１のサンプル（従って、後続のサンプル）との間の
時間は、ランダムである。このランダムな時間差によっ
て、サンプリングされるポイントが、波形に沿ってラン
ダムに分布するという保証が得られ、複数トリガ及び捕
捉サイクルから波形表示を構成することが可能になる。
ム繰り返しサンプリング」と呼ばれる技法に依存して、
サンプリング・レートよりはるかに高い周波数を有する
信号を表示することが可能である。これは、サンプル・
クロックが自由な動きを示すようにし、ある捕捉のトリ
ガと第１のサンプルとの間の時間遅延を測定することに
よって、実施される。サンプル・クロックとサンプリン
グされる信号に位相及び／または周波数の相関関係がほ
とんどないか、または、全くない限りにおいて、トリガ
と第１のサンプル（従って、後続のサンプル）との間の
時間は、ランダムである。このランダムな時間差によっ
て、サンプリングされるポイントが、波形に沿ってラン
ダムに分布するという保証が得られ、複数トリガ及び捕
捉サイクルから波形表示を構成することが可能になる。
【０００３】しかし、サンプル・クロックとサンプリン
グを受ける信号に相関関係があれば、トリガと第１のサ
ンプルとの間の時間は、各捕捉サイクル毎にほぼ同じに
なる。この結果、各捕捉サイクル毎に、先行捕捉サイク
ルと同じ波形部分がサンプリングされることになる。従
って、波形の限られた部分だけしかサンプリングされな
いので、サンプル・クロックとサンプリングを受ける信
号に相関関係があれば、波形の正確な画像を表示するこ
とができない。
グを受ける信号に相関関係があれば、トリガと第１のサ
ンプルとの間の時間は、各捕捉サイクル毎にほぼ同じに
なる。この結果、各捕捉サイクル毎に、先行捕捉サイク
ルと同じ波形部分がサンプリングされることになる。従
って、波形の限られた部分だけしかサンプリングされな
いので、サンプル・クロックとサンプリングを受ける信
号に相関関係があれば、波形の正確な画像を表示するこ
とができない。
【０００４】
【発明が解決しようとする課題】本発明は、捕捉クロッ
クとサンプリングを受ける波形との間の相関を阻止する
ための装置を提供することを目的とする。
クとサンプリングを受ける波形との間の相関を阻止する
ための装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明によれば、位相ロ
ック・ループによって捕捉クロックを発生し、ループ・
フィルタの入力にオフセットを加えて、捕捉サイクル間
の捕捉クロックの位相を変化させることによって、捕捉
クロックとサンプリングを受ける波形との間の相関が阻
止される。このオフセットによって位相エラーが生じ、
ループが捕捉クロックの位相を変化させて補正すること
になる。この結果生じる位相変調は、捕捉サイクル間の
オフセットを変化させることによってのみ、捕捉サイク
ル間だけに発生するようにすることが可能である。該オ
フセットは、乱数、擬似乱数、または、所定の数が与え
られるデジタル・アナログ変換器（「ＤＡＣ」）によっ
て発生させることが可能である。ＤＡＣが用いられる場
合、ＤＡＣの分解能によって、可能性のある位相変化の
分解能が決まる。
ック・ループによって捕捉クロックを発生し、ループ・
フィルタの入力にオフセットを加えて、捕捉サイクル間
の捕捉クロックの位相を変化させることによって、捕捉
クロックとサンプリングを受ける波形との間の相関が阻
止される。このオフセットによって位相エラーが生じ、
ループが捕捉クロックの位相を変化させて補正すること
になる。この結果生じる位相変調は、捕捉サイクル間の
オフセットを変化させることによってのみ、捕捉サイク
ル間だけに発生するようにすることが可能である。該オ
フセットは、乱数、擬似乱数、または、所定の数が与え
られるデジタル・アナログ変換器（「ＤＡＣ」）によっ
て発生させることが可能である。ＤＡＣが用いられる場
合、ＤＡＣの分解能によって、可能性のある位相変化の
分解能が決まる。
【０００６】
【実施例】いくつかの異なる実施例に関連して、本発明
の説明を行うことにする。望ましい実施例は、捕捉クロ
ックの位相を変調することによって、サンプリングを受
ける波形とデジタル・オシロスコープの捕捉クロックと
の相関を阻止するための方法及び装置である。捕捉クロ
ックは、位相ロック・ループによって発生する。捕捉ク
ロックの位相は、位相ロック・ループのループ・フィル
タの入力にオフセットを加えることによって変調され
る。オフセットは、デジタル・アナログ変換器の入力に
値を入力することによって発生する。デジタル・アナロ
グ変換器の出力は、捕捉サイクル間において変化する。
ＤＡＣに入力される値は、マイクロプロセッサにおいて
実行されるソフトウェアによって発生する。もう１つの
望ましい実施例の場合、捕捉クロックは、遅延ロック・
ループによって発生し、捕捉クロックの位相は、遅延ロ
ック・ループのループ・フィルタの入力にオフセットを
加えることによって変調される。
の説明を行うことにする。望ましい実施例は、捕捉クロ
ックの位相を変調することによって、サンプリングを受
ける波形とデジタル・オシロスコープの捕捉クロックと
の相関を阻止するための方法及び装置である。捕捉クロ
ックは、位相ロック・ループによって発生する。捕捉ク
ロックの位相は、位相ロック・ループのループ・フィル
タの入力にオフセットを加えることによって変調され
る。オフセットは、デジタル・アナログ変換器の入力に
値を入力することによって発生する。デジタル・アナロ
グ変換器の出力は、捕捉サイクル間において変化する。
ＤＡＣに入力される値は、マイクロプロセッサにおいて
実行されるソフトウェアによって発生する。もう１つの
望ましい実施例の場合、捕捉クロックは、遅延ロック・
ループによって発生し、捕捉クロックの位相は、遅延ロ
ック・ループのループ・フィルタの入力にオフセットを
加えることによって変調される。
【０００７】図１には、本発明を実施するデジタル・オ
シロスコープの基本ブロック図が示されている。アナロ
グ入力１１６が受信され、アナログ・フロント・エンド
１０２に送られる。アナログ・フロント・エンド１０２
によって、アナログ・デジタル変換器（「Ａ／Ｄ」）１
０４に送られる出力１１８と、時間補間器１１２に送ら
れるトリガ信号１２２が生じる。Ａ／Ｄのサンプル時間
は、捕捉クロック発生器１１４によって発生する捕捉ク
ロック１２４によって制御される。Ａ／Ｄ１０４によっ
て処理されたデジタル波形サンプル１２０は、メモリ１
０６に記憶される。このメモリは、マイクロプロセッサ
または他の状態マシン（「ＣＰＵ」）１０８によって読
み取られ、ラスタ・ディスプレイ装置１１０に表示され
る。捕捉クロック１２４は、時間補間器１１２にも送ら
れる。時間補間器１１２はトリガ信号１２２と捕捉クロ
ック１２４との時間遅延を測定し、その値１２６をＣＰ
Ｕ１０８に送る。ＣＰＵは、時間補間器１２６の出力及
びサンプリングを受けるデータ・ポイント１２０を利用
して、ディスプレイ１１０上のどのピクセルを照明する
かを決定する。
シロスコープの基本ブロック図が示されている。アナロ
グ入力１１６が受信され、アナログ・フロント・エンド
１０２に送られる。アナログ・フロント・エンド１０２
によって、アナログ・デジタル変換器（「Ａ／Ｄ」）１
０４に送られる出力１１８と、時間補間器１１２に送ら
れるトリガ信号１２２が生じる。Ａ／Ｄのサンプル時間
は、捕捉クロック発生器１１４によって発生する捕捉ク
ロック１２４によって制御される。Ａ／Ｄ１０４によっ
て処理されたデジタル波形サンプル１２０は、メモリ１
０６に記憶される。このメモリは、マイクロプロセッサ
または他の状態マシン（「ＣＰＵ」）１０８によって読
み取られ、ラスタ・ディスプレイ装置１１０に表示され
る。捕捉クロック１２４は、時間補間器１１２にも送ら
れる。時間補間器１１２はトリガ信号１２２と捕捉クロ
ック１２４との時間遅延を測定し、その値１２６をＣＰ
Ｕ１０８に送る。ＣＰＵは、時間補間器１２６の出力及
びサンプリングを受けるデータ・ポイント１２０を利用
して、ディスプレイ１１０上のどのピクセルを照明する
かを決定する。
【０００８】トリガが常に波形の同じポイントで生じ、
各捕捉サイクルのトリガから第１のサンプルまでの時間
期間がランダムか、あるいは、少なくとも十分に分散し
ているものと仮定すると、各捕捉サイクル毎に、波形の
異なるポイントからそのサンプルが得られることにな
る。各捕捉サイクルのトリガと第１のサンプルとの間に
おける遅延が測定され、第１のサンプルと後続のサンプ
ルとの間の時間は、捕捉クロック周期の倍数であること
が分かっているので、各捕捉サイクル毎の各データ・ポ
イントを表示するのに適した位置を求めることができ
る。また、トリガから表示される各ポイントまでの遅延
は十分に分散しているので、波形に沿った多くのポイン
トが照明されることになる。波形に沿って十分に分散さ
れたポイントを蓄積することによって、波形が見えるよ
うになる。これが、図２に示す入力波形からの十分に分
散した多数のサンプルのグラフである図３に示されてい
る。
各捕捉サイクルのトリガから第１のサンプルまでの時間
期間がランダムか、あるいは、少なくとも十分に分散し
ているものと仮定すると、各捕捉サイクル毎に、波形の
異なるポイントからそのサンプルが得られることにな
る。各捕捉サイクルのトリガと第１のサンプルとの間に
おける遅延が測定され、第１のサンプルと後続のサンプ
ルとの間の時間は、捕捉クロック周期の倍数であること
が分かっているので、各捕捉サイクル毎の各データ・ポ
イントを表示するのに適した位置を求めることができ
る。また、トリガから表示される各ポイントまでの遅延
は十分に分散しているので、波形に沿った多くのポイン
トが照明されることになる。波形に沿って十分に分散さ
れたポイントを蓄積することによって、波形が見えるよ
うになる。これが、図２に示す入力波形からの十分に分
散した多数のサンプルのグラフである図３に示されてい
る。
【０００９】あいにく、サンプリングを受ける波形とサ
ンプル・クロックが、同期するか、あるいは、相関関係
が強い場合に問題が生じる。これは、例えば、サンプリ
ングを受ける波形の周波数が、サンプル・クロックの周
波数の整数倍である場合に生じる可能性がある。トリガ
と第１のサンプルの間の時間が、常にほぼ同じである場
合、各時間毎に、入力波形のほぼ同じ部分がサンプリン
グされ、表示されることになる。これが、図４に示すサ
ンプルのグラフによって示されている。明らかに、図４
のサンプルから生じる表示は、波形の無駄な表示であ
る。
ンプル・クロックが、同期するか、あるいは、相関関係
が強い場合に問題が生じる。これは、例えば、サンプリ
ングを受ける波形の周波数が、サンプル・クロックの周
波数の整数倍である場合に生じる可能性がある。トリガ
と第１のサンプルの間の時間が、常にほぼ同じである場
合、各時間毎に、入力波形のほぼ同じ部分がサンプリン
グされ、表示されることになる。これが、図４に示すサ
ンプルのグラフによって示されている。明らかに、図４
のサンプルから生じる表示は、波形の無駄な表示であ
る。
【００１０】図５には、その出力の位相をオフセットに
よって調整することが可能な位相ロック・ループを利用
した捕捉クロック発生器（図１の１１４）のブロック図
が示されている。基準クロック５０２は、位相検出器５
０４に送られる。位相検出器は、基準クロック５０２と
スケーリングを施された捕捉クロック５１８の位相を比
較する。位相検出器の出力５２０には、加算器５０６に
よってオフセット５１６が加えられる。位相検出器の出
力５２０及び／またはオフセット５１６は、電流と電圧
のいずれかとすることが可能である。位相検出器の出力
５２０とオフセット５１６の合計が、ループ・フィルタ
５０８に送られる。ループ・フィルタの出力５２２は、
電圧制御発振器（「ＶＣＯ」）５１０を制御する。捕捉
クロック５１４は、ＶＣＯの出力から得られる。もう１
つの実施例の場合、ＶＣＯ５１０を電流制御発振器
（「ＣＣＯ」）に置き換えることも可能である。
よって調整することが可能な位相ロック・ループを利用
した捕捉クロック発生器（図１の１１４）のブロック図
が示されている。基準クロック５０２は、位相検出器５
０４に送られる。位相検出器は、基準クロック５０２と
スケーリングを施された捕捉クロック５１８の位相を比
較する。位相検出器の出力５２０には、加算器５０６に
よってオフセット５１６が加えられる。位相検出器の出
力５２０及び／またはオフセット５１６は、電流と電圧
のいずれかとすることが可能である。位相検出器の出力
５２０とオフセット５１６の合計が、ループ・フィルタ
５０８に送られる。ループ・フィルタの出力５２２は、
電圧制御発振器（「ＶＣＯ」）５１０を制御する。捕捉
クロック５１４は、ＶＣＯの出力から得られる。もう１
つの実施例の場合、ＶＣＯ５１０を電流制御発振器
（「ＣＣＯ」）に置き換えることも可能である。
【００１１】捕捉クロック５１４は、捕捉クロックの周
波数を分割して、スケーリングを施された捕捉クロック
５１８を生じる分周器５１２にも接続されている。スケ
ーリングを施された捕捉クロック５１８は、位相検出器
５０４に送られる。オフセット５１６が非ゼロの場合、
位相検出器の出力５２０によってオフセット５１６が相
殺され、ループ・フィルタに対する入力５２４がゼロに
なるように、基準クロック５０２とスケーリングを施さ
れた捕捉クロック５１８との間の位相差を維持よう、該
システムが強制される。ループ・フィルタに対する入力
５２４がゼロになると、システムは、「ロック」され、
捕捉クロック５１４の位相と周波数が、両方とも、一定
になる。該システムが維持しなければならない位相差の
量は、オフセット５１６に直接左右される。従って、捕
捉クロック５１４の位相は、オフセット５１６によって
制御することが可能である。
波数を分割して、スケーリングを施された捕捉クロック
５１８を生じる分周器５１２にも接続されている。スケ
ーリングを施された捕捉クロック５１８は、位相検出器
５０４に送られる。オフセット５１６が非ゼロの場合、
位相検出器の出力５２０によってオフセット５１６が相
殺され、ループ・フィルタに対する入力５２４がゼロに
なるように、基準クロック５０２とスケーリングを施さ
れた捕捉クロック５１８との間の位相差を維持よう、該
システムが強制される。ループ・フィルタに対する入力
５２４がゼロになると、システムは、「ロック」され、
捕捉クロック５１４の位相と周波数が、両方とも、一定
になる。該システムが維持しなければならない位相差の
量は、オフセット５１６に直接左右される。従って、捕
捉クロック５１４の位相は、オフセット５１６によって
制御することが可能である。
【００１２】図６には、出力の位相をオフセットによっ
て調整可能な遅延ロック・ループを利用した捕捉クロッ
ク発生器（図１の１１４）のブロック図が示されてい
る。基準クロック６０２は、位相検出器６０４に送られ
る。位相検出器は、基準クロック６０２とスケーリング
を施された捕捉クロック６１８の位相を比較する。位相
検出器の出力６２０には、加算器６０６によってオフセ
ット６１６が加えられる。位相検出器の出力６２０及び
／またはオフセット６１６は、電流と電圧のいずれかと
することが可能である。位相検出器の出力６２０とオフ
セット６１６の合計が、ループ・フィルタ６０８に送ら
れる。ループ・フィルタの出力６２２は、電圧制御遅延
回路（「ＶＣＤ」）６１０を介して高速クロック６２６
の遅延を制御する。捕捉クロック６１４は、ＶＣＤの出
力から得られる。捕捉クロック６１４は、分周器を介し
て送られ、スケーリングを施された捕捉クロック６１８
を発生する。捕捉クロックが分周器をバイパスして、直
接位相検出器６０４に送られるか、あるいは、分周器６
１２が１で割るようにセットされている場合には、高速
クロック６２６を基準クロック６０２にすることも可能
である。高速クロック６２６の周波数は、基準クロック
６０２の周波数と分周器６１２の分割比をかけた値に等
しい。もう１つの実施例の場合、ＶＣＤ６１０を電流制
御遅延回路に置き換えることも可能である。
て調整可能な遅延ロック・ループを利用した捕捉クロッ
ク発生器（図１の１１４）のブロック図が示されてい
る。基準クロック６０２は、位相検出器６０４に送られ
る。位相検出器は、基準クロック６０２とスケーリング
を施された捕捉クロック６１８の位相を比較する。位相
検出器の出力６２０には、加算器６０６によってオフセ
ット６１６が加えられる。位相検出器の出力６２０及び
／またはオフセット６１６は、電流と電圧のいずれかと
することが可能である。位相検出器の出力６２０とオフ
セット６１６の合計が、ループ・フィルタ６０８に送ら
れる。ループ・フィルタの出力６２２は、電圧制御遅延
回路（「ＶＣＤ」）６１０を介して高速クロック６２６
の遅延を制御する。捕捉クロック６１４は、ＶＣＤの出
力から得られる。捕捉クロック６１４は、分周器を介し
て送られ、スケーリングを施された捕捉クロック６１８
を発生する。捕捉クロックが分周器をバイパスして、直
接位相検出器６０４に送られるか、あるいは、分周器６
１２が１で割るようにセットされている場合には、高速
クロック６２６を基準クロック６０２にすることも可能
である。高速クロック６２６の周波数は、基準クロック
６０２の周波数と分周器６１２の分割比をかけた値に等
しい。もう１つの実施例の場合、ＶＣＤ６１０を電流制
御遅延回路に置き換えることも可能である。
【００１３】図７には、図５のオフセット５１６及び図
６のオフセット６１６を発生する方法のブロック図が示
されている。マイクロプロセッサ７０２は、一連の数を
発生するようにプログラムされている。これらの数７０
４は、ＤＡＣ７０６に入力として供給される。次に、Ｄ
ＡＣの出力がオフセット５１６または６１６として用い
られる。これらの数は、乱数、擬似乱数とすることもで
きるし、あるいは、所定のシーケンスに従うことも可能
である。ＤＡＣに対する入力が一連の乱数である場合、
オフセットはランダムになる。オフセットがランダムで
あれば、捕捉クロック５１４及び６１４の位相はランダ
ムになる。
６のオフセット６１６を発生する方法のブロック図が示
されている。マイクロプロセッサ７０２は、一連の数を
発生するようにプログラムされている。これらの数７０
４は、ＤＡＣ７０６に入力として供給される。次に、Ｄ
ＡＣの出力がオフセット５１６または６１６として用い
られる。これらの数は、乱数、擬似乱数とすることもで
きるし、あるいは、所定のシーケンスに従うことも可能
である。ＤＡＣに対する入力が一連の乱数である場合、
オフセットはランダムになる。オフセットがランダムで
あれば、捕捉クロック５１４及び６１４の位相はランダ
ムになる。
【００１４】ＤＡＣ７０６に対する入力に、所定のシー
ケンスを選択することも可能である。これによって、例
えば、捕捉クロックは、いくつかの捕捉サイクルにわた
って可能性のある全ての位相変化を被ることが可能にな
る。
ケンスを選択することも可能である。これによって、例
えば、捕捉クロックは、いくつかの捕捉サイクルにわた
って可能性のある全ての位相変化を被ることが可能にな
る。
【００１５】マイクロプロセッサ７０２が、捕捉サイク
ル間においてＤＡＣに対する入力を変化させるだけの場
合、図５の位相ロック・ループ及び図６の遅延ロック・
ループに対して、次の捕捉サイクルの開始前に、「ロッ
ク」状態に達するのに十分な時間を与えることが可能で
ある。これによって、捕捉クロックの位相及び周波数
が、両方とも、捕捉サイクル時に一定になるという保証
が得られる。捕捉クロックの位相及び周波数が一定にな
ると、図１のＣＰＵ１０８は、図１のディスプレイ１１
０上において各ポイントの正確な位置決めが可能にな
る。図５の位相ロック・ループ及び図６の遅延ロック・
ループが「ロック」状態に達するのに必要な時間量は、
それぞれ、ループ・フィルタ５０８及び６０８の応答に
よって決まり、捕捉速度を減速することなく、捕捉間に
おける位相変化を可能にするのに十分な速さの位相変化
が得られるように設計することが可能である。さらに、
ＤＡＣに入力される各数をＤＡＣに入力される最後の数
あたりの所定の範囲に限定することによって、捕捉間の
最大位相ステップを制限することが可能である。最大位
相ステップを制限することによって、整定時間が速くな
る。マイクロプロセッサ７０２は、図１のＣＰＵ１０８
と同じにすることが可能である。
ル間においてＤＡＣに対する入力を変化させるだけの場
合、図５の位相ロック・ループ及び図６の遅延ロック・
ループに対して、次の捕捉サイクルの開始前に、「ロッ
ク」状態に達するのに十分な時間を与えることが可能で
ある。これによって、捕捉クロックの位相及び周波数
が、両方とも、捕捉サイクル時に一定になるという保証
が得られる。捕捉クロックの位相及び周波数が一定にな
ると、図１のＣＰＵ１０８は、図１のディスプレイ１１
０上において各ポイントの正確な位置決めが可能にな
る。図５の位相ロック・ループ及び図６の遅延ロック・
ループが「ロック」状態に達するのに必要な時間量は、
それぞれ、ループ・フィルタ５０８及び６０８の応答に
よって決まり、捕捉速度を減速することなく、捕捉間に
おける位相変化を可能にするのに十分な速さの位相変化
が得られるように設計することが可能である。さらに、
ＤＡＣに入力される各数をＤＡＣに入力される最後の数
あたりの所定の範囲に限定することによって、捕捉間の
最大位相ステップを制限することが可能である。最大位
相ステップを制限することによって、整定時間が速くな
る。マイクロプロセッサ７０２は、図１のＣＰＵ１０８
と同じにすることが可能である。
【００１６】基準クロック５０２は、Ｅｐｓｏｎ Ａｍ
ｅｒｉｃａ，Ｉｎｃ．製のＳＧ−５１ＰＪ−２５．００
０ＭＣのような水晶発振器によって発生することが可能
である。この部品によって、２５ＭＨＺのＴＴＬレベル
・クロック信号が生じる。ＴＴＬレベル・基準クロック
は、モトローラ社製のＴＴＬ・ＥＣＬ変換チップ１０Ｈ
１２４によってＥＣＬ論理レベルに変換することが可能
である。ＥＣＬ基準クロック信号は、さらに、位相検出
器に送ることが可能である。位相検出器は、モトローラ
社製のＭＣ１２０４０とすることが可能である。加算器
５０６及びループ・フィルタは、Ａｎａｌｏｇ Ｄｅｖ
ｉｃｅｓ Ｉｎｃ．の２つのＯＰ−２７演算増幅器また
は同等物を利用して実施することが可能である。第１の
ＯＰ−２７は、位相検出器の出力を特定の出力レベル及
び出力インピーダンスに変換するように構成することが
可能である。第２のＯＰ−２７は、総和積分器として構
成することが可能である。第１のＯＰ−２７の出力は、
制御インピーダンス・オフセット信号と合計され、その
結果は、第２のＯＰ−２７によって積分される。第２の
ＯＰ−２７の出力はＶＣＯ５１０に送られる。ＶＣＯ５
１０は、モトローラ社製のＭＣ１２１４８とすることが
可能である。ＶＣＯの出力は、モトローラ社製の１０Ｅ
１０１に送ることによって、ＰＥＣＬ（正のＥＣＬ）論
理レベルからＥＣＬ論理レベルに変換することが可能で
ある。１０Ｅ１０１の出力は、さらに、入力周波数を１
６分割するように構成されたモトローラ社製の１０Ｅ１
３１またはカスタム集積回路とすることが可能な分周器
５１２に送ることが可能である。オフセット５１６は、
ＯＰ−２７に接続されて、制御レベル及び制御出力イン
ピーダンスが得られるようにするＤＡＣ−０８デジタル
・アナログ変換器によって発生することが可能である。
ＤＡＣ−０８または同等物は、Ａｎａｌｏｇ Ｄｅｖｉ
ｃｅｓ Ｉｎｃ．から入手可能である。ＤＡＣ−０８に
対する入力は、乱数発生ルーチンを実行するマイクロプ
ロセッサによって得られる一連の数とすることが可能で
ある。もう１つの実施例の場合、位相検出器５０４及び
分周器５１２は、カスタム集積回路において実施するこ
とが可能である
ｅｒｉｃａ，Ｉｎｃ．製のＳＧ−５１ＰＪ−２５．００
０ＭＣのような水晶発振器によって発生することが可能
である。この部品によって、２５ＭＨＺのＴＴＬレベル
・クロック信号が生じる。ＴＴＬレベル・基準クロック
は、モトローラ社製のＴＴＬ・ＥＣＬ変換チップ１０Ｈ
１２４によってＥＣＬ論理レベルに変換することが可能
である。ＥＣＬ基準クロック信号は、さらに、位相検出
器に送ることが可能である。位相検出器は、モトローラ
社製のＭＣ１２０４０とすることが可能である。加算器
５０６及びループ・フィルタは、Ａｎａｌｏｇ Ｄｅｖ
ｉｃｅｓ Ｉｎｃ．の２つのＯＰ−２７演算増幅器また
は同等物を利用して実施することが可能である。第１の
ＯＰ−２７は、位相検出器の出力を特定の出力レベル及
び出力インピーダンスに変換するように構成することが
可能である。第２のＯＰ−２７は、総和積分器として構
成することが可能である。第１のＯＰ−２７の出力は、
制御インピーダンス・オフセット信号と合計され、その
結果は、第２のＯＰ−２７によって積分される。第２の
ＯＰ−２７の出力はＶＣＯ５１０に送られる。ＶＣＯ５
１０は、モトローラ社製のＭＣ１２１４８とすることが
可能である。ＶＣＯの出力は、モトローラ社製の１０Ｅ
１０１に送ることによって、ＰＥＣＬ（正のＥＣＬ）論
理レベルからＥＣＬ論理レベルに変換することが可能で
ある。１０Ｅ１０１の出力は、さらに、入力周波数を１
６分割するように構成されたモトローラ社製の１０Ｅ１
３１またはカスタム集積回路とすることが可能な分周器
５１２に送ることが可能である。オフセット５１６は、
ＯＰ−２７に接続されて、制御レベル及び制御出力イン
ピーダンスが得られるようにするＤＡＣ−０８デジタル
・アナログ変換器によって発生することが可能である。
ＤＡＣ−０８または同等物は、Ａｎａｌｏｇ Ｄｅｖｉ
ｃｅｓ Ｉｎｃ．から入手可能である。ＤＡＣ−０８に
対する入力は、乱数発生ルーチンを実行するマイクロプ
ロセッサによって得られる一連の数とすることが可能で
ある。もう１つの実施例の場合、位相検出器５０４及び
分周器５１２は、カスタム集積回路において実施するこ
とが可能である
【００１７】理解しておくべきは、請求の発明は、望ま
しい実施例に限定されるものではなく、本発明の概念の
範囲及び精神内における他の修正及び変更を包含するも
のである。例えば、オフセットを発生するために、マイ
クロプロセッサによって制御されるＤＡＣが利用され
る。ランダマイザとして他の装置及び方法を利用して、
ランダム・オフセットを発生することも可能である。ラ
ンダマイザの一例においては、ノイズ源をサンプル及び
ホールド回路に供給することが必要になる。これによっ
て、捕捉サイクル間において変化するように制御可能な
ランダム電圧が得られることになる。もう１つの位相ロ
ック・ループ・タイプの例では、図５における分周器５
１２を排除することが必要になる。これによって、位相
ロック・ループの周波数逓倍機能が排除されるが、捕捉
クロック５１４の位相を変更するオフセットの能力には
影響がない。
しい実施例に限定されるものではなく、本発明の概念の
範囲及び精神内における他の修正及び変更を包含するも
のである。例えば、オフセットを発生するために、マイ
クロプロセッサによって制御されるＤＡＣが利用され
る。ランダマイザとして他の装置及び方法を利用して、
ランダム・オフセットを発生することも可能である。ラ
ンダマイザの一例においては、ノイズ源をサンプル及び
ホールド回路に供給することが必要になる。これによっ
て、捕捉サイクル間において変化するように制御可能な
ランダム電圧が得られることになる。もう１つの位相ロ
ック・ループ・タイプの例では、図５における分周器５
１２を排除することが必要になる。これによって、位相
ロック・ループの周波数逓倍機能が排除されるが、捕捉
クロック５１４の位相を変更するオフセットの能力には
影響がない。
【００１８】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００１９】[実施態様１]入力基準クロック（６０２）
と、出力捕捉クロック（６１４）と、前記入力基準クロ
ック（６０２）と前記出力捕捉クロック（６１４）との
間の位相差を制御するオフセット入力（６１６）とを有
する遅延ロック・ループと、前記オフセット入力（６１
６）を発生して、前記捕捉クロックと入力信号との相関
を阻止するための手段と、を備えて成る、捕捉クロック
（６１４）の位相変調装置。
と、出力捕捉クロック（６１４）と、前記入力基準クロ
ック（６０２）と前記出力捕捉クロック（６１４）との
間の位相差を制御するオフセット入力（６１６）とを有
する遅延ロック・ループと、前記オフセット入力（６１
６）を発生して、前記捕捉クロックと入力信号との相関
を阻止するための手段と、を備えて成る、捕捉クロック
（６１４）の位相変調装置。
【００２０】[実施態様２]前記オフセット入力を発生す
るための前記手段が、ＤＡＣ入力を有するデジタル・ア
ナログ変換器（７０６）を備えていることを特徴とす
る、実施態様１に記載の装置。
るための前記手段が、ＤＡＣ入力を有するデジタル・ア
ナログ変換器（７０６）を備えていることを特徴とす
る、実施態様１に記載の装置。
【００２１】[実施態様３]前記ＤＡＣ入力がマイクロプ
ロセッサ（７０２）によって発生されることを特徴とす
る、実施態様２に記載の装置。
ロセッサ（７０２）によって発生されることを特徴とす
る、実施態様２に記載の装置。
【００２２】[実施態様４]捕捉サイクルと捕捉クロック
発生器（１１４）とを有するデジタル・オシロスコープ
であって、前記捕捉クロック発生器（１１４）が、入力
基準クロック（６０２）と、出力捕捉クロック（６１
４）と、前記出力捕捉クロック（６１４）の位相を制御
するオフセット入力（６１６）とを有する遅延ロック・
ループと、前記捕捉クロックと入力信号との間の相関を
阻止する、前記オフセット入力（６１６）に接続された
オフセット発生器と、を備えて成ることを特徴とする、
デジタル・オシロスコープ。
発生器（１１４）とを有するデジタル・オシロスコープ
であって、前記捕捉クロック発生器（１１４）が、入力
基準クロック（６０２）と、出力捕捉クロック（６１
４）と、前記出力捕捉クロック（６１４）の位相を制御
するオフセット入力（６１６）とを有する遅延ロック・
ループと、前記捕捉クロックと入力信号との間の相関を
阻止する、前記オフセット入力（６１６）に接続された
オフセット発生器と、を備えて成ることを特徴とする、
デジタル・オシロスコープ。
【００２３】[実施態様５]前記オフセット入力（６１
６）が前記捕捉サイクル間で変化することを特徴とす
る、実施態様４に記載の装置。
６）が前記捕捉サイクル間で変化することを特徴とす
る、実施態様４に記載の装置。
【００２４】[実施態様６]ＤＡＣ入力とＤＡＣ出力（７
１６）とを有するデジタル・アナログ変換器（７０６）
をさらに備えて成り、前記ＤＡＣ出力（７１６）が前記
オフセット入力（６１６）に接続され、前記ＤＡＣ入力
が一連の数（７０４）であることを特徴とする、実施態
様４に記載の装置。
１６）とを有するデジタル・アナログ変換器（７０６）
をさらに備えて成り、前記ＤＡＣ出力（７１６）が前記
オフセット入力（６１６）に接続され、前記ＤＡＣ入力
が一連の数（７０４）であることを特徴とする、実施態
様４に記載の装置。
【００２５】[実施態様７]前記一連の数（７０４）が、
マイクロプロセッサ（７０２）によって発生されること
を特徴とする、実施態様６に記載の装置。
マイクロプロセッサ（７０２）によって発生されること
を特徴とする、実施態様６に記載の装置。
【００２６】[実施態様８]捕捉サイクルを有するデジタ
ル・オシロスコープの捕捉クロックの位相を変調する方
法であって、（ａ）位相検出器（６０４）の出力（６２
０）と合計され、前記合計（６２４）がループ・フィル
タ（６０８）の入力に加えられることになる、オフセッ
ト入力（６１６）を有する遅延ロック・ループの出力か
ら捕捉クロック（１２４）を発生するステップと、
（ｂ）オフセット値を発生するステップと、（ｃ）前記
オフセット値を前記オフセット入力（６１６）に加える
ステップと、（ｄ）ステップ（ｂ）及び（ｃ）を繰り返
すステップと、を備えて成る方法。
ル・オシロスコープの捕捉クロックの位相を変調する方
法であって、（ａ）位相検出器（６０４）の出力（６２
０）と合計され、前記合計（６２４）がループ・フィル
タ（６０８）の入力に加えられることになる、オフセッ
ト入力（６１６）を有する遅延ロック・ループの出力か
ら捕捉クロック（１２４）を発生するステップと、
（ｂ）オフセット値を発生するステップと、（ｃ）前記
オフセット値を前記オフセット入力（６１６）に加える
ステップと、（ｄ）ステップ（ｂ）及び（ｃ）を繰り返
すステップと、を備えて成る方法。
【００２７】[実施態様９]前記オフセット値が、前記捕
捉サイクル間において変化するだけであることを特徴と
する、実施態様８に記載の方法。
捉サイクル間において変化するだけであることを特徴と
する、実施態様８に記載の方法。
【００２８】[実施態様１０]前記ステップ（ｂ）が、
（１）数を発生するステップと、（２）ＤＡＣ出力（７
１６）を有するＤＡＣ（７０６）に前記数を入力するス
テップと、（３）前記ＤＡＣ出力（７１６）を前記オフ
セット値（６１６）として利用するステップと、をさら
に備えて成ることを特徴とする、実施態様９に記載の方
法。
（１）数を発生するステップと、（２）ＤＡＣ出力（７
１６）を有するＤＡＣ（７０６）に前記数を入力するス
テップと、（３）前記ＤＡＣ出力（７１６）を前記オフ
セット値（６１６）として利用するステップと、をさら
に備えて成ることを特徴とする、実施態様９に記載の方
法。
【００２９】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、被測定信号波形の正確な画像を表示すること
ができる。
とにより、被測定信号波形の正確な画像を表示すること
ができる。
【図１】本発明を実施するデジタル・オシロスコープの
基本ブロック図である。
基本ブロック図である。
【図２】入力信号の例を示す図である。
【図３】捕捉クロック及び入力信号に相関関係がない場
合の入力信号サンプルを示す図である。
合の入力信号サンプルを示す図である。
【図４】捕捉クロック及び入力信号が同期するか、また
は、相関関係が強い場合の入力信号サンプルを示す図で
ある。
は、相関関係が強い場合の入力信号サンプルを示す図で
ある。
【図５】出力の位相を制御することが可能な位相ロック
・ループのブロック図である。
・ループのブロック図である。
【図６】出力の位相を制御することが可能な遅延ロック
・ループのブロック図である。
・ループのブロック図である。
【図７】オフセットを発生する方法のブロック図であ
る。
る。
１０２：アナログ・フロント・エンド １０４：アナログ・デジタル変換器 １０６：メモリ １０８：ＣＰＵ １１０：ディスプレイ １１２：時間補間器 １１４：捕捉クロック発生器 ５０４：位相検出器 ５０６：加算器 ５０８：ループ・フィルタ ５１０：電圧制御発振器 ５１２：分周器 ６０４：位相検出器 ６０６：加算器 ６０８：ループ・フィルタ ６１０：電圧制御遅延回路 ６１２：分周器 ７０２：マイクロプロセッサ ７０６：デジタル・アナログ変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レジナルド・ケラム アメリカ合衆国コロラド州コロラド・スプ リングス、ティモシー・コート 8245
Claims (1)
- 【請求項１】入力基準クロックと、出力捕捉クロック
と、前記入力基準クロックと前記出力捕捉クロックとの
間の位相差を制御するオフセット入力とを有する遅延ロ
ック・ループと、 前記オフセット入力を発生して、前記捕捉クロックと入
力信号との相関を阻止するための手段と、 を備えて成る、捕捉クロックの位相変調装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54821995A | 1995-10-25 | 1995-10-25 | |
| US548,219 | 1995-10-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09138244A true JPH09138244A (ja) | 1997-05-27 |
Family
ID=24187890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8240058A Pending JPH09138244A (ja) | 1995-10-25 | 1996-09-11 | 捕捉クロックの位相変調装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5789954A (ja) |
| JP (1) | JPH09138244A (ja) |
| DE (1) | DE19637943C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012047730A (ja) * | 2010-08-27 | 2012-03-08 | Tektronix Inc | 試験測定機器 |
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| US6735242B1 (en) | 1999-08-30 | 2004-05-11 | Nokia Corporation | Time tracking loop for pilot aided direct sequence spread spectrum systems |
| US6285249B1 (en) * | 2000-01-21 | 2001-09-04 | The United States Of America As Represented By The Secretary Of The Navy | Controlled stochastic resonance circuit |
| US6388595B1 (en) | 2000-02-03 | 2002-05-14 | Tektronix, Inc. | Dithering apparatus to properly represent aliased signals for high speed signal sampling |
| US7519874B2 (en) * | 2002-09-30 | 2009-04-14 | Lecroy Corporation | Method and apparatus for bit error rate analysis |
| US7437624B2 (en) * | 2002-09-30 | 2008-10-14 | Lecroy Corporation | Method and apparatus for analyzing serial data streams |
| US20040123018A1 (en) * | 2002-09-30 | 2004-06-24 | Martin Miller | Method and apparatus for analyzing serial data streams |
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| DE602008003409D1 (de) | 2008-04-25 | 2010-12-23 | Harris Corp | System und Verfahren zur Erzeugung eines Rückstellungssignals |
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| CN115469126B (zh) * | 2022-11-14 | 2023-03-10 | 杭州飞仕得科技股份有限公司 | 一种相位补偿方法及装置 |
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| US4694244A (en) * | 1986-02-21 | 1987-09-15 | Hewlett Packard Company | Apparatus for random repetitive sampling |
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-
1996
- 1996-09-11 JP JP8240058A patent/JPH09138244A/ja active Pending
- 1996-09-17 DE DE19637943A patent/DE19637943C2/de not_active Expired - Fee Related
-
1997
- 1997-06-27 US US08/883,684 patent/US5789954A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012047730A (ja) * | 2010-08-27 | 2012-03-08 | Tektronix Inc | 試験測定機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19637943C2 (de) | 2002-11-21 |
| US5789954A (en) | 1998-08-04 |
| DE19637943A1 (de) | 1997-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070118 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070621 |