JPS61237542A - デイジタル信号検出器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　　発明の分野 本発明は、位相ロックループ（ＰＬＬ）装置に使用され
る搬送周波数ならびに位相の取得およびトラッキングを
行なう回路に関するものであり、更に詳細に述べれば、
低搬送波のＳＮ比を有するＰＬＬ装置に使用するディジ
タル信号検出器に関するものである。

（２）従来の技術 搬送波信号取得およびトラッキング装置は、先行技術で
周知のものである。特に、宇宙船、すなわち衛星船等か
ら受信される雑音信号の取得およびトラッキング技術は
、例えば米国特許第４，４５７，００６号「広域位置決
め装置の受信機」、および米国特許第４，４５３，１６
５号［差動ドツプラー受信機」の如く既に十分確立され
ている。そのような装置では、通常、そのビットレート
が情報信号帯域幅よりはるかに高いディジタルコードシ
ーケンスによって、受信され次ＲＦ搬送波が変調される
。これらの搬送波に対する好適な変調型式の一つに、２
進１および２進０が交番の１８０°移相で表示される二
相変調技術がある。

そのような装置の信号帯域幅は、伝送および受信装置間
のドツプラーシフトおよび非コヒーレント周波数による
初期周波数の不確定性を考慮したものでなければならな
いが、そのような帯域幅では情報だけでなく雑音までも
受信装置に取り入れられてしまうことになる。情報を高
検出確率で回収す、るためには、該受信装置の自局信号
が受信される信号、すなわち入力信号とコヒーレフトに
なっていなければならない。このことは、一般に、搬送
周波数ならびに位相の取得およびトラッキング技術によ
って達成される。

通常、雑音信号は、コヒーレント手法を用いた技術によ
って取得およびトラッキングされる。

その場合、自局基準信号が前記情報信号と比較され、自
局基準信号の周波数ならびに位相を変換する補正信号が
発生されて、前記情報信号の周波数および位相を整合す
る。コヒーレント信号を受信する先行技術は、有効では
あるが、比較的複雑な回路を必要とする。

更によく知られた、コヒーレント受信用信号比較／誤差
検出回路の一つに、１９７７年発行の「人工衛生による
ディジタル通信」と題する本に記載されたコスタスルー
プがある。しかしながら、コスタスループ向路は比較的
複雑であり、かつ、少なくとも部分的にアナログ技術全
利用する。直角位相で作動する一対の信号乗算器によっ
て入力信号が２乗されるが、これらの乗算器には、不所
望の種信号全濾過すると共に、コヒーレント受信に利用
される誤差補正信号を発生する回路が続いている。ある
適用例では、誤差信号がアナログ回路で濾過され、増幅
されて、自局信号を直接制御するが、他の適用例では、
誤差信号がアナログ／ディジタル変換器によってディジ
タル型式に変換され、自局信号のマイクロプロセッサ制
御を行なう。

それに対し、本発明による回路は、完全にディジタルで
アリ、信号の乗算も二乗も一切必要とせず、カウンタと
附随するディジタル論理機能のみを要して誤差補正信号
の濾過および処理を行なうものである。

（３）　　発明の概要 本発明の原理によれば、基準矩形波から発成された矩形
パルス列と受信され友拡散スペクトル信号とから成る検
出器入力信号は、アップ／ダウンカウンタの作動端子に
印加さｎ１矩形パルス間隔中にのみカウントするように
なっている。検出器入力信号の周波数よりも低い周波数
を有する矩形波信号はアップ／ダウンカウント作動端子
に印加され、カウント方向を制御する。

従って、クロックパルスは、基準矩形波レベルによって
決定されたカウント方向によって、検出器入力信号の矩
形パルスが発生している間だけ、カウントされる。この
ことによって、カウントアツプ時間中入力作動変位の直
接的な関数となる総カウントアツプ値およびカウントダ
ウン時間中入力作動変位の直接的な関数となる総カウン
トダウン値とが形成される。前記矩形波によって等しい
カウントアツプおよびカウントダウン時間が形成される
ため、基準矩形波に対する受信信号の周波数または位相
のオフセットより生ずる、検出された信号入力の不均衡
は、本発明による回路を実現することにより、超過カウ
ントダウン値で表示される。これらの超過カウント値に
よって、周波数または位相の偏差全表わす信号がアップ
／ダウン信号周波数により決定されたレートでカウンタ
の桁上げ出力端子に印加される。

二つのアップ／ダウンカウンタは、周波数誤差信号と位
相誤差信号とを発生するのに利用される。トラッキング
に必要な優勢な誤差方向に従って、二つの周波数（また
は位相）アップ／ダウンカウンタの一方によシ正極性誤
差信号（桁上げ）が発生され、もう一方の周波数（また
は位相）カウンタにより負極性誤差信号が発生される。

周波数の誤差補正信号がアップ／ダウンカウンタの出力
端子で出力されるが、該カウンタで周波数誤差信号の時
間平均が行なわれる。周波数の抽圧動作が完了すると、
位相補正に使用される二つのアップ／ダウンカウンタが
作動される。該カウンタの一方は基準矩形波の位相を前
進させるのに利用され、もう一方の功つンタは該位相を
遅延させるのに利用され、前記基準矩形波による受信し
念信号の位相トラッキングが達成される。前記位相誤差
補正信号は、また、次のアップ／ダウンカウンタにも印
加され、位相トラッキングモード中周波数補正信号全発
生する。このことは、前進／遅延位相誤差信号の時間平
均より生ずる周波数の誤差を補正することによって達成
される。

（４）実施例 第１図は、本発明に適用される入力信号波形であって、
例えばＧＰ８航法システム等に使用される拡散スペクト
ル受信装置で通常受信される前記入力信号波形を図示し
たものである。図面を判り易くするため、受信された信
号に重畳される雑音は省略されているが、この雑音によ
って、受信される信号のレベル遷移時間が任意に変更さ
れる。

第１図では、安定自局基準信号Ａｉ利用して、レベル遷
移タイミング信号Ｂが発生される。同様に、例えば波形
Ｃのような、前記自局基準信号に対して周波数および位
相の異なる受信信号、または波形Ｆ１ならびにＦ２のよ
うな位相のみが異なる受信信号を利用して、波形Ｃおよ
びＦ夫々に対するレベル遷移タイミング信号りおよびＧ
が形成される。これらのタイミング信号は組み合わされ
、その出力信号レベル全受信した各パルスとトグルさせ
る回路へと印加され、受信波形Ｃに対応する波形Ｅ、″
！！たけ受信波形Ｆに対応する波形Ｈｉ影形成る。形成
された前記波形は、第２図の端子１２に印加される検出
器入力信号となる。

本発明は、検出器の入力信号と基準矩形波形との周波数
および位相の差を判定し、それを表示する誤差信号を位
相ロックループ（ＰＬＬ）に対して発生するものだが、
該ＰＬＬは、通常の態様で作動して、前記基準矩形波を
制御し、受信された信号から情報を抽出する。

次に、第２図は、本発明の原理に従って構成されたディ
ジタル信号検出器１０を示したものである。該ディジタ
ル信号検出器１０には、排他的ＯＲゲート１１が備え付
けられているが、該排他的ＯＲゲート１１の一方の入力
端子は検出器の入力信号端子１２と結合されており、も
う一方の入力端子は、ファクタＡにより周波数を分割す
る分局器１４を介して基準矩形波入力端子１３と結合さ
れている。単極パルス列から成る前記ゲート１１の出力
は、信号同期化り型フリップ７０ツブ１５のＤ入力端子
に印加されるが、該信号同期化り型フリップ７０ツブ１
５は、端子１６から印加される高周波のクロック信号に
よってクロックされる。定常クロック周波数は、端子１
２の入力信号周波数の整数倍となっている。Ｄ型フリッ
プ７０ツブの動作に従って、該フリップフロップがクロ
ックされると、Ｄ端子の信号はＱ端子に伝送される。従
って、ＱおよびＱは、Ｄ入力と等しくなり、クロック信
号のタイミングと同期する。前記ＱおよびＱ出力端子は
、夫々、アップ／ダウンカウンタ１７および１８の入力
端子Ｅ１６作動するよう結合されており、該カウンタ金
交互に作動して、同期化さｒｌｃ検出器入力信号の時間
シーケンスに従いカウントが進められるようにする。第
２の作動信号が作動入力端子Ｅ２に印加されるが、この
作動信号の発信源については、後程説明する。

分周器１４からの基準矩形波信号は、アップ／ダウンカ
ウンタ１７および１８のダウン／アップ端子に印加され
、これらのカウンタが、実際に、該ダウン／アップ端子
に印加された前記矩形波信号により均一の時間増分でカ
ウントアツプおよびカウントダウンするようにする。簡
略化する念め、Ｄはダウンを表わし、Ｕはアップを表わ
すものとする。フリップフロップ２２からローディング
端子りに印加されたパルスによって、予め選択された数
が数発生器２１からＵ／Ｄカウンタ１７および１８ヘロ
ーデイングされ、分周器１４からの矩形波パルスによっ
てトリガされる。前記の選択された数は設計上考慮され
るべきものであり、必要とされる誤差許容限界と、およ
び端子１２における検知器入力信号のＳＮ比とによって
決定される。ディジタル検出器モジュールのカウント速
度および附随する位相誤差測定の分解能は、クロック入
力端子１６から印加されるクロックパルスによって設定
さｎる。Ｕ／Ｄカウンタ１７および１８の桁上げ出力端
子Ｂは、カウンタがカウントダウンでオーバーフローす
ると出力信号を発生する。

これらの信号は、ＰＬＬ　（図示せず）内の数値制御発
振器の出力信号である基準矩形波と入力信号との位相誤
差を表わしている。出力端子２３ａおよび２３ｂに印加
されたこれらの位相誤差信号は、ＰＬＬ　（図示せず）
で利用され、入力端子１２および１３の信号間に位相ロ
ックを形成すると共にそれを維持する。カウンタ１７お
よび１８は、交互に、すなわちフリップフロップ１５の
ＱまたはＱ出力で作動されるので、Ｂ端子の信号は互い
に排他的になり、よって各位相誤差信号は単一の誤差補
正方向を有し、Ｕ／Ｄ端子に印加さｎる矩形波周波数に
工っで形成されたレートで、一定の所定増分により、位
相を進めたり、遅らせたりする。

カラ／り１７および１８のＢ端子からの位相誤差パルス
は、カウンタ２４のＵ端子およびＤ端子にも夫々印加さ
れ、それによってカウンタ２４は、検出された位相誤差
の方向に従ってカウントアツプまたはカウントダウンす
るようになる。例えば、カウントアツプ値がカウンタの
領域によシ決定された時間間隔に渡ってカウントダウン
値全超過すると、カウンタ２４は搬送波端子Ｃでオーバ
ーフローシ、パルス全発生する。このパルスは、ＯＲゲ
ート２５の一方の入力端子に印加されるが、該ゲート２
５のもう一方の入力端子は、カウントダウン値がカウン
トアツプ値を超過した場合桁上げ端子Ｂから発生される
パルスを受信するよう前記カラ／り２４と結合されてい
る。従って、Ｕ／Ｄカウンタ２４は、ＯＲゲート２５と
結合して、位相誤差信号がＵ／Ｄカウンタ２４のＵ／Ｄ
端子に印加されると常にパルスを発生する。

ＯＲゲート２５の出力は、直／並列シフトレジスタ２６
のような周波数誤差発生ストローブに印加される。この
パルスは、端子１６のクロックパルスから発生された周
波数ｆｃのクロックパルスによってシフトレジスタ２６
の最初のステージＡにクロックされ、次いでステージＤ
およびＥにクロックさｎる。Ｕ／Ｄカウンタ２４の端子
ＢおよびＣのパルスは、また、該カウンタ２４をリセッ
トするよう印加されると共に、シフトレジスタ２６の最
後のステージＥのパルスは、数発生器２７を介して予め
選択されたデータ端子でデータをローディングするよう
印加される。このデータは前記カウンタに累積され、桁
上げパルスの発生を速める。シフトレジスタ２６のステ
ージＡの各パルスは、ＯＲゲート３１を介してカウンタ
３２の入力端子に印加されるが、該カウンタ３２は周波
数オフセットレジスタとして作動する。前記カウンタ６
２の出力端子で発生された語は、直接、またはラッチ（
図示せず）を介して、ＰＬＬの数値制御発振器に印加さ
れ、該発振器の周波数を制御する。ＯＲゲート３１から
印加されるパルスは、アップ／ダラン論理装置６３から
印加された信号に従って該レジスタを増分、または減分
するが、前記論理装置では、カウンタ１７および１８か
らの位相誤差カウント値が比較され、位相の前進、また
は遅延が決定される。前記シフトレジスタ２６のステー
ジＤの信号は、最初のステージＡへの人力後数クロック
パルスが入ると、０几ゲート３４を介してラッチ信号を
発生すべく印加され、記憶された周波成語全更新するこ
とができるが、該周波成語によって前記数値制御発振器
が制御される。カウンタ２４がローディングされると、
シフトレジスタ２６の全ステージが零にリセットされ、
本発明による装置は、基準矩形波と検出器入力信号との
位相関係を表わす後続の信号を処理するよう設定される
。

数値制御発振器の基準矩形波および検出器入力信号間に
位相ロックを形成するのに先立ち、数値制御発振器の周
波数は検出器の入力信号に対してロックされる。このこ
とは、上記の位相ロック全達成する態様と同じ態様で達
成される〇再び第２図を参照するに、検出器の入力信号
は、入力端子１２を介してフリップフロップ３５のＤ入
力に印加されるが、入力端子１５の基準矩形波は、スイ
ッチ装置３６の一方の端子に印加されると共に分局器１
４ならびに３７のファクタＡＢで除算後、該スイッチ装
置のもう一方の端子にも印加される。低レベルの信号が
シフトレジスタ４１の最後のステージＥで出現し、開始
信号が作動信号発生器４３の端子４２に印加されると、
マルチプレクサ４４は、スイッチ装置３６によって非分
割の周波数の基準矩形波がカウンタ４５のＵ−Ｄ端子に
印加されるようにし、周波数の補正が上記態様で行なわ
れる。

マルチプレクサ４４に対するクロックパルスは、単安定
フリップフロップ４７からの出力パルスをファクタＣで
除算し、その除算されたパルスをマルチプレクサ４４の
クロック端子に印加することによって与えられる。クロ
ックパルスおよび作動信号が前記マルチプレクサ４４に
同時に印加されると、該マルチプレクサは、スイッチ３
６によって、ファクタＡＢで除算された基準矩形波周波
数の信号Ｓ２がカウンタ４５および単安定７リツプ７０
ツブ４７に印加されるようにする。シフトレジスタの最
後のステージが低レベルになるとマルチプレクサの作動
信号が発生し、それによってコース周波数の調整が完了
したことを示す。次いで、信号Ｓ２に対する周波数の調
整が同じ態様で行なわれ、その後マルチプレクサ４４に
よって位相作動信号がカウンタ１７および１８に印加さ
れ、位相補正が前記の如く行なわれる。

本発明の動作について、第１図ならびに第３図の波形も
参照しながら説明してゆく。

第１図において、矩形波Ａおよび受信信号Ｃから発生さ
れた検出器入力信号は、反復信号となっている。この信
号の各サイクルは、矩形波基準信号Ａおよび受信信号Ｃ
間の周波数差によって決定されたレートで変化するデユ
ーティサイクルを有する多数のパルスを所有している。

図示の如く、受信信号Ｃは、基準信号よシ周波数が低い
。信号Ａの周波数は、位相ロックが達成されうる前に、
受信信号Ｃの周波数と等しくなるように調節されていな
ければならない。次に、基準信号Ａと、および前記基準
矩形波Ａからの位相オフセラ）？有する受信信号Ｆとか
ら発生された波形Ｈについて考えてみたい。この場合、
検出器入力信号Ｈは受信信号Ｆおよび自局基準信号Ａ間
の位相オフセットによって決定されたデユーティサイク
ルを有する一定の反復レートのパルス連であり、例えば
波形Ｈ１は人よ＃）遅れｆｃＦ、とのデユーティサイク
ルとなっており、波形Ｈ２はＡより進んだＦ２とのデユ
ーティサイクルとなっている。位相ロックを形成するに
は、基準矩形浪人のパルスを進めたり、遅らせたりしな
ければならない。このことが達成されると、検出器の入
力信号は、基準矩形波と受信信号とが一致した５０％の
デユーティサイクルを有する矩形波となる。

次に第３図では、検出器の入力信号５１、その補数信号
５２）およびＵ−Ｄカウントサイクルとが図示されてい
る。各Ｕ−Ｄカウントサイクル中、前記基準信号の特定
数のサイクルの単極性変位によって、周波数ｆｃにニジ
クロックされたカウンタが作動される。この期間が終了
すると、等数の単極性変位によってカウントダウン値が
発生され、該カウントダウン値はカウントアツプ値と比
較される。カウントダウン値がカウントアツプ値を超過
し次場合、桁上げ信号が発生され、補正信号として利用
される。各検出（Ｕ−Ｄ）時間に対する検出器入力信号
の位相変化は、 となる。但し、Δｆはオフセット周波数であり、’Ｕ−
Ｄは基準矩形波の周波数である。

オーバーフローカウントの大きさは、 となる。このカウント値は、本発明によシ以下の態様で
達成される。ひどい雑音を伴なう、またはそれを伴なわ
ない、入力端子１２からの検出器入力信号は、同期化フ
リップフロップ３５のＤ入力に印加されるが、その出力
信号ＱおよびＱは、端子１６に印加されたクロックパル
スと同期して切シ換わる。作動信号発生器４５に印加さ
れた作動信号は、スイッチ装置３６への作動信号線Ｓ、
を付勢して、端子１３のＵ／Ｄ矩形波信号であるＳｌが
Ｕ／Ｄカウンタ４５および４６をローディングし、各カ
ウンタにおけるカウントアツプを開始できるようにする
。この信号も分局器４７に送られ、そこでファクタＣに
よシ除算される。この分局器から生ずる出力パルスは、
クロックマルチプレクサ４４に印加される。Ｕ／Ｄカウ
ントのＤカウント入力を介してカウントダウンが開始さ
れる。Ｕ／Ｄカウンタ４５，４６，１７および１８の領
域は選択されているので、カウントアツプに際し何らの
オーバーフローも生じない。

サンプリングされた入力信号のサイクル数は、１Ｕ−Ｄ
カウントサイクル当りＮ回であり、よってＵ−Ｄ周波数
は、はぼ以下の点を考慮に入れて選択される。

Ｓ７、コース取得領域周波数の大きさはＵ−Ｄサイクル
当りΔφ≦１８０°を十分保持できるほど大であり、誤
差方向の曖昧性を避ける。

Ｓ２）適切な取得領域周波数の大きさは、周波数の不確
定性Δｆ＝ｉ十分ＰＬＬの捕捉領域内に納めることがで
きるほど小さい。

Ｓｏ１位相トラッキング中のカウントアツプ／カウント
ダウンレートは、通信理論に記載された雑音信号が存在
する場合も適当な検出確率を十分達成できるよう小さく
なければならない。

再び第２図を参照するに、差の周波数Δｆが負の場合は
カウンタ４５がオーバーフローし、またΔｆが正の場合
はカウンタ４６がオーバーフローするが、既に与えられ
たようにオーバーフローの範囲は、 となっている。

Ｕ　−Ｄ　周波数で生ずるオーバーフローパルスは、オ
ーバーフローが発生し、その時ステージ人からシフトレ
ジスタ４１がクロックパルスを発生し、一定の増分でＰ
ＬＬ内の矩形波基準信号発生器の周波数を調整するまで
、Ｕ−Ｄカウンタ４８をクロックする。レー）　ｆｃで
クロックされたシフトレジスタ４１は、ステージＤから
後続のクロックパルスである出力パルスを発生し、更新
された周波数情報をラッチする。ステージＥからの後続
パルスによって、マルチプレクサ４４は作動Ｓ、の動作
を保持するようになる。同時に、Ｕ−Ｄカウンタ４８に
は、ＤＡＴＡ端子にプリセットされたカウント値がロー
ディングされる。このことは、カウンタ４８を実際に再
始動させ、カウンタ４５および４６からの入力アップ／
ダウンパルス間の新規比較を行なわせることになる。カ
ウンタ４８にローディングされる数は、周波数取得プロ
セスを著しく速めるよう選択することができる。このこ
とは、誤差信号方向に従ってローディング数を累算する
ことによって可能となる。例えば、カウンタ４８が１６
ピツトの２進カウンタによって除算されると共に、初期
周波数のオフセットによって２進数１５の後に搬送波Ｃ
パルスが発生されると仮定する。この搬送波パルスはシ
フトレジスタ４１および数発生器２７に印加されて、ロ
ーディングに先立ち基準数全増分する。この増分は、２
進数１５ｉ数力ウント値下回る数をローディングするこ
とによって次の搬送波パルスの発生を込める。同じ態様
でＤＡＴＡ　１がローディングさｎ１桁上げ出力パルス
の発生全速める。

誤差信号全発生すると共に差周波取金補正するカウンタ
４５および４６からのオーバーフロープロセスに、Δｆ
から生ずるカウント値が誤差補正信号全発生しなくなる
まで継続する。この時点でシフト信号がマルチプレクサ
４４に印加され、シフト作動信号Ｓ２が生ずる。このこ
とによって更に低いＵ−Ｄ周波数が生じ、それによって
、誤差カウント値が増分されるが、これはる。前記プロ
セスは、マルチプレクサ４４がシフトして、周波数取得
回路を不作動にし、位相補正回路を作動するまで繰り返
される。

先行技術による周波数ならびに位相検出器とは対照的に
、本発明による前記回路は、概念的に単純であり、応用
性があると共に、完全にディジタルであり、何らの整合
、または調整も不用である。Ｕ−Ｄカラン）Ｔｈサンプ
ルレート、Ｕ／Ｄカウンタの領域の数のローディング、
およびクロック量子化等のパラメータを変更することに
より、本発明による装置を広範囲に応用することができ
る。

本発明はその好適な実施例で説明されてきたが、使用し
た用語は説明のための用語であって制限するものではな
く、その広い観点において本発明の範囲から逸脱せずに
添付の特許請求の範囲内で変更が行なわれうろことが判
る。

【図面の簡単な説明】

第１図は、本発明の装置と関連する波形図であり、第２
図は本発明の好適な実施例のブロック図であり、かつ第
３図は本発明の装置によって周波数および位相誤差信号
を発生するのに必要な波形および原理を図示したもので
ある。 図中、１０はディジタル信号検出器、１１は排他的ｏｈ
ゲート、１２は検出器入力信号の端子、１５は基準矩形
波の入力端子、１４および３７は分周器、１５および５
５は信号同期化り型フリップフロップ、１６はクロック
パルスの端子、１７ならびに１８．２よび４５ならびに
４６はＤ／Ｕカウンタ、２１は数発生器、２２および４
７は単安定フリップフロップ、２４および４８はカウン
タ、２５は排他的ＯＲ，ゲート、２６および４１はシフ
トレジスタ、２７は数発生器、３２はカウンタ、３５は
Ｕ／Ｄ論理装置、４３は作動信号発生器、４４はマルチ
プレクサ、４７は分周器、全夫々示す。

Claims (6)

【特許請求の範囲】
1. （１）ディジタル信号検出器において、前記装置は周波
   数ｆ＿１および位相ｐ＿１の基準信号を発生する手段と
   、前記基準信号の前記位相ｐ＿１に対する位相ｐ＿２お
   よび周波数ｆ＿２の信号を表わす入力信号を発生する手
   段と、ある周波数でクロック信号を発生する手段と、前
   記基準信号、前記入力信号および前記クロック信号に応
   答して作動期間中クロックパルスをカウントすると共に
   前記クロックパルスのカウントが予め選択されたカウン
   ト値を超過した場合、前記入力信号および前記基準信号
   間の周波数ならびに位相差を表わす出力信号を発生する
   超過カウント手段と、および前記超過カウント手段の前
   記出力信号に応答して前記基準周波数の前記周波数ｆ＿
   １を増分するよう信号を発生し、前記基準発振器の前記
   周波数ｆ＿１が前記周波数ｆ＿２に対してロックされる
   ようになつている手段とによつて構成されていることを
   特徴とする上記ディジタル信号検出器。
2. （２）特許請求の範囲第１項記載の装置において、前記
   超過カウント手段は前記入力信号および前記クロックパ
   ルスを受信し、第１の出力端子では前記入力信号を、第
   ２の出力端子では前記入力信号の補数信号を、各受信ク
   ロックパルスによつて発生するよう結合された第１の同
   期化手段と、および前記第１の同期化手段の前記第１お
   よび第２の出力端子に夫々結合された作動端子と、前記
   基準信号を受信するよう結合されたカウント方向制御端
   子とを有し、そこに印加されるクロックパルスをカウン
   トすると共に前記クロックパルスのカウントが予め選択
   されたカウント値を超えるとオーバーフロー端子で出力
   パルスを発生する第１および第２のアップ／ダウンカウ
   ンタ手段とを備えていることを特徴とする上記ディジタ
   ル信号検出器。
3. （３）特許請求の範囲第２項記載の前記装置において、
   前記超過カウント手段は、前記入力信号と前記基準信号
   を表わす信号とを受信し、前記入力信号または前記基準
   信号を表わす前記信号の双方ではなくいずれか一方が前
   記所定の論理レベルにある場合に所定の論理レベルを有
   する信号を、その他の場合には前記所定の論理レベルに
   対する補数論理レベルを出力端子に発生するよう結合さ
   れたゲート手段と、前記ゲート手段の前記出力端子に結
   合された入力端子を有し、前記ゲート手段の出力信号を
   第１の出力端子に発生すると共に前記ゲート手段の出力
   信号の補数信号を第２の出力端子に発生する第２の同期
   化手段と、および前記第２の同期化手段の前記第１およ
   び第２の出力端子に夫々結合された作動端子と、前記基
   準信号を表わす前記信号を受信するよう結合されたカウ
   ント方向制御端子とを有し、そこに印加されるクロック
   パルスをカウントして前記クロックパルスのカウントが
   予め選択されたカウント値を超えるとオーバーフロー端
   子に出力パルスを発生する第３および第４のアップ／ダ
   ウンカウンタ手段とを更に備えていることを特徴とする
   上記ディジタル信号検出器。
4. （４）特許請求の範囲第３項記載の装置において、前記
   増分手段は前記第１および第２のアップ／ダウンカウン
   タ手段の前記オーバーフロー端子に夫々結合されたアッ
   プ／ダウン制御端子を有し、ローディングされたカウン
   ト値を超えるクロックパルスのカウント値に従つて桁上
   げパルスを発生する第１のオーバーフローカウンタ手段
   と、前記第３および第４のアップ／ダウンカウンタ手段
   の前記オーバーフロー端子に夫々結合されたアップ／ダ
   ウン制御端子を有し、ローディングされたカウント値を
   超えるクロックパルスのカウントに従つて桁上げパルス
   を発生する第２のオーバーフローカウンタ手段と、前記
   第１および第２のオーバーフローカウンタ手段から前記
   桁上げパルスを受信するよう夫々結合されており、個々
   の出力端子を有する複数のレジスタステージで直列に記
   憶する第１および第２のシフトレジスタ手段と、および
   前記複数のレジスタステージの選択された１ステージの
   出力端子に結合されて、補正された周波数制御信号を形
   成し、前記選択された１ステージから受信した信号に応
   じて前記基準信号の周波数を変更する周波数オフセット
   レジスタ手段とを備えていることを特徴とする上記ディ
   ジタル信号検出器。
5. （５）特許請求の範囲第４項記載の装置において、前記
   増分手段は前記第１、第２、第３、および第４のアップ
   ／ダウンカウンタ手段の前記オーバーフロー端子に結合
   された入力端子と、および前記周波数オフセットレジス
   タ手段に結合された出力端子とを有し、前記周波数制御
   信号を形成する際の補正方向を形成するアップ／ダウン
   論理手段を更に備えていることを特徴とする上記ディジ
   タル信号検出器。
6. （６）特許請求の範囲第５項記載の装置において、前記
   装置は前記基準信号を表わす信号を受信して、前記第３
   および第４のアップ／ダウンカウンタ手段の作動端子に
   そのうちの一つが結合する多数の出力端子に対して作動
   信号を逐次与えると共に、前記第１および第２のアップ
   ／ダウンカウンタ手段の内容を表わす信号を受信して前
   記カウント方向制御端子に与えるよう結合されたマルチ
   プレクサと、前記第１ならびに第２のアップ／ダウンカ
   ウンタ手段の前記カウント方向制御端子に結合された出
   力端子と、前記基準信号を受信するよう結合された第１
   の入力端子ならびに第２の入力端子とを有し、前記マル
   チプレクサから作動信号を受信し、前記作動信号に応じ
   て前記第１および第２の入力端子を出力端子に選択的に
   結合するスイッチ手段と、および前記基準信号手段およ
   び前記スイッチ手段の前記第２の入力端子間に結合され
   、前記周波数ｆ＿１を所定のファクタで低減する分周器
   とを更に備えていることを特徴とする上記ディジタル信
   号検出器。