JPH01259275A - アナログーディジタル混成ｉｃ用試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばディジタルオーディオ用ＩＣ或いはモ
デム等のようにアナログ系とディジタル系の回路が混在
するＩＣを試験することに用（・るアナログ−ディジタ
ル混成ＩＣ用試験装置に関する。

「従来の技術」 第３図に従来のアナログ−ディジタル混成ＩＣ用試験装
置の概略構成を示す。

図中１は被試験ＩＣ１２はこの被試験ＩＣＩのディジタ
ル系回路を試験するディジタル試験回路、３は被試験Ｉ
ＣＩのアナログ系回路を試験するアナログ試験回路を示
す。

ディジタル試験回路２はタイミング発生器４と、このタ
イミング発生器４から出力されるタイミング信号に同期
してパターン信号を出力するパターン発生器５と、パタ
ーン発生器５から出力されるパターン信号を実波形に変
換して被試験■Ｃ１のディジタル系回路に与える波形発
生器６と、被試験ＩＣＩから出力されるディジタルの応
答出力とパターン発生器５から与えられる期待値テーク
とを比較し、被試験ＩＣＩのディジタル系が正常に動作
しているか否かを判定する論理比較器７とによって構成
される。

アナログ試験回路３はアナログ回路用のタイミング発生
器８と、このタイミング発生器８から出力されるタイミ
ング信号によってＤＡ変換し、任意の波形を持つアナロ
グ信号を被試験ＩＣＩのアナログ系回路に与えるＤＡ変
換器９と、被試験■Ｃ１のアナログ系回路から出力され
るアナログ信号をタイミング発生器８から与えられるタ
イミング信号に同期してＡＤ変換するＡＤ変換器１１と
、このＡＤ変換器１１から出力されるアナログ信号が期
待値と一致しているか否かを判定し、被試験ＩＣＩのア
ナログ回路が正常に動作しているか否かを判定する判定
装置１２とによって構成される。

このように従来はディジタル試験回路２とアナログ試験
回路３は別々のタイミング発生器４と８から出力される
タイミング信号によって動作する構造となっている。

ディジタル試験回路２とアナログ試験回路３が別々にタ
イミング発生器４と８を持っている理由は以下の如くで
ある。

ディジタル系では信号の周期を分解能よく変化させ、タ
イミングの位相を変えながらＩＣを動作させ正常に動作
するか否かを問う試験方法がある。

このためにディジタル試験回路２で用いられるタイミン
グ発生器４は第４図に示すように周期発生器１３の出力
側に遅延発生器群１４を接続して構成することができる
。

周期発生器１３はプログラマブル分周器１３　Ａと、ア
ンドゲート群１３Ｂと、遅延素子群１３Ｃと、アンドゲ
ート群１３Ｂを制御する演算回路１３Ｄとによって構成
される。

第４図の回路で２５ナノ秒の周期を発生させるためには
プログラマブル分周器１３Ａの出力が第５図Ａに示すよ
うに２４Ｎ８．　２４ＮＳ、　、２４ＮＳ、　２８ＮＳ
　、２４ＮＳ、２４ＮＳ、２８ＮＳ・・・・・　どなる
ように設定し、１発目のパルスはＯＮＳ、２発目のパル
スはＩ　ＮＳの経路、３発目のパルスは２ＮＳの経路、
４発目のパルスは３ＮＳの経路を通るようにゲート群１
３Ｂを制御すれば出力の周期は第５図Ｂに示すように２
５ＮＳの一定の周期のパルスが得られる。

この周期発生器１３を用いることによってＩＮＳの分解
能でクロックの周期を変化させることができる。

この周期発生器１３から出力されたクロックツくルスは
遅延発生器群１４に与えられ、この遅延発生器群１４の
中の遅延発生器１４Ａ〜１４Ｎから出力されるパルスを
選択的に取り出すことにより、位相の異なる複数相のク
ロックを発生させるとか、発生周期が１周期毎に変化す
るクロックを発生させることができる。

このタイミング発生回路４はタイミング信号の周期を高
分解能で変化させることができる特徴がある反面、各タ
イミング信号の周期毎に遅延素子群１３Ｃの遅延素子を
切替えて使うため、各遅延素子の遅延時間のバラツキに
よってタイミング信号にジッタが与えられる欠点がある
。

一方、アナログ系の回路は電圧または電流の変化を実時
間で伝達する回路構造であるため、例えばＤＡ変換器９
またはＡＤ変換器１１に与えるクロックパルスにジッタ
が与えられると、そのジッタによる影響がアナログ信号
に現われ、アナログ信号の波形を変形させてしまう欠点
がある。

このため従来よりアナログ試験回路３に用いるタイミン
グ発生器８はジッタの少ないタイミング信号を発生する
回路構造のタイミング信号発生回路が用いられる。

このような理由から従来はディジタル試験回路２とアナ
ログ試験回路３は別々にタイミング発生器４と８を具備
し、これら別々のタイミング発生器４と８によってディ
ジタル試験回路２とアナログ試験回路３を動作させてい
る。

［発明が解決しようとする課題」 ディジタル試験回路２とアナログ試験回路３がそれぞれ
に設けたタイミング発生器４と８によって動作する構造
のためディジタル試験回路２とアナログ試験回路３の動
作を同期させることができる周波数は極く限られた周波
数に制限される欠点がある。

つまり、ディジタル試験回路２とアナログ試験回路３を
ある周波数で同期させたとしても、ディジタル試験回路
２のタイミング発生周期をわずかずつずらしていくと、
アナログ試験回路３のタイミング発生器８は同期から外
れてしまうことになる。

このためディジタル試験回路２のタイミング発生器４か
ら出力されるタイミング信号をアナログ試験回路３で流
用することが考えられるが、デイジタル試験回路２に設
けたタイミング発生器４は第４図に示したようにタイミ
ング信号の周期をわずかずつ周期を変化させる手段とし
て遅延発生、器１４、Ａ〜１４Ｎを用いているから、遅
延発生器１４Ａ〜１４Ｎの遅延量のバラツキによってタ
イミング信号にジッタを与える欠点がある。

このジッタはアナログ試験回路３で許容するジッタ量１
０ピュ秒以下より大きい１００ピユ秒程度となり、アナ
ログ試験回路のタイミング信号として流用することはで
きない。

「課題を解決するための手段」 この発明ではディジタル試験回路のタイミング発生器か
ら出力されるタイミング信号をジッタ除去回路に与え、
ジッタ除去回路からジッタが除去されたタイミング信号
を得るように構成し、このジッタが除去されたタイミン
グ信号をアナログ試験回路のタイミング信号として利用
するように構成する。

この発明によればディジタル試験回路に設けたタイミン
グ発生器が出力するタイミング信号をジツタ除去回路で
ジッタを除去し、このジッタが除去されたタイミング信
号をアナログ試験回路で流用する構造としたからディジ
タル試験回路とアナログ試験回路の動作を常に同期した
状態で試験を行うことができる。

よって、被試験ＩＣのディジタル回路とアナログ回路を
広い周波数範囲にわたって正しい状態で試験を行うこと
ができる。

「実施例」 第１図にこの発明の実施例を示す。第１図に符号２を付
して示す部分はディジタル試験回路を示し、３はアナロ
グ試験回路を示す。

ディジタル試験回路２は従来の構造と全（同じである。

この発明の特徴とする構成はアナログ試験回路３にジッ
タ除去回路１７を設け、このジッタ除去回路１７にディ
ジタル試験回路４に設けたタイミング発生器４からタイ
ミング信号を与え、タイミング発生器４が出力するタイ
ミング信号からジッタを除去し、ジッタを除去したタイ
ミング信号をＤＡ変換器９及びＡＤ変換器１１のクロッ
クパルスとして利用する構造とした点である。

ジッタ除去回路１７は例えば第２図に示すように構成す
ることができる。

この例ではフェイズロックドループ（以下ＰＬＬと称す
）を用いてジッタ除去回路１７を構成した場合を示す。

つまり、ＰＬＬは位相比較器１７Ａと、ローパスフィル
タ１７Ｂと、電圧制御型発振器１７Ｃとによって構成さ
れる。

入力端子１７Ｄにディジタル試験回路２に設けたタイミ
ング発生器４が出力するタイミング信号を与える。この
タイミング信号は位相比較器１７Ａにおいて電圧制御発
振器１７Ｃの発振信号と位相比較される。位相比較器１
７Ａの位相比較出力はローパスフィルタ１７Ｂで低域成
分だけが取り出され、そのろ波出力が電圧制御型発振器
１７Ｃの電圧制御端子に入力される。

このＰＬＬの構造によって電圧制御発振器１７Ｃは入力
端子１７Ｄに与えたタイミング信号に同期した周波数で
発振し、その発振信号をＤＡ変換器９とＡＤ変換器１１
にクロックパルスとして与える。

電圧制御発振器１７Ｃの発振周波数は入力端子１７Ｄに
入力されるタイミング信号の周波数に同期するが、ジッ
タは除去される。

つまり、タイミング発生器４が出力するタイミング信号
の周波数がわずかずつ或いは大幅に変化したとしても、
その変化が直流的な変化であれば、電圧制御発振器１７
Ｃはその周波数変化に追従して発振周波数を変化させる
。

これに対し、ジッタのように比較的速い変化に対しては
電圧制御発振器１７Ｃの発振周波数は応動しないから、
ジッタは除去される。

よって、この電圧制御発振器１７Ｃから出力される発振
信号をクロック分配器１７Ｅで２分配し、一方をＤＡ変
換器９に与え、他方をＡＤ変換器１１に与えることによ
ってＤＡ変換器９とＡＤ変換器１１をジッタのないクロ
ックパルスで動作させることができる。

「発明の効果」 以上説明したように、この発明によれば、ディジタル試
験回路２に設けたタイミング発生器４のタイミング信号
をアナログ試験回路３で流用できるように構成したから
、ディジタル試験回路２で使うタイミング信号の周期を
変化させるとアナログ試験回路３のタイミング信号もそ
の変化に追従して変化する。

よって、ディジタル試験回路２とアナログ試験回路３を
常に同期した状態で動作させることができるため、広い
周波数範囲にわたって同期関係を保った状態で試験を行
うことができ、信頼性の高い試験を行うことができる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
この発明に用いるジッタ除去回路の一例を説明するため
のブロック図、第３図は従来のディジタル−アナログ混
成ＩＣ用試験装置の構成を説明するためのブロック図、
第４図はディジタル試験回路に用いるタイミング発生器
の内部構造を説明するためのブロック図、第５図は第４
図の動作を説明するためのタイミングチャートである。 １：被試験ＩＣ１２°デイジタル試験回路、３：アナロ
グ試験回路、４：タイミング発生器、５：パターン発生
器、６：実波形発生器、７：論理比較器、９：ＤＡ変換
器、１１°ＡＤ変換器、１７：ジッタ除去回路。

Claims (1)

【特許請求の範囲】
1. （１）Ａ、タイミング発生器と、このタイミング発生器
   から出力されるタイミング信号に同期して試験パターン
   信号を出力するパターン発生器と、このパターン発生器
   から出力されるパターン信号を実波形信号に変換して被
   試験ＩＣに与える波形発生部とを具備したディジタル試
   験回路と、 Ｂ、被試験ＩＣのアナログ系回路に任意波形を持つアナ
   ログ信号を与えるＤＡ変換器と、被試験ＩＣのアナログ
   系回路から出力されるアナログ信号をディジタル信号に
   変換するＡＤ変換器と、このＡＤ変換器から出力される
   ディジタル信号を期待値と比較し、被試験ＩＣの良否を
   判定する判定回路とを具備したアナログ試験回路と、 Ｃ、上記ディジタル試験回路に設けられたタイミング発
   生器と、上記アナログ試験回路に設けられたＤＡ変換器
   およびＡＤ変換器との間に設けられ、上記タイミング発
   生器から出力されるタイミング信号からジッタを除去し
   て上記ＤＡ変換器およびＡＤ変換器にタイミング信号を
   与えるジッタ除去回路と、 によって構成したアナログ−ディジタル混成ＩＣ用試験
   装置。