JP2710537B2 - クロック発生器、クロック発生方法、および標本化データ・システム - Google Patents
クロック発生器、クロック発生方法、および標本化データ・システムInfo
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
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- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
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Description
【０００１】
【産業上の利用分野】本発明は、クロック発生器におい
て用いる分数周波数分割に関し、さらに詳細には、オー
バーサンプリングされるアナログ／デジタル（Ａ／Ｄ）
変換器およびデジタル／アナログ（Ｄ／Ａ）変換器を用
いる通信システムなどの標本化データ通信システムにお
いて用いるクロック発生器に関する。
て用いる分数周波数分割に関し、さらに詳細には、オー
バーサンプリングされるアナログ／デジタル（Ａ／Ｄ）
変換器およびデジタル／アナログ（Ｄ／Ａ）変換器を用
いる通信システムなどの標本化データ通信システムにお
いて用いるクロック発生器に関する。
【０００２】
【従来の技術】同期デジタル受信機またはオーバーサン
プリングされるＡ／ＤまたはＤ／Ａ変換器などの最近の
通信システムでは、一般に、異なるクロック周波数を発
生することが必要となり、それらの最小公倍数（ＬＣ
Ｍ）は、実際に発生させるには高すぎる周波数となる。
この結果、ＬＣＭよりは低い高い周波数基準を選び、分
数分割を用いてシステムに対する所望の周波数の幾つか
を発生させる。しかしながら、分数分割によりタイミン
グ・ジッタが発生することが多い。
プリングされるＡ／ＤまたはＤ／Ａ変換器などの最近の
通信システムでは、一般に、異なるクロック周波数を発
生することが必要となり、それらの最小公倍数（ＬＣ
Ｍ）は、実際に発生させるには高すぎる周波数となる。
この結果、ＬＣＭよりは低い高い周波数基準を選び、分
数分割を用いてシステムに対する所望の周波数の幾つか
を発生させる。しかしながら、分数分割によりタイミン
グ・ジッタが発生することが多い。
【０００３】分数分割に代わるのは、多数の独立した基
準周波数を用いることである。これには、システム内部
の種々の周波数を共に同期させるために位相同期ループ
（ＰＬＬ）を用いる必要がある。一般に、ＰＬＬにもク
ロック・ジッタはあるが、分数分割器のそれよりも遥か
に低いレベルである。その代償として、このような方式
には、費用と複雑さが加わる。所与の因子の組に対しジ
ッタを減らすように分数分割されたクロックを発生させ
る種々の試みが為されてきた。一例が、米国特許第５，
０５２，０３１号（発明者：Ｎ．Ｊ．マロイ(Malloy)、
１９９１年発行）にある。ＰＬＬの出力クロックＦＯＵ
Ｔが、基準クロックＦＴＢの整数倍であり、一般に、ク
ロック分割過程の根本的な副産物であるジッタを有す
る。さらに具体的には、マロイの特許では、ＦＯＵＴ
は、所定の数列で交互にされた２つの整因子のうちの１
つによって各期間にＦＴＢを分割することによって生成
される。因子を交互にする処理は、ジッタの悪影響を軽
減するようにできる限り頻繁に、かつ可能な限り一様に
行われる。しかしながら、これらの一般的な指針以外に
は、ジッタの影響を軽減するように因子の最適な数列を
決定する特別な基準は何もない。５１．８４ＭＨｚの基
準クロックＦＴＢから１．５４４ＭＨｚの出力クロック
ＦＯＵＴを生成する唯一の例によって、１９３の期間に
わたって２つの因子（３３および３４）でＦＴＢを分割
する経験的に決定された数列が与えられるだけである。
準周波数を用いることである。これには、システム内部
の種々の周波数を共に同期させるために位相同期ループ
（ＰＬＬ）を用いる必要がある。一般に、ＰＬＬにもク
ロック・ジッタはあるが、分数分割器のそれよりも遥か
に低いレベルである。その代償として、このような方式
には、費用と複雑さが加わる。所与の因子の組に対しジ
ッタを減らすように分数分割されたクロックを発生させ
る種々の試みが為されてきた。一例が、米国特許第５，
０５２，０３１号（発明者：Ｎ．Ｊ．マロイ(Malloy)、
１９９１年発行）にある。ＰＬＬの出力クロックＦＯＵ
Ｔが、基準クロックＦＴＢの整数倍であり、一般に、ク
ロック分割過程の根本的な副産物であるジッタを有す
る。さらに具体的には、マロイの特許では、ＦＯＵＴ
は、所定の数列で交互にされた２つの整因子のうちの１
つによって各期間にＦＴＢを分割することによって生成
される。因子を交互にする処理は、ジッタの悪影響を軽
減するようにできる限り頻繁に、かつ可能な限り一様に
行われる。しかしながら、これらの一般的な指針以外に
は、ジッタの影響を軽減するように因子の最適な数列を
決定する特別な基準は何もない。５１．８４ＭＨｚの基
準クロックＦＴＢから１．５４４ＭＨｚの出力クロック
ＦＯＵＴを生成する唯一の例によって、１９３の期間に
わたって２つの因子（３３および３４）でＦＴＢを分割
する経験的に決定された数列が与えられるだけである。
【０００４】
【発明が解決しようとする課題】このように、従来の技
術には、所与の因子の対および入力クロック周波数の整
数倍でない所与の出力クロック周波数に対してジッタの
悪影響を軽減する因子の系列を生成する決定論的な技法
の必要性がある。
術には、所与の因子の対および入力クロック周波数の整
数倍でない所与の出力クロック周波数に対してジッタの
悪影響を軽減する因子の系列を生成する決定論的な技法
の必要性がある。
【０００５】
【課題を解決するための手段】本発明の一般的な実施例
によれば、クロック発生器は、各期間中に２つの整因子
のうちの１つで入力クロック周波数を割る手段、ユーク
リッドの最大公約数を求める定理の商によって決定され
る数列で因子を交互にする手段を備えている。この方法
によって、所与の因子の対に対し出力クロック周波数に
おけるジッタの悪影響が確実に軽減される。
によれば、クロック発生器は、各期間中に２つの整因子
のうちの１つで入力クロック周波数を割る手段、ユーク
リッドの最大公約数を求める定理の商によって決定され
る数列で因子を交互にする手段を備えている。この方法
によって、所与の因子の対に対し出力クロック周波数に
おけるジッタの悪影響が確実に軽減される。
【０００６】オーバーサンプリングされるＡ／Ｄまたは
Ｄ／Ａ変換器（例えば、コーデック）において使用され
る好ましい実施例において、オーバーサンプリング・ク
ロックは、入力クロックとは整数関係になく、前記の方
法により入力クロックから生成される。さらに具体的に
は、因子を交互にする手段が、各カウンタがユークリッ
ドの商に従って先行するカウンタのインクリメントまた
はデクリメントを行う一続きの独立したカウンタを備え
ている。
Ｄ／Ａ変換器（例えば、コーデック）において使用され
る好ましい実施例において、オーバーサンプリング・ク
ロックは、入力クロックとは整数関係になく、前記の方
法により入力クロックから生成される。さらに具体的に
は、因子を交互にする手段が、各カウンタがユークリッ
ドの商に従って先行するカウンタのインクリメントまた
はデクリメントを行う一続きの独立したカウンタを備え
ている。
【０００７】本発明の重要な利点は、種々の異なる周波
数および異なる因子に対して決定論的であり、従ってプ
ログラムが可能なことである。例えば、コーデックの場
合、入力クロックおよびシステム・クロックの周波数が
互いに整数の関係にない場合でも、ＰＬＬやその他の高
価な方式を必要とすることなくコーデックの入力クロッ
ク周波数をシステムのクロック周波数に整合させる柔軟
性が本発明により与えられる。
数および異なる因子に対して決定論的であり、従ってプ
ログラムが可能なことである。例えば、コーデックの場
合、入力クロックおよびシステム・クロックの周波数が
互いに整数の関係にない場合でも、ＰＬＬやその他の高
価な方式を必要とすることなくコーデックの入力クロッ
ク周波数をシステムのクロック周波数に整合させる柔軟
性が本発明により与えられる。
【０００８】
【実施例】本発明の種々の実施例を詳細に説明する前
に、それらを実施するための原理的基礎を形成するユー
クリッドの定理を最初に考察する。
に、それらを実施するための原理的基礎を形成するユー
クリッドの定理を最初に考察する。
【０００９】ユークリッドの定理 ２つの整数ａおよびｂ（ａ＞ｂ）を割り切る最大公約整
数ｄを求めるユークリッドの定理（互除法）は、シュプ
リンガー・フェアラーク（Springer-Verlag）の「高速
フーリエ変換と畳み込みアルゴリズム（Fast Fourier T
ransforms andConvolution Algorithms）」（１９８２
年、第４〜７ページ）においてＨ．Ｊ．ナスボーマ（Nu
ssbaumer）によって、商ｑkおよび剰余ｒkにより次のよ
うに説明されている。
数ｄを求めるユークリッドの定理（互除法）は、シュプ
リンガー・フェアラーク（Springer-Verlag）の「高速
フーリエ変換と畳み込みアルゴリズム（Fast Fourier T
ransforms andConvolution Algorithms）」（１９８２
年、第４〜７ページ）においてＨ．Ｊ．ナスボーマ（Nu
ssbaumer）によって、商ｑkおよび剰余ｒkにより次のよ
うに説明されている。
【数１】
【００１０】最後から２番目の剰余ｒk＝ｄが、整数ａ
およびｂの最大の整数因子であり、商ｑk（ｋ＝１，
２，．．．）が、出力クロックにおけるジッタの悪影響
を軽減するように入力クロックの因子の対ＮおよびＮ＋
１を交互にする数列を決定するために使用される。
およびｂの最大の整数因子であり、商ｑk（ｋ＝１，
２，．．．）が、出力クロックにおけるジッタの悪影響
を軽減するように入力クロックの因子の対ＮおよびＮ＋
１を交互にする数列を決定するために使用される。
【００１１】この定理を本発明の構想に適用する場合、
剰余は、ゼロである最後の剰余を除いて、正負の何れに
選んでも良い。したがって、式（３）〜（５）の左辺
は、ｉ＝１，２，．．．（ｋ−１）のとき、絶対値｜ｒ
i｜でなければならないことを発見した。また、後述の
理由から、ステップ（２）〜（５）において次の基準が
満たされなければならないことも分かった。
剰余は、ゼロである最後の剰余を除いて、正負の何れに
選んでも良い。したがって、式（３）〜（５）の左辺
は、ｉ＝１，２，．．．（ｋ−１）のとき、絶対値｜ｒ
i｜でなければならないことを発見した。また、後述の
理由から、ステップ（２）〜（５）において次の基準が
満たされなければならないことも分かった。
【数２】
【００１２】これらの原理をクロック発生器の一般的な
設計に適用すると、ｆinおよびｆoutをそれぞれ発生器
の入力および出力の周波数とした場合、ｆout＝ｆin／
（ａ／ｂ）となる出力周波数ｆoutを得ることができ
る。オーバーサンプリング・クロック周波数ｆso＝ｆ
outであるようなシグマ−デルタ・コーデックの設計に
対するこれらの原理の応用を以下において説明する。
設計に適用すると、ｆinおよびｆoutをそれぞれ発生器
の入力および出力の周波数とした場合、ｆout＝ｆin／
（ａ／ｂ）となる出力周波数ｆoutを得ることができ
る。オーバーサンプリング・クロック周波数ｆso＝ｆ
outであるようなシグマ−デルタ・コーデックの設計に
対するこれらの原理の応用を以下において説明する。
【００１３】シグマ−デルタ・コーデック 図１のシグマ−デルタ・コーデック１２において、アナ
ログ信号ｘ（ｔ）はデジタル（即ち、ＰＣＭ）信号ｙ
（ｎ）に変換され、またその逆の変換も行われる。コー
デック１２は、アナログ／デジタル変換器１２．１およ
びデジタル／アナログ変換器１２．２のほかクロック発
生器１０にも結合されたコントローラ１２．３からな
る。入力クロックｆinを、一般にＮ分割カウンタである
クロック発生器１０に加え、これにより、入力クロック
周波数を整数Ｎで割ってオーバーサンプリング・クロッ
クｆsoを発生させる。このｆsoをコントローラ１２．３
に加えると、これによって、基本帯域標本化クロックｆ
sbが各変換器に加えられる。コントローラは、間引き因
子Ｍ＝ｆso／ｆsbを持つので、ｆin＝ＮＭｆsbとなる。
ログ信号ｘ（ｔ）はデジタル（即ち、ＰＣＭ）信号ｙ
（ｎ）に変換され、またその逆の変換も行われる。コー
デック１２は、アナログ／デジタル変換器１２．１およ
びデジタル／アナログ変換器１２．２のほかクロック発
生器１０にも結合されたコントローラ１２．３からな
る。入力クロックｆinを、一般にＮ分割カウンタである
クロック発生器１０に加え、これにより、入力クロック
周波数を整数Ｎで割ってオーバーサンプリング・クロッ
クｆsoを発生させる。このｆsoをコントローラ１２．３
に加えると、これによって、基本帯域標本化クロックｆ
sbが各変換器に加えられる。コントローラは、間引き因
子Ｍ＝ｆso／ｆsbを持つので、ｆin＝ＮＭｆsbとなる。
【００１４】しかしながら、到来するクロックｆinが必
要とされるオーバーサンプリング・クロック周波数ｆso
の整数倍でない（としても、必要とされる基本帯域標本
化周波数ｆsbの倍数である）ときに問題となる。このよ
うな場合、クロック発生器は、単純なＮ分割カウンタで
は有り得ず、一般に、各標本期間に２つの因子Ｎおよび
Ｎ＋１（または、Ｎ−１およびＮ）のうちの１つでｆin
が割られるような一層複雑な設計となる。前述のよう
に、この方法ではｆsoにジッタを生じる。所与の因子の
対に対してジッタの悪影響を軽減するために、既に説明
したユークリッドの定理によって２つの因子の数列を決
定する。
要とされるオーバーサンプリング・クロック周波数ｆso
の整数倍でない（としても、必要とされる基本帯域標本
化周波数ｆsbの倍数である）ときに問題となる。このよ
うな場合、クロック発生器は、単純なＮ分割カウンタで
は有り得ず、一般に、各標本期間に２つの因子Ｎおよび
Ｎ＋１（または、Ｎ−１およびＮ）のうちの１つでｆin
が割られるような一層複雑な設計となる。前述のよう
に、この方法ではｆsoにジッタを生じる。所与の因子の
対に対してジッタの悪影響を軽減するために、既に説明
したユークリッドの定理によって２つの因子の数列を決
定する。
【００１５】特に、この定理をオーバーサンプリングさ
れるシグマ−デルタ・コーデックの設計に適用する場
合、まず、コーデックのパラメータに関する整数ａおよ
びｂを次のように特定する。 ａ＝ｆin／ｆsb （７） ｂ＝Ｍ＝ｆso／ｆsb （８） 式（７）および（８）を式（１）および（２）に代入
し、（１）から（５）までの式の計算を、ゼロの剰余が
得られるまで、実行する。このようにすると、商ｑ1は
剰余Ｎに等しく、商ｑk（ｋ＝２，３，．．．）によっ
て、因子ＮおよびＮ＋１（または、Ｎ−１およびＮ）の
所望の数列が決定される。
れるシグマ−デルタ・コーデックの設計に適用する場
合、まず、コーデックのパラメータに関する整数ａおよ
びｂを次のように特定する。 ａ＝ｆin／ｆsb （７） ｂ＝Ｍ＝ｆso／ｆsb （８） 式（７）および（８）を式（１）および（２）に代入
し、（１）から（５）までの式の計算を、ゼロの剰余が
得られるまで、実行する。このようにすると、商ｑ1は
剰余Ｎに等しく、商ｑk（ｋ＝２，３，．．．）によっ
て、因子ＮおよびＮ＋１（または、Ｎ−１およびＮ）の
所望の数列が決定される。
【００１６】一般に、因子の所望の数列は、次のように
整数因子Ｓ1およびＳ1´を最初に定義することによって
決定される。 Ｓ1＝ｑ1＝Ｎ （９） ｑ2＞０ならば、 Ｓ1´＝Ｎ＋１ （１０） ただし、ｑ2＜０ならば、 Ｓ1´＝Ｎ−１ （１１） そして、数列Ｓ2は次のように定義される。
整数因子Ｓ1およびＳ1´を最初に定義することによって
決定される。 Ｓ1＝ｑ1＝Ｎ （９） ｑ2＞０ならば、 Ｓ1´＝Ｎ＋１ （１０） ただし、ｑ2＜０ならば、 Ｓ1´＝Ｎ−１ （１１） そして、数列Ｓ2は次のように定義される。
【数３】 ここで、指数は、整数因子Ｎが｜ｑk｜−１回繰り返さ
れることを意味するが、整数因子（Ｎ＋１）または（Ｎ
−１）は１回だけ使用される。同様に、各ｋ（ｋ＞２、
かつｑk≠０）に対し、シーケンスＳkが、次の式によっ
て与えられる。
れることを意味するが、整数因子（Ｎ＋１）または（Ｎ
−１）は１回だけ使用される。同様に、各ｋ（ｋ＞２、
かつｑk≠０）に対し、シーケンスＳkが、次の式によっ
て与えられる。
【数４】 ただし、指数により括弧内のシーケンス（即ち、
Ｓk-1）が｜ｑk｜−１回繰り返されるものと定義する
が、因子Ｓk-1´は１回使用されるだけである。このよ
うに続けていくと、ｑk+1＞０の場合、
Ｓk-1）が｜ｑk｜−１回繰り返されるものと定義する
が、因子Ｓk-1´は１回使用されるだけである。このよ
うに続けていくと、ｑk+1＞０の場合、
【数５】 となり、さらに、ｑk+1＜０の場合、
【数６】 となる。
【００１７】全体的な系列を見るもう１つの方法は、次
のとおりである。まず、時間Ｎ／ｆinのクロック期間が
｜ｑ2｜−１個ある。ｑ2番目の期間に、Ｎが１だけイン
クリメントされてＮ＋１となる（ｑ2の符号によって
は、デクリメントされてＮ−１となる）。従って、最初
のｑ2−１期間のあとに、時間（Ｎ＋１）／ｆinのクロ
ック期間が１個だけ続く。この系列は、｜ｑ3｜−１回
繰り返される。ｑ3番目の系列が始まる前に、｜ｑ2｜−
１が１だけデクリメントされて｜ｑ2｜−２となる（ま
たは、ｑ3が正ならばインクリメントされる）ので、次
の系列は、持続時間Ｎ／ｆinの｜ｑ2｜−１個のクロッ
ク期間の後に時間Ｎ＋１／ｆinのクロック期間が１個だ
け続くものとなり、さらに必要であれば、ｑ4およびよ
り高次のｑに対しても同様に続ける。この全体的な系列
により、Ｔ＝１／ｆsbの全期間にわたり合計Ｍのクロッ
ク期間が生成され、ｆsbの割合で繰り返される。これら
の系列を分かりやすくするため、数値例を後述する。
のとおりである。まず、時間Ｎ／ｆinのクロック期間が
｜ｑ2｜−１個ある。ｑ2番目の期間に、Ｎが１だけイン
クリメントされてＮ＋１となる（ｑ2の符号によって
は、デクリメントされてＮ−１となる）。従って、最初
のｑ2−１期間のあとに、時間（Ｎ＋１）／ｆinのクロ
ック期間が１個だけ続く。この系列は、｜ｑ3｜−１回
繰り返される。ｑ3番目の系列が始まる前に、｜ｑ2｜−
１が１だけデクリメントされて｜ｑ2｜−２となる（ま
たは、ｑ3が正ならばインクリメントされる）ので、次
の系列は、持続時間Ｎ／ｆinの｜ｑ2｜−１個のクロッ
ク期間の後に時間Ｎ＋１／ｆinのクロック期間が１個だ
け続くものとなり、さらに必要であれば、ｑ4およびよ
り高次のｑに対しても同様に続ける。この全体的な系列
により、Ｔ＝１／ｆsbの全期間にわたり合計Ｍのクロッ
ク期間が生成され、ｆsbの割合で繰り返される。これら
の系列を分かりやすくするため、数値例を後述する。
【００１８】ジッタの影響を軽減するように因子の所望
のシーケンスを実施する１つの構想を図２に示す。クロ
ック発生器２０は、カウンタＣ１，Ｃ２，Ｃ３，Ｃ
４．．．の連鎖からなり、それぞれのカウンタのパラメ
ータｑ1、ｑ2、ｑ3およびｑ4は、式（７）および（８）
において定義される整数にユークリッドの定理を適用す
ることによって得られる商である。
のシーケンスを実施する１つの構想を図２に示す。クロ
ック発生器２０は、カウンタＣ１，Ｃ２，Ｃ３，Ｃ
４．．．の連鎖からなり、それぞれのカウンタのパラメ
ータｑ1、ｑ2、ｑ3およびｑ4は、式（７）および（８）
において定義される整数にユークリッドの定理を適用す
ることによって得られる商である。
【００１９】Ｎ分割カウンタＣ１は、続くカウンタＣ２
の決定に従いＮによって、またはＮ＋１（またはＮ−
１、Ｎ）によって、即ち、Ｃ２の対応する出力ＩＮＣＯ
およびＤＥＣＯからＣ１へのインクリメント（ＩＮＣ）
入力またはデクリメント（ＤＥＣ）入力によって入力ク
ロックｆinを割る。同様に、シーケンス・カウンタＣ３
は、カウンタＣ２のシーケンス処理を制御し、シーケン
ス・カウンタＣ４は、カウンタＣ３のシーケンス処理を
制御するというように、続く。
の決定に従いＮによって、またはＮ＋１（またはＮ−
１、Ｎ）によって、即ち、Ｃ２の対応する出力ＩＮＣＯ
およびＤＥＣＯからＣ１へのインクリメント（ＩＮＣ）
入力またはデクリメント（ＤＥＣ）入力によって入力ク
ロックｆinを割る。同様に、シーケンス・カウンタＣ３
は、カウンタＣ２のシーケンス処理を制御し、シーケン
ス・カウンタＣ４は、カウンタＣ３のシーケンス処理を
制御するというように、続く。
【００２０】相互接続の観点から、各カウンタは、
（１）クロックＣＫ入力に入力クロックが与えられ、さ
らに（２）商入力端子Ｄおよび（３）イネーブル出力Ｅ
ＮＯを持つ。また、カウンタＣ２，Ｃ３，Ｃ４．．．
は、（１）基本帯域標本化クロックｆsbが（選択によ
り）加えられる同期ＳＹＮＣ入力、および（２）イネー
ブル入力ＥＮも有する。最後に、カウンタＣ１の出力ク
ロック端子ＣＫＯにより、オーバーサンプリング・クロ
ックｆsoをコントローラ１２．３に加える。
（１）クロックＣＫ入力に入力クロックが与えられ、さ
らに（２）商入力端子Ｄおよび（３）イネーブル出力Ｅ
ＮＯを持つ。また、カウンタＣ２，Ｃ３，Ｃ４．．．
は、（１）基本帯域標本化クロックｆsbが（選択によ
り）加えられる同期ＳＹＮＣ入力、および（２）イネー
ブル入力ＥＮも有する。最後に、カウンタＣ１の出力ク
ロック端子ＣＫＯにより、オーバーサンプリング・クロ
ックｆsoをコントローラ１２．３に加える。
【００２１】任意の所与のパラメータ集合ｆin／ｆsbお
よびＭに対し、クロック発生器に必要なカウンタの数
は、ユークリッドの定理に関する計算方法による。即
ち、ゼロの剰余に到達するために必要なステップ数が少
ないほど、必要なカウンタの数の少なくなる。このた
め、正負の両方の剰余ｒkを調べて、各ステップにおい
て式（６）の基準を満たす必要がある。
よびＭに対し、クロック発生器に必要なカウンタの数
は、ユークリッドの定理に関する計算方法による。即
ち、ゼロの剰余に到達するために必要なステップ数が少
ないほど、必要なカウンタの数の少なくなる。このた
め、正負の両方の剰余ｒkを調べて、各ステップにおい
て式（６）の基準を満たす必要がある。
【００２２】ＳＹＮＣ入力にｆsbを加えるのは任意であ
ると指摘したが、ＳＹＮＣ入力を与える方が望ましい場
合もある。つまり、最大公約数ｄ＝１の場合（即ち、ａ
およびｂが互いに素である場合）、最後のシーケンスは
ｆsbの各周期において一度しか発生しないので、最後の
商｜ｑk｜は、計算値より幾分小さくても許される。事
実、最後のｑk（したがって、これに対応するカウン
タ）を完全に省略できる場合もある。やはり、これらの
代替的な構想も本発明の範囲にはいる。
ると指摘したが、ＳＹＮＣ入力を与える方が望ましい場
合もある。つまり、最大公約数ｄ＝１の場合（即ち、ａ
およびｂが互いに素である場合）、最後のシーケンスは
ｆsbの各周期において一度しか発生しないので、最後の
商｜ｑk｜は、計算値より幾分小さくても許される。事
実、最後のｑk（したがって、これに対応するカウン
タ）を完全に省略できる場合もある。やはり、これらの
代替的な構想も本発明の範囲にはいる。
【００２３】例Ｉ この例により、ｆin＝２．０４８ＭＨｚかつＭ＝１２５
であるようなオーバーサンプリングされるコーデックの
設計を説明する。式（７）および（８）から、ａ＝２５
６かつｂ＝１２５となる。これらの値を式（１）に代入
して計算すると、次のようになる。 ２５６＝１２５（２） ＋ ６ （１７） １２５＝ ６（２１）− １ （１８） ６＝ −１（−６）＋ ０ （１９）
であるようなオーバーサンプリングされるコーデックの
設計を説明する。式（７）および（８）から、ａ＝２５
６かつｂ＝１２５となる。これらの値を式（１）に代入
して計算すると、次のようになる。 ２５６＝１２５（２） ＋ ６ （１７） １２５＝ ６（２１）− １ （１８） ６＝ −１（−６）＋ ０ （１９）
【００２４】括弧内の数字は、因子Ｎ＝ｑ1＝２および
続くパラメータｑ2＝２１およびｑ3＝−６を決定する商
である。この結果得られるシーケンスは、持続時間２／
２．０４８ＭＨｚに２０クロック期間があり、２１番目
の期間（ｑ2＝２１）にＮが１だけインクリメントされ
てＮ＝３となるので、最初の２０期間の後に持続時間３
／２．０４８ＭＨｚの１クロック期間が続く。このシー
ケンスが、５回繰り返される。６番目のシーケンス（｜
ｑ3｜＝６）の開始直前に、ｑ3の符号が負のためｑ2が
１だけデクリメントされて１９となるので、次の（そし
て最後の）シーケンスは、それぞれの持続時間が２／
２．０４８ＭＨｚの１９クロック期間の後に持続時間３
／２．０４８ＭＨｚの１クロック期間が付いたものとな
る。このシーケンス全体により、総周期１２５μｓ（１
／ｆsb）にわたって合計１２５クロック期間が生成さ
れ、ｆsb＝８ｋＨｚの割合で繰り返される。
続くパラメータｑ2＝２１およびｑ3＝−６を決定する商
である。この結果得られるシーケンスは、持続時間２／
２．０４８ＭＨｚに２０クロック期間があり、２１番目
の期間（ｑ2＝２１）にＮが１だけインクリメントされ
てＮ＝３となるので、最初の２０期間の後に持続時間３
／２．０４８ＭＨｚの１クロック期間が続く。このシー
ケンスが、５回繰り返される。６番目のシーケンス（｜
ｑ3｜＝６）の開始直前に、ｑ3の符号が負のためｑ2が
１だけデクリメントされて１９となるので、次の（そし
て最後の）シーケンスは、それぞれの持続時間が２／
２．０４８ＭＨｚの１９クロック期間の後に持続時間３
／２．０４８ＭＨｚの１クロック期間が付いたものとな
る。このシーケンス全体により、総周期１２５μｓ（１
／ｆsb）にわたって合計１２５クロック期間が生成さ
れ、ｆsb＝８ｋＨｚの割合で繰り返される。
【００２５】本発明の好ましい実施例により、前記のシ
ーケンスから、第１のカウンタＣ１にｑ1＝Ｎ＝２を適
用し、第２のカウンタＣ２にｑ2＝２１を適用し、第３
のカウンタＣ３にｑ3＝−６を適用した図２に示した種
類のクロック発生器を設計した。第４のカウンタＣ４は
使用していない。
ーケンスから、第１のカウンタＣ１にｑ1＝Ｎ＝２を適
用し、第２のカウンタＣ２にｑ2＝２１を適用し、第３
のカウンタＣ３にｑ3＝−６を適用した図２に示した種
類のクロック発生器を設計した。第４のカウンタＣ４は
使用していない。
【００２６】ジッタの観点から、クロック発生器がシグ
マ−デルタ・コーデックにおいて用いられた場合、最初
に側音イメージをコンピュータ・シミュレーションによ
って測定した。即ち、ｎを整数とした場合に、ｎｆsb±
ｆaにおける雑音または歪の生成分を周波数ｆa＝３ｋＨ
ｚのシヌソイド（sinusoid）であるアナログ信号ｘ
（ｔ）に対してシミュレートした。３／２．０４８ＭＨ
ｚの６クロックの期間が前述のように展開されたとき、
側音イメージは、アナログ入力レベルより８０ｄＢ以上
低くなった。これらのシミュレーションは、実際のコー
デックで確認した。これに対して、３／２．０４８ＭＨ
ｚの６クロック期間を（例えば、各クロック周期の終わ
りに）グループ化したシミュレーションでは、側音イメ
ージがアナログ入力レベルより僅か４５ｄＢしか低くな
く、多くの用途にとって高すぎることが示された。
マ−デルタ・コーデックにおいて用いられた場合、最初
に側音イメージをコンピュータ・シミュレーションによ
って測定した。即ち、ｎを整数とした場合に、ｎｆsb±
ｆaにおける雑音または歪の生成分を周波数ｆa＝３ｋＨ
ｚのシヌソイド（sinusoid）であるアナログ信号ｘ
（ｔ）に対してシミュレートした。３／２．０４８ＭＨ
ｚの６クロックの期間が前述のように展開されたとき、
側音イメージは、アナログ入力レベルより８０ｄＢ以上
低くなった。これらのシミュレーションは、実際のコー
デックで確認した。これに対して、３／２．０４８ＭＨ
ｚの６クロック期間を（例えば、各クロック周期の終わ
りに）グループ化したシミュレーションでは、側音イメ
ージがアナログ入力レベルより僅か４５ｄＢしか低くな
く、多くの用途にとって高すぎることが示された。
【００２７】例ＩＩ ａ＝２５６かつＭ＝１２５の場合に対して例Ｉを繰り返
した。ただし、例証の目的で、｜ｒk+1｜≦１／２｜ｒk
｜という条件は省いて、次のように存在し得る望ましく
ない結果の実例を示した。 ２５６＝１２５（２） ＋ ６ （２０） １２５＝ ６（２０）＋ ５ （２１） ６＝ ５（１） ＋ １ （２２） ５＝ １（５） ＋ ０ （２３）
した。ただし、例証の目的で、｜ｒk+1｜≦１／２｜ｒk
｜という条件は省いて、次のように存在し得る望ましく
ない結果の実例を示した。 ２５６＝１２５（２） ＋ ６ （２０） １２５＝ ６（２０）＋ ５ （２１） ６＝ ５（１） ＋ １ （２２） ５＝ １（５） ＋ ０ （２３）
【００２８】剰余５の絶対値は剰余６の絶対値の１／２
より小さくないことに注意する必要がある。この計算に
より、ｑ1＝Ｎ＝２、ｑ2＝２０、ｑ3＝１、そしてｑ4＝
５の４つのカウンタを備えた設計が示される。例Ｉと対
比して、この設計は、余分な装備を必要とするので、よ
り広いチップ面積およびより高い費用を要する。さら
に、ｑ3＝１であるため、第３のカウンタが各期間ごと
に第２のカウンタをインクリメントするので、この利用
は幾分疑問のあるものとなる。
より小さくないことに注意する必要がある。この計算に
より、ｑ1＝Ｎ＝２、ｑ2＝２０、ｑ3＝１、そしてｑ4＝
５の４つのカウンタを備えた設計が示される。例Ｉと対
比して、この設計は、余分な装備を必要とするので、よ
り広いチップ面積およびより高い費用を要する。さら
に、ｑ3＝１であるため、第３のカウンタが各期間ごと
に第２のカウンタをインクリメントするので、この利用
は幾分疑問のあるものとなる。
【００２９】例ＩＩＩ この例では、ｆin＝２３．３２８ＭＨｚ、ｆsb＝８ｋＨ
ｚ、かつＭ＝１２５、したがってｆin／ｆsb＝２９１６
であるような図２に示した種類のオーバーサンプリング
されるコーデックを説明する。式（１）から式（８）の
計算を用いて、 ｑ1＝Ｎ＝２３、ｑ2＝３、ｑ3＝２０、かつｑ4＝２ または、 ｑ1＝Ｎ＝２３、ｑ2＝３、ｑ3＝２１、かつｑ4＝−２ としても同じであることが分かる。この場合のコンピュ
ータ・シミュレーションも入力レベルより８０ｄＢ低い
位置にシヌソイド・イメージを示した。
ｚ、かつＭ＝１２５、したがってｆin／ｆsb＝２９１６
であるような図２に示した種類のオーバーサンプリング
されるコーデックを説明する。式（１）から式（８）の
計算を用いて、 ｑ1＝Ｎ＝２３、ｑ2＝３、ｑ3＝２０、かつｑ4＝２ または、 ｑ1＝Ｎ＝２３、ｑ2＝３、ｑ3＝２１、かつｑ4＝−２ としても同じであることが分かる。この場合のコンピュ
ータ・シミュレーションも入力レベルより８０ｄＢ低い
位置にシヌソイド・イメージを示した。
【００３０】例ＩＶ この例により、前記のマロイ（Malloy）の特許に説明さ
れている種類のデジタルＰＬＬを説明する。この場合、
ａ＝ＦＴＢ／ＰＨＣＬＫ＝５１．８４ＭＨｚ／８ｋＨｚ
＝６４８０であり、かつｂ＝（マロイのカウンタ２８
の）Ｎ＝１９３である。式（１）から（８）を用いて、
ｑ1＝Ｎ＝３４、ｑ2＝−２、ｑ3＝−３、ｑ4＝６、そし
てｑ5＝−６であることを示すことができる。これらの
商によって定義されるシーケンスは、マロイのテーブル
Ｉに示されたものと同じシーケンスは生成せず、ジッタ
の影響をより軽減するものと予想される。
れている種類のデジタルＰＬＬを説明する。この場合、
ａ＝ＦＴＢ／ＰＨＣＬＫ＝５１．８４ＭＨｚ／８ｋＨｚ
＝６４８０であり、かつｂ＝（マロイのカウンタ２８
の）Ｎ＝１９３である。式（１）から（８）を用いて、
ｑ1＝Ｎ＝３４、ｑ2＝−２、ｑ3＝−３、ｑ4＝６、そし
てｑ5＝−６であることを示すことができる。これらの
商によって定義されるシーケンスは、マロイのテーブル
Ｉに示されたものと同じシーケンスは生成せず、ジッタ
の影響をより軽減するものと予想される。
【００３１】前記の構造は、本発明の原理の応用を表す
ために考案された多くの可能な実施例を単に説明するも
のである。この技術分野の当業者であれば、本発明の種
々の変形例が考えられるが、それらはいずれも本発明の
技術的範囲に包含される。特に、図２に示した種類の一
連のカウンタを用いて本発明の種々の実施例を実証した
が、当業者であれば、ユークリッドの商によって定義さ
れるシーケンスを別の形式のハードウェア、ソフトウェ
ア、またはこれらの両方によって（例えば、（プログラ
ムされたロジック・アレイから設計されたものなどの）
状態マシンまたは（ソフトウェア制御を有するものなど
の）マイクロコントローラで）容易に実施することがで
きる。
ために考案された多くの可能な実施例を単に説明するも
のである。この技術分野の当業者であれば、本発明の種
々の変形例が考えられるが、それらはいずれも本発明の
技術的範囲に包含される。特に、図２に示した種類の一
連のカウンタを用いて本発明の種々の実施例を実証した
が、当業者であれば、ユークリッドの商によって定義さ
れるシーケンスを別の形式のハードウェア、ソフトウェ
ア、またはこれらの両方によって（例えば、（プログラ
ムされたロジック・アレイから設計されたものなどの）
状態マシンまたは（ソフトウェア制御を有するものなど
の）マイクロコントローラで）容易に実施することがで
きる。
【００３２】
【発明の効果】以上述べたように、本発明によれば、所
与の因子の対および入力クロック周波数の整数倍でない
所与の出力クロック周波数に対してジッタの悪影響を軽
減する因子のシーケンスを決定論的に生成することがで
きる。
与の因子の対および入力クロック周波数の整数倍でない
所与の出力クロック周波数に対してジッタの悪影響を軽
減する因子のシーケンスを決定論的に生成することがで
きる。
【図１】クロック発生器が入力クロックｆinからオーバ
ーサンプリング・クロックｆsoを発生するシグマ−デル
タ・コーデックのブロック図である。
ーサンプリング・クロックｆsoを発生するシグマ−デル
タ・コーデックのブロック図である。
【図２】図１のクロック発生器を一連のカウンタとして
実施した本発明の好ましい実施例のブロック図である。
実施した本発明の好ましい実施例のブロック図である。
１０ クロック発生器 １２ コーデック（ｃｏｄｅｃ） １２．１ アナログ／デジタル変換器（Ａ／Ｄ） １２．２ デジタル／アナログ変換器（Ｄ／Ａ） １２．３ コントローラ
フロントページの続き (72)発明者 スティーヴン ロバート ノースワーシ ー アメリカ合衆国 18049 ペンシルヴェ ニア レハイカウンティー、エモウス、 ウッドファーン ドライヴ 6365 (56)参考文献 特開 昭57−502241（ＪＰ，Ａ) 特開 平２−96429（ＪＰ，Ａ) 特開 平３−128529（ＪＰ，Ａ) 特開 平４−227330（ＪＰ，Ａ) 特開 平５−14185（ＪＰ，Ａ)
Claims (9)
- 【請求項１】 入力クロック信号から出力クロック信号
を生成するクロック発生器において、入力クロック信号
の入力クロック周波数と出力クロック信号の出力クロッ
ク周波数の比は整数ではなく、二つの第１の整数の比に
よって定められ、前記クロック発生器は、 連続した複数の期間のそれぞれにおいて二つの第２の整
数のうちの一方で前記入力クロック周波数を割る分割手
段と、 前記二つの第２の整数を、前記二つの第１の整数の最大
公約数を決定するユークリッドの定理の商によって決め
られる系列に従って交互に並べる交互配列手段とからな
ることを特徴とするクロック発生器。 - 【請求項２】 前記分割手段は、Ｎ分割カウンタからな
り、Ｎが前記二つの第２の整数のうちの一方の整数であ
り、Ｎ＋１またはＮ−１が前記二つの第２の整数のうち
の他方の整数であり、 前記交互配列手段は、前記Ｎ分割カウンタが前記入力ク
ロック周波数をいつＮで割り、いつＮ−１またはＮ＋１
で割るかを制御するように結合された少なくとも一つの
連動カウンタのそれぞれが前記のユークリッドの商の一
つ一つに等しい一連のパラメータを有することを特徴と
する請求項１のクロック発生器。 - 【請求項３】 Ａ／Ｄ変換器、Ｄ／Ａ変換器、および
（１）オーバーサンプリング・クロック周波数ｆsoを受
信し、（２）基本帯域標本化周波数ｆsbを生成するため
に間引き因子Ｍでｆsoを割り、かつ（３）ｆsbを前記の
各変換器に供給するコントローラを備えたオーバーサン
プリングされるコーデックと、 （１）入力クロック周波数ｆinを受信し、（２）入力ク
ロック周波数から前記オーバーサンプリング・クロック
周波数ｆsoを生成し、（３）ｆsoを前記コントローラお
よび前記変換器に供給するクロック発生器を備え、 前記クロック発生器が、前記二つの第１の整数がｆin／
ｆsbおよびＭである請求項１または２のクロック発生器
からなることを特徴とする標本化データ・システム。 - 【請求項４】 前記カウンタのそれぞれが、ｆinが供給
されるクロック入力を備え、前記Ｎ分割カウンタが、ｆ
soを前記コントローラに供給するクロック出力を備え、
前記連動カウンタのそれぞれが、ｆsbが供給される同期
入力を備えたことを特徴とする請求項３のシステム。 - 【請求項５】 オーバーサンプリングされるＡ／Ｄ変換
器またはＤ／Ａ変換器、および（１）オーバーサンプリ
ング・クロック周波数ｆsoを受信し、（２）基本帯域標
本化周波数ｆsbを生成するために間引き因子Ｍでｆsoを
割り、かつ（３）ｆsbを前記変換器に供給するコントロ
ーラと、 （１）入力クロック周波数ｆinを受信し、（２）入力ク
ロック周波数から前記のオーバーサンプリング・クロッ
ク周波数ｆsoを生成し、（３）ｆsoを前記コントローラ
および前記変換器に供給するクロック発生器とを備え、 前記クロック発生器が、前記二つの第１の整数がｆin／
ｆsbおよびＭである前記の請求項１または２のクロック
発生器からなることを特徴とする標本化データ・システ
ム。 - 【請求項６】 前記カウンタのそれぞれが、ｆinが供給
されるクロック入力を備え、前記Ｎ分割カウンタが、ｆ
soを前記コントローラに供給するクロック出力を備え、
前記連動カウンタのそれぞれが、ｆsbが供給される同期
入力を備えたことを特徴とする請求項５のシステム。 - 【請求項７】 入力クロック信号から出力クロック信号
を生成するクロック発生方法において、入力クロック信
号の入力クロック周波数と出力クロック信号の出力クロ
ック周波数の比は整数ではなく、二つの第１の整数の比
によって定められ、前記クロック発生方法は、 連続した複数の期間のそれぞれにおいて二つの第２の整
数のうちの一方で前記入力クロック周波数を割る分割ス
テップと、 前記二つの第２の整数を、前記二つの第１の整数の最大
公約数を決定するユークリッドの定理の商によって決め
られる系列に従って交互に並べる交互配列ステップとか
らなることを特徴とするクロック発生方法。 - 【請求項８】 前記分割ステップは、前記入力クロック
周波数をＮで割るＮ分割ステップを含み、Ｎが前記二つ
の第２の整数のうちの一方の整数であり、Ｎ＋１または
Ｎ−１が前記二つの第２の整数のうちの他方の整数であ
り、 前記交互配列ステップは、前記入力クロック周波数をい
つＮで割り、いつＮ−１またはＮ＋１で割るかを制御す
る制御ステップを含み、当該制御ステップは、前記ユー
クリッドの定理の商によって決定されることを特徴とす
る請求項７の方法。 - 【請求項９】 クロック発生器、および、オーバーサン
プリングされるＡ／Ｄ変換器またはＤ／Ａ変換器を備え
た標本化データ・システムにおいて用いられ、 入力クロック周波数ｆinをクロック発生器に供給するス
テップと、 データ信号を基本帯域周波数ｆsbで生成または受信する
前記変換器に前記クロック発生器の前記出力クロック周
波数ｆsoを供給するステップを備え、 前記二つの第１の整数がｆin／ｆsbおよびｆso／ｆsbで
あることを特徴とする請求項７または８の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US871945 | 1992-04-22 | ||
| US07/871,945 US5287296A (en) | 1992-04-22 | 1992-04-22 | Clock generators having programmable fractional frequency division |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621807A JPH0621807A (ja) | 1994-01-28 |
| JP2710537B2 true JP2710537B2 (ja) | 1998-02-10 |
Family
ID=25358511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5116664A Expired - Lifetime JP2710537B2 (ja) | 1992-04-22 | 1993-04-21 | クロック発生器、クロック発生方法、および標本化データ・システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5287296A (ja) |
| EP (1) | EP0567269A3 (ja) |
| JP (1) | JP2710537B2 (ja) |
| KR (1) | KR960003063B1 (ja) |
| TW (1) | TW203156B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734877A (en) * | 1992-09-09 | 1998-03-31 | Silicon Graphics, Inc. | Processor chip having on-chip circuitry for generating a programmable external clock signal and for controlling data patterns |
| FR2704372B1 (fr) * | 1993-04-20 | 1995-05-24 | Commissariat Energie Atomique | Dispositif de division de fréquence. |
| US5528181A (en) * | 1994-11-02 | 1996-06-18 | Advanced Micro Devices, Inc. | Hazard-free divider circuit |
| US5794021A (en) * | 1994-11-02 | 1998-08-11 | Advanced Micro Devices, Inc. | Variable frequency clock generation circuit using aperiodic patterns |
| US6272465B1 (en) | 1994-11-02 | 2001-08-07 | Legerity, Inc. | Monolithic PC audio circuit |
| US5736893A (en) * | 1996-01-29 | 1998-04-07 | Hewlett-Packard Company | Digital method and apparatus for reducing EMI emissions in digitally-clocked systems |
| JPH09232944A (ja) * | 1996-01-29 | 1997-09-05 | Hewlett Packard Co <Hp> | デジタル分周方法とデジタル分周装置 |
| US5970110A (en) * | 1998-01-09 | 1999-10-19 | Neomagic Corp. | Precise, low-jitter fractional divider using counter of rotating clock phases |
| US6748408B1 (en) * | 1999-10-21 | 2004-06-08 | International Buisness Machines Corporation | Programmable non-integer fractional divider |
| US6535989B1 (en) * | 1999-12-22 | 2003-03-18 | Hewlett-Packard Company | Input clock delayed by a plurality of elements that are connected to logic circuitry to produce a clock frequency having a rational multiple less than one |
| US6590512B2 (en) * | 2001-04-23 | 2003-07-08 | Intel Corporation | Developing a desired output sampling rate for oversampled converters |
| US6789041B1 (en) * | 2001-05-08 | 2004-09-07 | Miranova Systems, Inc. | Bi-directional signal converter |
| US7032121B2 (en) * | 2002-01-10 | 2006-04-18 | Hatteras Networks | System for deriving desired output frequency by successively dividing clock signal frequency by ratios obtained by dividing clock signal frequency by common divisor and specific integer |
| US6856184B2 (en) * | 2003-01-15 | 2005-02-15 | Agilent Technologies, Inc | Clock divider circuit |
| WO2006047622A2 (en) * | 2004-10-25 | 2006-05-04 | Miranova Systems, Inc. | Reprogrammable bi-directional signal converter |
| US7479136B2 (en) * | 2005-04-14 | 2009-01-20 | Dotson Robert S | Ophthalmic phototherapy treatment method |
| DE102005024649B4 (de) * | 2005-05-25 | 2007-04-12 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Messen von Jitter |
| EP3224789A4 (en) | 2014-09-07 | 2018-05-02 | Codrut Radu Radulescu | Synchronized exchange system |
| CN114138053B (zh) * | 2021-11-15 | 2024-05-28 | 中科芯集成电路有限公司 | 一种波特率生成器 |
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|---|---|---|---|---|
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| US4241408A (en) * | 1979-04-04 | 1980-12-23 | Norlin Industries, Inc. | High resolution fractional divider |
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