JP3705647B2 - 遅延回路および制御信号発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は遅延回路および制御信号発生回路に関し、特に、電子回路中の信号の位相を制御して入力信号に対して所定の遅延を有する出力信号を得るための遅延回路および該遅延回路を用いた制御信号発生回路に関する。
近年、例えば、コンピュータ・システムにおけるＣＰＵ（Central Processing Unit)のクロックの高速化、或いは、ＳＤＲＡＭ（Synchronous Dynamic Randum Access Memory）等を始めとする様々な電子デバイスの高速化の要求に伴って、高速のクロック等を精度良く生成するための制御信号発生回路および該制御信号発生回路に使用する遅延回路の提供が要望されている。
【０００２】
【従来の技術】
従来、例えば、同期式メモリにおけるクロック・アクセス時間は、主に、入力バッファの遅延，長配線による配線遅延，および，出力バッファの遅延等の遅延時間により規定されている。そして、これらの遅延時間は、チップサイズを小さくしたり、或いは、トランジスタ特性を大きく改善しない限り短縮化できないものであるため、例えば、同期式メモリを高速化することが困難となっている。
【０００３】
ところで、近年のＬＳＩのチップサイズは大型化する一方であり、長配線による配線遅延だけで１ｎsec.以上となることが多く、その結果、メモリに限らずクロック・アクセス時間を５ｎsec.以下にすることができないＬＳＩが増えてきているのが実情である。このことは、クロック・アクセスを連続させる場合を考慮すると、１００ＭＨｚ程度の動作周波数が限界となることを意味している。
【０００４】
一方、パイプ・ライン構成やパラレル−シリアル変換を行うことにより、チップ内部での信号の切り替わり周波数は、非常に高速化することが可能となり、出力回路がチップ内部の特性に追いつかなくなって来ている。
図１は従来の遅延回路の一例を示すブロック図である。図１において、参照符号３００はユニット遅延回路（ＵＤ），３０１はマルチプレクサ（ＭＵＸ），３０２は位相検出回路，そして，３０３はおよび３０４はＲＣディレイ回路を示している。
【０００５】
図１に示す遅延回路は、多段のディレイ・ライン（ユニット遅延回路３００が直列に接続されたもの）の各出力をマルチプレクサ３０１で選択することにより、入力されたクロック信号ＣＬＫから所定の遅延を有する出力信号ＣＬＫ’を出力するようになっている。すなわち、マルチプレクサ３０１は、ＲＣディレイ回路３０４を介してフィードバックされる信号を位相検出回路３０２で検出してクロック信号ＣＬＫと位相比較を行い、該位相検出回路３０２の出力に応じて所定の遅延時間を有するディレイ・ラインの出力が選択されるようになっている。なお、ＲＣディレイ回路３０３，３０４抵抗（Ｒ）およびキャパシタ（Ｃ）による遅延回路を示しており、出力信号ＣＬＫ’はＲＣディレイ回路３０３を介して出力される。
【０００６】
従って、図１に示す遅延回路では、多数のユニット遅延回路３００を駆動する必要があるため、消費電力の面で問題がある。
図２は従来の遅延回路の他の例を示すブロック図である。図２において、参照符号３０５はドライバ回路，３０６はマルチプレクサ（ＭＵＸ），そして，３０７はキャパシタ・アレイを示している。
【０００７】
図２に示す遅延回路は、ドライバ回路３０５の出力負荷（キャパシタ・アレイ３０７による容量）をマルチプレクサ３０６で選択することにより、そのノードの立ち上がり時間(Rise-Time) および立ち下がり時間(Fall-Time) を制御して、すなわち、信号波形のなまりを利用して、入力されたクロック信号ＣＬＫから所定の遅延を有する出力信号ＣＬＫ’を出力するようになっている。マルチプレクサ３０６は、ＲＣディレイ回路３０４を介してフィードバックされる信号を位相検出回路３０２で検出してクロック信号ＣＬＫと位相比較を行い、該位相検出回路３０２の出力に応じてキャパシタ・アレイ３０７の所定の出力負荷（容量）を選択するようになっている。なお、出力信号ＣＬＫ’も、ＲＣディレイ回路３０３を介して出力されるようになっている。
【０００８】
従って、図２に示す遅延回路では、信号波形のなまりを利用して遅延時間を規定するために、ノイズに弱く、精度の面で問題がある。
図３は従来のＰＬＬ回路の一例を示すブロック図である。図３において、参照符号３１０は発振器，３２０は位相比較器，そして，３３０は制御回路を示している。
【０００９】
一般に、制御信号（ＣＴＲＬ）によって、位相を制御可能な発振器をＰＬＬ(Phase-Locked-Loop) と呼ぶ。このＰＬＬ回路は、発振器（リング・オシレータ）を構成するゲートのディレイ値を電圧制御する方式が多く、通常、アナログ回路として構成されている。なお、ディレイ値をゲート負荷やトランジスタサイズ、或いは、ゲート段数等により制御する場合には、ディジタル・ＰＬＬとも称する。
【００１０】
図３に示されるように、ＰＬＬ回路は、リング・オシレータ（発振器）３１０のどのゲート段から出力を取り出すかによって、種々の位相（３０度、９０度、１２０度等）を有するクロックを得ることができ、従って、２倍周期、３倍周期等のクロックを作成することができる。
しかしながら、このＰＬＬ回路は、基本的に、発振器３１０、位相比較器３２０、および、制御回路３３０より構成されるが、位相比較およびディレイ値の制御は電源電圧や温度の変動（ノイズ等）に依存して変化してしまうという問題がある。さらに、通常、発振器３１０としてリング・オシレータを使用するため、消費電力の面でも問題がある。
【００１１】
また、従来、ＰＬＬがリング・オシレータを使用するのに対して、開放型のゲート列を使用する場合を、一般に、ＤＬＬ(Delay-Line-Lock) と呼ぶ。このＤＬＬ回路は、消費電力を大幅に削減することのできるディジタル方式のＤＬＬ回路に適用可能なものであり、ノイズに強く，低消費電力（少ないスタンバイ電流）および高速で安定した信号が要求される高速の汎用メモリ（ＤＲＡＭ等）のクロックやＣＰＵの内部クロック等を発生する回路に適したものである。
【００１２】
図４は関連技術としてのＤＬＬ回路の基本構成を示すブロック図である。図４において、参照符号４１１は第１の変換回路（ＣＡ）、４１２はゲート段数情報変換回路（ＣＤ）、４１３は第２の変換回路（ＣＢ）、そして、４１０は位相比較器４２０および制御回路４３０で構成される微調回路を示している。
図５は図４のＤＬＬ回路に適用される遅延回路の原理構成を示すブロック図である。図５(a) および図５(b) に示されるように、第１の変換回路ＣＡは、縦列接続（アレイ状に配置) された複数のユニット回路（第１のユニット回路）ＵＡを備え、また、第２の変換回路ＣＢは、縦列接続された複数のユニット回路（第２のユニット回路）ＵＢを備えて構成されている。
【００１３】
第１の変換回路ＣＡは、第１の入力信号ＣＬＫ−Ａおよび第２の入力信号ＣＬＫ−Ｂが切り替わる第１の切り替わり時間差τを，対応する第１のゲート段数情報（Ｎビット）に変換する。また、第２の変換回路ＣＢは、第１のゲート段数情報（Ｎビット）に応じて決められる第２のゲート段数情報（Ｎ’ビット）を，第２の切り替わり時間差τ’に変換する。そして、図５(a) および図５(b) に示す遅延回路は、第２の変換回路ＣＢに入力される第３の入力信号ＩＮを第２の切り替わり時間差τ’だけ遅延して出力する（ＯＵＴ）ようになっている。
【００１４】
第１の変換回路ＣＡは、第１のユニット回路ＵＡを少なくとも２個以上規則的に繰り返すアレー構造を持ち，第１の入力信号ＣＬＫ−Ａを第１のユニット回路ＵＡのアレー内において、第１の方向Ｄ１に伝播させるようになっている。また、第２の変換回路ＣＢは、第１のユニット回路ＵＡの１段当たりの遅延時間を再現する第２のユニットの回路ＵＢを少なくとも２個以上規則的に繰り返すアレー構造を持ち，第３の入力信号ＩＮを該第２の変換回路（ＣＢ）において，第１の方向Ｄ１とは逆向きの第２の方向（Ｄ２）に伝播させるようになっている。
【００１５】
図５(b) において、参照符号ＣＥは、複数のリセット回路ＲＳＴで構成されたリセット部を示している。このリセット部ＣＥは、第２の変換回路ＣＢにおける第２のユニット回路ＵＢのアレーの各段の入出力信号を、第３の入力信号ＩＮが入力される直前にリセットするものである。
【００１６】
【発明が解決しようとする課題】
図６は図５の遅延回路における入力時間差と出力時間差の関係を示す図である。
図６に示されるように、関連技術としてのＤＬＬ回路は、入力時間差に対する出力時間差の変化が理想とする直線状（図６中、破線参照）とはなっておらず、階段状の特性（図６中、実線参照）を示している。すなわち、入力信号（ＩＮ）に対する出力信号（ＯＵＴ）の遅延が一定ではなく、入力時間差に対する出力時間差には、例えば、１段分のゲート（ユニット回路）に対応する量子化誤差ＴＴ0 が含まれ、さらに、入力時間差と出力時間差との間には、所定のオフセットＴＴ1 が存在し、その結果、得られた出力信号の精度が低下することになっている。
【００１７】
このように、ＰＬＬ回路では、アナログ回路であるため電源ノイズに弱く、さらに、回路規模が大きくなると共に、消費電流が大きいといった問題があり、また、上記の関連技術としてのＤＬＬ回路では、量子化誤差ＴＴ0 やオフセットＴＴ1 により出力信号の精度が低下するという問題があった。
本発明は、上述した従来の遅延回路が有する課題に鑑み、量子化誤差やオフセットの影響を受けることなく、高速のクロック等を精度良く生成するための制御信号発生回路および該制御信号発生回路に使用する遅延回路の提供を目的とする。
【００１８】
【課題を解決するための手段】
本発明によれば、入力信号の周波数に対して２倍の周波数を有する制御信号を発生する制御信号発生回路であって、前記入力信号ＩＮが供給され、縦列接続された複数のゲートユニットＧＡＵを有する第１のゲート列ＧＡと、該第１のゲート列の出力が供給され、縦列接続された複数のゲートユニットＧＢＵを有する第２のゲート列ＧＢと、該第２のゲート列ＧＢの出力を前記入力信号ＩＮと比較する比較回路ＣＰと、該比較回路ＣＰの出力によって、前記第１のゲート列ＧＡのどのゲート段から前記入力信号ＩＮの遅延を開始するか、および、前記第２のゲート列ＧＢのどのゲート段から前記第１のゲート列の出力の遅延を開始するかを制御する遅延開始ゲート規定回路ＳＲＧと、を具備することを特徴とする制御信号発生回路が提供される。
【００２０】
【発明の実施の形態】
本発明遅延回路によれば、ゲート列ＧＡは縦列接続された複数のゲートユニットＧＡＵを有し、ゲート規定回路ＲＧ，ＳＲＧにより、ゲート列ＧＡのどのゲート段から入力信号ＩＮの遅延を開始するかが制御されるようになっている。
これによって、量子化誤差やオフセットの影響を受けることなく、高速のクロック等を精度良く生成するための制御信号発生回路に使用する遅延回路を構成することができる。
【００２１】
さらに、本発明の制御信号発生回路によれば、第１のゲート列ＧＡは、縦列接続された複数のゲートユニットＧＡＵを有し、入力信号ＩＮが供給され、また、第２のゲート列ＧＢも、縦列接続された複数のゲートユニットＧＢＵを有し、第１のゲート列の出力が供給されている。比較回路ＣＰは、第２のゲート列ＧＢの出力を入力信号ＩＮと比較し、また、遅延開始ゲート規定回路ＳＲＧは、該比較回路ＣＰの出力によって、第１のゲート列ＧＡのどのゲート段から入力信号ＩＮの遅延を開始するか、および、第２のゲート列ＧＢのどのゲート段から第１のゲート列の出力の遅延を開始するかを制御するようになっている。そして、入力信号ＩＮの周期に対して所定の関係を有する周期の制御信号を発生するようになっている。
【００２２】
これによって、量子化誤差やオフセットの影響を受けることなく、高速のクロック等を精度良く生成するための制御信号発生回路を構成することができる。
【００２３】
【実施例】
以下、添付図面を参照して本発明に係る遅延回路および制御信号発生回路の各実施例を説明する。
図７は本発明の遅延回路の第１実施例を示すブロック図である。同図において、参照符号ＧＡはゲート列を示し、ＲＧはレジスタ回路（遅延開始ゲート規定回路）を示している。
【００２４】
ゲート列ＧＡは、縦列接続された複数のゲートユニットＧＡＵを有し、これら各ゲートユニットＧＡＵには、当該ゲート回路の前段のゲート回路の出力、および、入力信号ＩＮが供給されている。さらに、ゲートユニットＧＡＵには、レジスタ回路（遅延開始ゲート規定回路）ＲＧにおける当該ゲートユニットに対応したレジスタユニット（ユニット回路）ＲＧＵの出力が供給され、これにより、ゲート列ＧＡのどのゲート段（どのゲートユニットＧＡＵ）から入力信号ＩＮの遅延を開始するかを制御するようになっている。
【００２５】
ここで、各ゲートユニットＧＡＵは、インバータ，ＮＯＲゲート，ＮＡＮＤゲート，および，これらを組み合わせた回路により構成されている。また、レジスタ回路ＲＧには、ゲート列ＧＡにおいて遅延を開始するゲートユニットを規定するアドレス信号ADDRESS,書き込み信号WRITE,および, 入力信号ＩＮが供給され、レジスタ回路ＲＧに記憶されるデータによってゲート列ＧＡのどのゲート段（ゲートユニットＧＡＵ）から入力信号ＩＮの遅延を開始するかが制御されるようになっている。すなわち、レジスタ回路ＲＧに記憶されるデータによって、ゲート列ＧＡの内の任意の１つのゲートユニットが選択され、該選択されたゲートユニットから出力信号ＯＵＴが取り出されるゲートユニットまでの各ゲートユニット（ＧＡＵ）による遅延時間が入力信号ＩＮに加えられて出力信号ＯＵＴとして出力されることになる。
【００２６】
図８は本発明の遅延回路の第２実施例を示すブロック図であり、同図において、参照符号ＩＳは入力切替え回路を示している。この図８に示す遅延回路は、図７の遅延回路に対して入力切替え回路ＩＳを設けるようにしたものである。
図８に示されるように、入力切替え回路ＩＳは、ゲート列ＧＡにおける各ゲートユニットＧＡＵに対応した複数のスイッチユニットＩＳＵを備えて構成されている。各スイッチユニットＩＳＵには、入力信号ＩＮおよびレジスタ回路ＲＧにおける各レジスタユニットＲＧＵの出力がそれぞれ供給され、レジスタ回路ＲＧに記憶されるデータにより選択される任意の１つのスイッチユニットを介して対応するゲートユニットへ入力信号ＩＮが供給されるようになっている。すなわち、レジスタ回路ＲＧに記憶されるデータによって、ゲート列ＧＡの内の任意の１つのゲートユニットへ入力信号ＩＮが供給され、該入力信号が供給されたゲートユニットから出力信号ＯＵＴが取り出されるゲートユニットまでの各ゲートユニット（ＧＡＵ）による遅延時間が入力信号ＩＮに加算されて出力信号ＯＵＴとして出力されるようになっている。
【００２７】
図９は本発明の遅延回路の第３実施例を示すブロック図であり、また、図１０は本発明の遅延回路の第４実施例を示すブロック図である。これら図９および図１０に示す遅延回路は、上述した図７および図８の実施例において、レジスタ回路ＲＧをシフトレジスタ回路ＳＲＧとして構成したものである。
図７および図８に示す第１および第２実施例では、遅延開始ゲート規定回路をレジスタ回路ＲＧにより構成し、ゲート列ＧＡにおいて遅延を開始するゲートユニットを規定するデータをアドレス信号ADDRESS,書き込み信号WRITE,および, 入力信号ＩＮにより直接設定するようになっている。これに対して、図９および図１０に示す第３および第４実施例では、アップ・シフト信号(Up-SHIFT), ダウン・シフト信号(Down-SHIFT), および, 入力信号ＩＮにより、ゲート列ＧＡにおいて遅延を開始するゲートユニットを規定するデータの設定を行うようになっている。
【００２８】
すなわち、図９および図１０の遅延回路では、シフト信号(Up-SHIFT, Down-SHIFT)により、シフトレジスタユニットSRGUのデータを順次シフトしてゲートれるＧＡにおける所定のゲートユニットＧＡＵを選択するようになっている。なお、図９の第３実施例における他の構成は図７の第１実施例と同様であり、また、図１０の第４実施例における他の構成は図８の第２実施例と同様である。
【００２９】
図１１は本発明の遅延回路の第５実施例を示すブロック図であり、同図において、参照符号ＣＰは比較回路を示し、また、ＣＴＲは制御回路を示している。
図１１に示されるように、比較回路ＣＰには、ゲート列ＧＡの出力ＯＵＴおよび基準信号Reference が供給され、該比較回路ＣＰにおいて、ゲート列ＧＡの出力信号ＯＵＴと基準信号Reference との比較が行われ、該比較回路ＣＰからの出力に応じて制御回路ＣＴＲからレジスタ回路ＲＧに対して所定の信号が出力されるようになっている。すなわち、制御回路ＣＴＲは、レジスタ回路ＲＧに対して、書き込み信号WRITE,データ信号DATA, および, アドレス信号ADDRESS を出力するようになっている。
【００３０】
具体的に、ゲート列ＧＡの出力信号ＯＵＴが有する遅延時間が基準信号Reference よりも小さい場合（出力信号ＯＵＴが基準信号Reference よりも進んでいる場合）には、ゲート列ＧＡにおけるゲートユニットＧＡＵの数を増加させるように、レジスタ回路ＲＧにおける後段のレジスタユニット（図１１中、右方向のレジスタユニット）ＲＧＵに所定のデータが書き込まれて、入力切替え回路ＩＳにおける後段のスイッチユニット（図１１中、右方向のスイッチユニット）ＩＳＵが選択される。逆に、ゲート列ＧＡの出力信号ＯＵＴが有する遅延時間が基準信号Reference よりも大きい場合（出力信号ＯＵＴが基準信号Reference よりも遅れている場合）には、ゲート列ＧＡにおけるゲートユニットＧＡＵの数を減少させるように、レジスタ回路ＲＧにおける前段のレジスタユニット（図１１中、左方向のレジスタユニット）ＲＧＵに所定のデータが書き込まれて、入力切替え回路ＩＳにおける前段のスイッチユニット（図１１中、左方向のスイッチユニット）ＩＳＵが選択される。
【００３１】
図１２は本発明の遅延回路の第６実施例を示すブロック図である。図１２と図１１との比較から明らかなように、図１２に示す第６実施例では、図１１に示す第５実施例におけるレジスタ回路ＲＧの代わりにシフトレジスタ回路ＳＲＧが設けられている。
図１２に示されるように、比較回路ＣＰには、ゲート列ＧＡの出力ＯＵＴおよび基準信号Reference が供給され、該比較回路ＣＰにおいて、ゲート列ＧＡの出力信号ＯＵＴと基準信号Reference との比較が行われ、該比較回路ＣＰからの出力に応じてシフトレジスタ回路ＳＲＧに対するシフトアップ信号Up-SHIFTおよびシフトダウン信号Down-SHIFTが出力されるようになっている。
【００３２】
具体的に、ゲート列ＧＡの出力信号ＯＵＴが有する遅延時間が基準信号Reference よりも小さい場合には、ゲート列ＧＡにおけるゲートユニットＧＡＵの数を増加させるように、比較回路ＣＰからシフトレジスタ回路ＳＲＧに対してシフトアップ信号Up-SHIFTが出力され、逆に、ゲート列ＧＡの出力信号ＯＵＴが有する遅延時間が基準信号Reference よりも大きい場合には、ゲート列ＧＡにおけるゲートユニットＧＡＵの数を減少させるように、比較回路ＣＰからシフトレジスタ回路ＳＲＧに対してシフトダウン信号Down-SHIFTが出力されることになる。
【００３３】
図１３および図１４は本発明の遅延回路の第７実施例を示す回路図である。
図１３および図１４に示されるように、本実施例では、同一のシフトレジスタ（シフトレジスタ部）ＳＲＧの出力を受ける２つのゲート列ＧＡ１およびＧＡ２が設けられている。ここで、ゲート列ＧＡ１の入力ＩＮ１およびゲート列ＧＡ２の入力ＩＮ２には、異なる信号が供給されるようになっており、これにより、同じ遅延時間を有する異なる２つの信号がそれぞれゲート列ＧＡ１の出力ＯＵＴ１およびゲート列ＧＡ２の出力ＯＵＴ２からそれぞれ出力されることになる。
【００３４】
また、シフトレジスタ部ＳＲＧは、書き込み制御信号WRITE により書き込み状態が制御され、書き込み状態（信号WRITE が高レベル”Ｈ”）において、シフトアップ信号ＵＰ（Up-SHIFT）およびシフトダウン信号ＤＯＷＮ（Down-SHIFT）に基づいてゲート列ＧＡ１およびＧＡ２の所定のゲートユニットを選択するデータがシフトされるようになっている。
【００３５】
ここで、１３および図１４に示す遅延回路において、ゲートユニットＧＡＵはそれぞれ複数の（４つの）インバータおよびナンドゲートにより構成され、また、シフトレジスタユニットＳＲＧＵはそれぞれ複数の（６つの）ＮチャネルおよびＰチャネル型ＭＯＳトランジスタにより構成されているが、これら各ユニットＧＡＵ，ＳＲＧＵの構成は、様々に変形させることができるのはいうまでもない。
【００３６】
図１５は本発明の制御信号発生回路の一実施例を示すブロック図である。図１５に示されるように、制御信号発生回路は、第１の遅延回路および第２の遅延回路の２つの遅延回路、比較回路ＣＰ、および、シフトレジスタＳＲＧを備えて構成されている。
第１の遅延回路は、縦列接続された複数のゲートユニットＧＡＵを有する第１のゲート列ＧＡと、該第１のゲート列ＧＡの各ゲートユニットＧＡＵに対する入力信号ＩＮ（ＩＮ１）の供給をシフトレジスタＳＲＧに記憶されたデータに従って制御する第１の入力切替え回路ＩＳ１を備えている。また、第２の遅延回路は、縦列接続された複数のゲートユニットＧＢＵを有する第２のゲート列ＧＢと、該第２のゲート列ＧＢの各ゲートユニットＧＢＵに対する第１のゲート列ＧＡの出力ＯＵＴ１（ＩＮ２）の供給をシフトレジスタＳＲＧに記憶されたデータに従って制御する第２の入力切替え回路ＩＳ２を備えている。
【００３７】
ここで、入力信号ＩＮは、バッファＢＦ０を介し、信号ＩＮ１として第１の入力切替え回路ＩＳ１に供給され、また、第１のゲート列ＧＡの出力ＯＵＴ１は、バッファＢＦ１を介し、入力信号ＩＮ２として第２の入力切替え回路ＩＳ２に供給されるている。また、第１のゲート列ＧＡの出力ＯＵＴ１および第２のゲート列ＧＢの出力ＯＵＴ２は、ＥＯＲゲートＧ０１により論理が取られて出力ＯＵＴとして出力されるようになっている。なお、バッファＢＦ０を介した入力信号ＩＮ（ＩＮ１）およびバッファＢＦ１を介した第１のゲート列ＧＡの出力ＯＵＴ１をＥＯＲゲートＧ０２により論理を取って出力するようにしてもよい。これにより、入力信号ＩＮの半分の周期（２倍の周波数）の出力信号ＯＵＴがＥＯＲゲートＧ０１（Ｇ０２）から取り出すことが可能となる。
【００３８】
また、第１のゲート列ＧＡおよび第２のゲート列ＧＢにおける各ゲートユニットＧＡＵおよびＧＢＵは、シフトレジスタＳＲＧに記憶されたデータにより同時に同じゲート段数のものが選択されるようになっている。なお、図１５において、参照符号ＤＬ１およびＤＬ２は、長配線ディレイ（遅延）を打ち消すための設けられた抵抗およびキャパシタを有するディレイモニタ回路を示している。
【００３９】
【発明の効果】
以上、詳述したように、本発明によれば、記憶するデータによって、ゲート列のどのゲート段から入力信号の遅延を開始するかを制御する遅延開始ゲート規定回路によって、量子化誤差やオフセットの影響を受けることなく、高速のクロック等を精度良く生成するための制御信号発生回路および該制御信号発生回路に使用する遅延回路を提供することができる。
【図面の簡単な説明】
【図１】従来の遅延回路の一例を示すブロック図である。
【図２】従来の遅延回路の他の例を示すブロック図である。
【図３】従来のＰＬＬ回路の一例を示すブロック図である。
【図４】関連技術としてのＤＬＬ回路の基本構成を示すブロック図である。
【図５】図４のＤＬＬ回路に適用される遅延回路の原理構成を示すブロック図である。
【図６】図５の遅延回路における入力時間差と出力時間差の関係を示す図である。
【図７】本発明の遅延回路の第１実施例を示すブロック図である。
【図８】本発明の遅延回路の第２実施例を示すブロック図である。
【図９】本発明の遅延回路の第３実施例を示すブロック図である。
【図１０】本発明の遅延回路の第４実施例を示すブロック図である。
【図１１】本発明の遅延回路の第５実施例を示すブロック図である。
【図１２】本発明の遅延回路の第６実施例を示すブロック図である。
【図１３】本発明の遅延回路の第７実施例を示す回路図（その１）である。
【図１４】本発明の遅延回路の第７実施例を示す回路図（その２）である。
【図１５】本発明の制御信号発生回路の一実施例を示すブロック図である。
【符号の説明】
ＧＡ…第１のゲート列
ＧＢ…第２のゲート列
ＩＮ…入力信号
ＯＵＴ…出力信号
ＣＰ…比較回路
ＲＧ…レジスタ回路
ＳＲＧ…シフトレジスタ回路
【発明の属する技術分野】
本発明は遅延回路および制御信号発生回路に関し、特に、電子回路中の信号の位相を制御して入力信号に対して所定の遅延を有する出力信号を得るための遅延回路および該遅延回路を用いた制御信号発生回路に関する。
近年、例えば、コンピュータ・システムにおけるＣＰＵ（Central Processing Unit)のクロックの高速化、或いは、ＳＤＲＡＭ（Synchronous Dynamic Randum Access Memory）等を始めとする様々な電子デバイスの高速化の要求に伴って、高速のクロック等を精度良く生成するための制御信号発生回路および該制御信号発生回路に使用する遅延回路の提供が要望されている。
【０００２】
【従来の技術】
従来、例えば、同期式メモリにおけるクロック・アクセス時間は、主に、入力バッファの遅延，長配線による配線遅延，および，出力バッファの遅延等の遅延時間により規定されている。そして、これらの遅延時間は、チップサイズを小さくしたり、或いは、トランジスタ特性を大きく改善しない限り短縮化できないものであるため、例えば、同期式メモリを高速化することが困難となっている。
【０００３】
ところで、近年のＬＳＩのチップサイズは大型化する一方であり、長配線による配線遅延だけで１ｎsec.以上となることが多く、その結果、メモリに限らずクロック・アクセス時間を５ｎsec.以下にすることができないＬＳＩが増えてきているのが実情である。このことは、クロック・アクセスを連続させる場合を考慮すると、１００ＭＨｚ程度の動作周波数が限界となることを意味している。
【０００４】
一方、パイプ・ライン構成やパラレル−シリアル変換を行うことにより、チップ内部での信号の切り替わり周波数は、非常に高速化することが可能となり、出力回路がチップ内部の特性に追いつかなくなって来ている。
図１は従来の遅延回路の一例を示すブロック図である。図１において、参照符号３００はユニット遅延回路（ＵＤ），３０１はマルチプレクサ（ＭＵＸ），３０２は位相検出回路，そして，３０３はおよび３０４はＲＣディレイ回路を示している。
【０００５】
図１に示す遅延回路は、多段のディレイ・ライン（ユニット遅延回路３００が直列に接続されたもの）の各出力をマルチプレクサ３０１で選択することにより、入力されたクロック信号ＣＬＫから所定の遅延を有する出力信号ＣＬＫ’を出力するようになっている。すなわち、マルチプレクサ３０１は、ＲＣディレイ回路３０４を介してフィードバックされる信号を位相検出回路３０２で検出してクロック信号ＣＬＫと位相比較を行い、該位相検出回路３０２の出力に応じて所定の遅延時間を有するディレイ・ラインの出力が選択されるようになっている。なお、ＲＣディレイ回路３０３，３０４抵抗（Ｒ）およびキャパシタ（Ｃ）による遅延回路を示しており、出力信号ＣＬＫ’はＲＣディレイ回路３０３を介して出力される。
【０００６】
従って、図１に示す遅延回路では、多数のユニット遅延回路３００を駆動する必要があるため、消費電力の面で問題がある。
図２は従来の遅延回路の他の例を示すブロック図である。図２において、参照符号３０５はドライバ回路，３０６はマルチプレクサ（ＭＵＸ），そして，３０７はキャパシタ・アレイを示している。
【０００７】
図２に示す遅延回路は、ドライバ回路３０５の出力負荷（キャパシタ・アレイ３０７による容量）をマルチプレクサ３０６で選択することにより、そのノードの立ち上がり時間(Rise-Time) および立ち下がり時間(Fall-Time) を制御して、すなわち、信号波形のなまりを利用して、入力されたクロック信号ＣＬＫから所定の遅延を有する出力信号ＣＬＫ’を出力するようになっている。マルチプレクサ３０６は、ＲＣディレイ回路３０４を介してフィードバックされる信号を位相検出回路３０２で検出してクロック信号ＣＬＫと位相比較を行い、該位相検出回路３０２の出力に応じてキャパシタ・アレイ３０７の所定の出力負荷（容量）を選択するようになっている。なお、出力信号ＣＬＫ’も、ＲＣディレイ回路３０３を介して出力されるようになっている。
【０００８】
従って、図２に示す遅延回路では、信号波形のなまりを利用して遅延時間を規定するために、ノイズに弱く、精度の面で問題がある。
図３は従来のＰＬＬ回路の一例を示すブロック図である。図３において、参照符号３１０は発振器，３２０は位相比較器，そして，３３０は制御回路を示している。
【０００９】
一般に、制御信号（ＣＴＲＬ）によって、位相を制御可能な発振器をＰＬＬ(Phase-Locked-Loop) と呼ぶ。このＰＬＬ回路は、発振器（リング・オシレータ）を構成するゲートのディレイ値を電圧制御する方式が多く、通常、アナログ回路として構成されている。なお、ディレイ値をゲート負荷やトランジスタサイズ、或いは、ゲート段数等により制御する場合には、ディジタル・ＰＬＬとも称する。
【００１０】
図３に示されるように、ＰＬＬ回路は、リング・オシレータ（発振器）３１０のどのゲート段から出力を取り出すかによって、種々の位相（３０度、９０度、１２０度等）を有するクロックを得ることができ、従って、２倍周期、３倍周期等のクロックを作成することができる。
しかしながら、このＰＬＬ回路は、基本的に、発振器３１０、位相比較器３２０、および、制御回路３３０より構成されるが、位相比較およびディレイ値の制御は電源電圧や温度の変動（ノイズ等）に依存して変化してしまうという問題がある。さらに、通常、発振器３１０としてリング・オシレータを使用するため、消費電力の面でも問題がある。
【００１１】
また、従来、ＰＬＬがリング・オシレータを使用するのに対して、開放型のゲート列を使用する場合を、一般に、ＤＬＬ(Delay-Line-Lock) と呼ぶ。このＤＬＬ回路は、消費電力を大幅に削減することのできるディジタル方式のＤＬＬ回路に適用可能なものであり、ノイズに強く，低消費電力（少ないスタンバイ電流）および高速で安定した信号が要求される高速の汎用メモリ（ＤＲＡＭ等）のクロックやＣＰＵの内部クロック等を発生する回路に適したものである。
【００１２】
図４は関連技術としてのＤＬＬ回路の基本構成を示すブロック図である。図４において、参照符号４１１は第１の変換回路（ＣＡ）、４１２はゲート段数情報変換回路（ＣＤ）、４１３は第２の変換回路（ＣＢ）、そして、４１０は位相比較器４２０および制御回路４３０で構成される微調回路を示している。
図５は図４のＤＬＬ回路に適用される遅延回路の原理構成を示すブロック図である。図５(a) および図５(b) に示されるように、第１の変換回路ＣＡは、縦列接続（アレイ状に配置) された複数のユニット回路（第１のユニット回路）ＵＡを備え、また、第２の変換回路ＣＢは、縦列接続された複数のユニット回路（第２のユニット回路）ＵＢを備えて構成されている。
【００１３】
第１の変換回路ＣＡは、第１の入力信号ＣＬＫ−Ａおよび第２の入力信号ＣＬＫ−Ｂが切り替わる第１の切り替わり時間差τを，対応する第１のゲート段数情報（Ｎビット）に変換する。また、第２の変換回路ＣＢは、第１のゲート段数情報（Ｎビット）に応じて決められる第２のゲート段数情報（Ｎ’ビット）を，第２の切り替わり時間差τ’に変換する。そして、図５(a) および図５(b) に示す遅延回路は、第２の変換回路ＣＢに入力される第３の入力信号ＩＮを第２の切り替わり時間差τ’だけ遅延して出力する（ＯＵＴ）ようになっている。
【００１４】
第１の変換回路ＣＡは、第１のユニット回路ＵＡを少なくとも２個以上規則的に繰り返すアレー構造を持ち，第１の入力信号ＣＬＫ−Ａを第１のユニット回路ＵＡのアレー内において、第１の方向Ｄ１に伝播させるようになっている。また、第２の変換回路ＣＢは、第１のユニット回路ＵＡの１段当たりの遅延時間を再現する第２のユニットの回路ＵＢを少なくとも２個以上規則的に繰り返すアレー構造を持ち，第３の入力信号ＩＮを該第２の変換回路（ＣＢ）において，第１の方向Ｄ１とは逆向きの第２の方向（Ｄ２）に伝播させるようになっている。
【００１５】
図５(b) において、参照符号ＣＥは、複数のリセット回路ＲＳＴで構成されたリセット部を示している。このリセット部ＣＥは、第２の変換回路ＣＢにおける第２のユニット回路ＵＢのアレーの各段の入出力信号を、第３の入力信号ＩＮが入力される直前にリセットするものである。
【００１６】
【発明が解決しようとする課題】
図６は図５の遅延回路における入力時間差と出力時間差の関係を示す図である。
図６に示されるように、関連技術としてのＤＬＬ回路は、入力時間差に対する出力時間差の変化が理想とする直線状（図６中、破線参照）とはなっておらず、階段状の特性（図６中、実線参照）を示している。すなわち、入力信号（ＩＮ）に対する出力信号（ＯＵＴ）の遅延が一定ではなく、入力時間差に対する出力時間差には、例えば、１段分のゲート（ユニット回路）に対応する量子化誤差ＴＴ0 が含まれ、さらに、入力時間差と出力時間差との間には、所定のオフセットＴＴ1 が存在し、その結果、得られた出力信号の精度が低下することになっている。
【００１７】
このように、ＰＬＬ回路では、アナログ回路であるため電源ノイズに弱く、さらに、回路規模が大きくなると共に、消費電流が大きいといった問題があり、また、上記の関連技術としてのＤＬＬ回路では、量子化誤差ＴＴ0 やオフセットＴＴ1 により出力信号の精度が低下するという問題があった。
本発明は、上述した従来の遅延回路が有する課題に鑑み、量子化誤差やオフセットの影響を受けることなく、高速のクロック等を精度良く生成するための制御信号発生回路および該制御信号発生回路に使用する遅延回路の提供を目的とする。
【００１８】
【課題を解決するための手段】
本発明によれば、入力信号の周波数に対して２倍の周波数を有する制御信号を発生する制御信号発生回路であって、前記入力信号ＩＮが供給され、縦列接続された複数のゲートユニットＧＡＵを有する第１のゲート列ＧＡと、該第１のゲート列の出力が供給され、縦列接続された複数のゲートユニットＧＢＵを有する第２のゲート列ＧＢと、該第２のゲート列ＧＢの出力を前記入力信号ＩＮと比較する比較回路ＣＰと、該比較回路ＣＰの出力によって、前記第１のゲート列ＧＡのどのゲート段から前記入力信号ＩＮの遅延を開始するか、および、前記第２のゲート列ＧＢのどのゲート段から前記第１のゲート列の出力の遅延を開始するかを制御する遅延開始ゲート規定回路ＳＲＧと、を具備することを特徴とする制御信号発生回路が提供される。
【００２０】
【発明の実施の形態】
本発明遅延回路によれば、ゲート列ＧＡは縦列接続された複数のゲートユニットＧＡＵを有し、ゲート規定回路ＲＧ，ＳＲＧにより、ゲート列ＧＡのどのゲート段から入力信号ＩＮの遅延を開始するかが制御されるようになっている。
これによって、量子化誤差やオフセットの影響を受けることなく、高速のクロック等を精度良く生成するための制御信号発生回路に使用する遅延回路を構成することができる。
【００２１】
さらに、本発明の制御信号発生回路によれば、第１のゲート列ＧＡは、縦列接続された複数のゲートユニットＧＡＵを有し、入力信号ＩＮが供給され、また、第２のゲート列ＧＢも、縦列接続された複数のゲートユニットＧＢＵを有し、第１のゲート列の出力が供給されている。比較回路ＣＰは、第２のゲート列ＧＢの出力を入力信号ＩＮと比較し、また、遅延開始ゲート規定回路ＳＲＧは、該比較回路ＣＰの出力によって、第１のゲート列ＧＡのどのゲート段から入力信号ＩＮの遅延を開始するか、および、第２のゲート列ＧＢのどのゲート段から第１のゲート列の出力の遅延を開始するかを制御するようになっている。そして、入力信号ＩＮの周期に対して所定の関係を有する周期の制御信号を発生するようになっている。
【００２２】
これによって、量子化誤差やオフセットの影響を受けることなく、高速のクロック等を精度良く生成するための制御信号発生回路を構成することができる。
【００２３】
【実施例】
以下、添付図面を参照して本発明に係る遅延回路および制御信号発生回路の各実施例を説明する。
図７は本発明の遅延回路の第１実施例を示すブロック図である。同図において、参照符号ＧＡはゲート列を示し、ＲＧはレジスタ回路（遅延開始ゲート規定回路）を示している。
【００２４】
ゲート列ＧＡは、縦列接続された複数のゲートユニットＧＡＵを有し、これら各ゲートユニットＧＡＵには、当該ゲート回路の前段のゲート回路の出力、および、入力信号ＩＮが供給されている。さらに、ゲートユニットＧＡＵには、レジスタ回路（遅延開始ゲート規定回路）ＲＧにおける当該ゲートユニットに対応したレジスタユニット（ユニット回路）ＲＧＵの出力が供給され、これにより、ゲート列ＧＡのどのゲート段（どのゲートユニットＧＡＵ）から入力信号ＩＮの遅延を開始するかを制御するようになっている。
【００２５】
ここで、各ゲートユニットＧＡＵは、インバータ，ＮＯＲゲート，ＮＡＮＤゲート，および，これらを組み合わせた回路により構成されている。また、レジスタ回路ＲＧには、ゲート列ＧＡにおいて遅延を開始するゲートユニットを規定するアドレス信号ADDRESS,書き込み信号WRITE,および, 入力信号ＩＮが供給され、レジスタ回路ＲＧに記憶されるデータによってゲート列ＧＡのどのゲート段（ゲートユニットＧＡＵ）から入力信号ＩＮの遅延を開始するかが制御されるようになっている。すなわち、レジスタ回路ＲＧに記憶されるデータによって、ゲート列ＧＡの内の任意の１つのゲートユニットが選択され、該選択されたゲートユニットから出力信号ＯＵＴが取り出されるゲートユニットまでの各ゲートユニット（ＧＡＵ）による遅延時間が入力信号ＩＮに加えられて出力信号ＯＵＴとして出力されることになる。
【００２６】
図８は本発明の遅延回路の第２実施例を示すブロック図であり、同図において、参照符号ＩＳは入力切替え回路を示している。この図８に示す遅延回路は、図７の遅延回路に対して入力切替え回路ＩＳを設けるようにしたものである。
図８に示されるように、入力切替え回路ＩＳは、ゲート列ＧＡにおける各ゲートユニットＧＡＵに対応した複数のスイッチユニットＩＳＵを備えて構成されている。各スイッチユニットＩＳＵには、入力信号ＩＮおよびレジスタ回路ＲＧにおける各レジスタユニットＲＧＵの出力がそれぞれ供給され、レジスタ回路ＲＧに記憶されるデータにより選択される任意の１つのスイッチユニットを介して対応するゲートユニットへ入力信号ＩＮが供給されるようになっている。すなわち、レジスタ回路ＲＧに記憶されるデータによって、ゲート列ＧＡの内の任意の１つのゲートユニットへ入力信号ＩＮが供給され、該入力信号が供給されたゲートユニットから出力信号ＯＵＴが取り出されるゲートユニットまでの各ゲートユニット（ＧＡＵ）による遅延時間が入力信号ＩＮに加算されて出力信号ＯＵＴとして出力されるようになっている。
【００２７】
図９は本発明の遅延回路の第３実施例を示すブロック図であり、また、図１０は本発明の遅延回路の第４実施例を示すブロック図である。これら図９および図１０に示す遅延回路は、上述した図７および図８の実施例において、レジスタ回路ＲＧをシフトレジスタ回路ＳＲＧとして構成したものである。
図７および図８に示す第１および第２実施例では、遅延開始ゲート規定回路をレジスタ回路ＲＧにより構成し、ゲート列ＧＡにおいて遅延を開始するゲートユニットを規定するデータをアドレス信号ADDRESS,書き込み信号WRITE,および, 入力信号ＩＮにより直接設定するようになっている。これに対して、図９および図１０に示す第３および第４実施例では、アップ・シフト信号(Up-SHIFT), ダウン・シフト信号(Down-SHIFT), および, 入力信号ＩＮにより、ゲート列ＧＡにおいて遅延を開始するゲートユニットを規定するデータの設定を行うようになっている。
【００２８】
すなわち、図９および図１０の遅延回路では、シフト信号(Up-SHIFT, Down-SHIFT)により、シフトレジスタユニットSRGUのデータを順次シフトしてゲートれるＧＡにおける所定のゲートユニットＧＡＵを選択するようになっている。なお、図９の第３実施例における他の構成は図７の第１実施例と同様であり、また、図１０の第４実施例における他の構成は図８の第２実施例と同様である。
【００２９】
図１１は本発明の遅延回路の第５実施例を示すブロック図であり、同図において、参照符号ＣＰは比較回路を示し、また、ＣＴＲは制御回路を示している。
図１１に示されるように、比較回路ＣＰには、ゲート列ＧＡの出力ＯＵＴおよび基準信号Reference が供給され、該比較回路ＣＰにおいて、ゲート列ＧＡの出力信号ＯＵＴと基準信号Reference との比較が行われ、該比較回路ＣＰからの出力に応じて制御回路ＣＴＲからレジスタ回路ＲＧに対して所定の信号が出力されるようになっている。すなわち、制御回路ＣＴＲは、レジスタ回路ＲＧに対して、書き込み信号WRITE,データ信号DATA, および, アドレス信号ADDRESS を出力するようになっている。
【００３０】
具体的に、ゲート列ＧＡの出力信号ＯＵＴが有する遅延時間が基準信号Reference よりも小さい場合（出力信号ＯＵＴが基準信号Reference よりも進んでいる場合）には、ゲート列ＧＡにおけるゲートユニットＧＡＵの数を増加させるように、レジスタ回路ＲＧにおける後段のレジスタユニット（図１１中、右方向のレジスタユニット）ＲＧＵに所定のデータが書き込まれて、入力切替え回路ＩＳにおける後段のスイッチユニット（図１１中、右方向のスイッチユニット）ＩＳＵが選択される。逆に、ゲート列ＧＡの出力信号ＯＵＴが有する遅延時間が基準信号Reference よりも大きい場合（出力信号ＯＵＴが基準信号Reference よりも遅れている場合）には、ゲート列ＧＡにおけるゲートユニットＧＡＵの数を減少させるように、レジスタ回路ＲＧにおける前段のレジスタユニット（図１１中、左方向のレジスタユニット）ＲＧＵに所定のデータが書き込まれて、入力切替え回路ＩＳにおける前段のスイッチユニット（図１１中、左方向のスイッチユニット）ＩＳＵが選択される。
【００３１】
図１２は本発明の遅延回路の第６実施例を示すブロック図である。図１２と図１１との比較から明らかなように、図１２に示す第６実施例では、図１１に示す第５実施例におけるレジスタ回路ＲＧの代わりにシフトレジスタ回路ＳＲＧが設けられている。
図１２に示されるように、比較回路ＣＰには、ゲート列ＧＡの出力ＯＵＴおよび基準信号Reference が供給され、該比較回路ＣＰにおいて、ゲート列ＧＡの出力信号ＯＵＴと基準信号Reference との比較が行われ、該比較回路ＣＰからの出力に応じてシフトレジスタ回路ＳＲＧに対するシフトアップ信号Up-SHIFTおよびシフトダウン信号Down-SHIFTが出力されるようになっている。
【００３２】
具体的に、ゲート列ＧＡの出力信号ＯＵＴが有する遅延時間が基準信号Reference よりも小さい場合には、ゲート列ＧＡにおけるゲートユニットＧＡＵの数を増加させるように、比較回路ＣＰからシフトレジスタ回路ＳＲＧに対してシフトアップ信号Up-SHIFTが出力され、逆に、ゲート列ＧＡの出力信号ＯＵＴが有する遅延時間が基準信号Reference よりも大きい場合には、ゲート列ＧＡにおけるゲートユニットＧＡＵの数を減少させるように、比較回路ＣＰからシフトレジスタ回路ＳＲＧに対してシフトダウン信号Down-SHIFTが出力されることになる。
【００３３】
図１３および図１４は本発明の遅延回路の第７実施例を示す回路図である。
図１３および図１４に示されるように、本実施例では、同一のシフトレジスタ（シフトレジスタ部）ＳＲＧの出力を受ける２つのゲート列ＧＡ１およびＧＡ２が設けられている。ここで、ゲート列ＧＡ１の入力ＩＮ１およびゲート列ＧＡ２の入力ＩＮ２には、異なる信号が供給されるようになっており、これにより、同じ遅延時間を有する異なる２つの信号がそれぞれゲート列ＧＡ１の出力ＯＵＴ１およびゲート列ＧＡ２の出力ＯＵＴ２からそれぞれ出力されることになる。
【００３４】
また、シフトレジスタ部ＳＲＧは、書き込み制御信号WRITE により書き込み状態が制御され、書き込み状態（信号WRITE が高レベル”Ｈ”）において、シフトアップ信号ＵＰ（Up-SHIFT）およびシフトダウン信号ＤＯＷＮ（Down-SHIFT）に基づいてゲート列ＧＡ１およびＧＡ２の所定のゲートユニットを選択するデータがシフトされるようになっている。
【００３５】
ここで、１３および図１４に示す遅延回路において、ゲートユニットＧＡＵはそれぞれ複数の（４つの）インバータおよびナンドゲートにより構成され、また、シフトレジスタユニットＳＲＧＵはそれぞれ複数の（６つの）ＮチャネルおよびＰチャネル型ＭＯＳトランジスタにより構成されているが、これら各ユニットＧＡＵ，ＳＲＧＵの構成は、様々に変形させることができるのはいうまでもない。
【００３６】
図１５は本発明の制御信号発生回路の一実施例を示すブロック図である。図１５に示されるように、制御信号発生回路は、第１の遅延回路および第２の遅延回路の２つの遅延回路、比較回路ＣＰ、および、シフトレジスタＳＲＧを備えて構成されている。
第１の遅延回路は、縦列接続された複数のゲートユニットＧＡＵを有する第１のゲート列ＧＡと、該第１のゲート列ＧＡの各ゲートユニットＧＡＵに対する入力信号ＩＮ（ＩＮ１）の供給をシフトレジスタＳＲＧに記憶されたデータに従って制御する第１の入力切替え回路ＩＳ１を備えている。また、第２の遅延回路は、縦列接続された複数のゲートユニットＧＢＵを有する第２のゲート列ＧＢと、該第２のゲート列ＧＢの各ゲートユニットＧＢＵに対する第１のゲート列ＧＡの出力ＯＵＴ１（ＩＮ２）の供給をシフトレジスタＳＲＧに記憶されたデータに従って制御する第２の入力切替え回路ＩＳ２を備えている。
【００３７】
ここで、入力信号ＩＮは、バッファＢＦ０を介し、信号ＩＮ１として第１の入力切替え回路ＩＳ１に供給され、また、第１のゲート列ＧＡの出力ＯＵＴ１は、バッファＢＦ１を介し、入力信号ＩＮ２として第２の入力切替え回路ＩＳ２に供給されるている。また、第１のゲート列ＧＡの出力ＯＵＴ１および第２のゲート列ＧＢの出力ＯＵＴ２は、ＥＯＲゲートＧ０１により論理が取られて出力ＯＵＴとして出力されるようになっている。なお、バッファＢＦ０を介した入力信号ＩＮ（ＩＮ１）およびバッファＢＦ１を介した第１のゲート列ＧＡの出力ＯＵＴ１をＥＯＲゲートＧ０２により論理を取って出力するようにしてもよい。これにより、入力信号ＩＮの半分の周期（２倍の周波数）の出力信号ＯＵＴがＥＯＲゲートＧ０１（Ｇ０２）から取り出すことが可能となる。
【００３８】
また、第１のゲート列ＧＡおよび第２のゲート列ＧＢにおける各ゲートユニットＧＡＵおよびＧＢＵは、シフトレジスタＳＲＧに記憶されたデータにより同時に同じゲート段数のものが選択されるようになっている。なお、図１５において、参照符号ＤＬ１およびＤＬ２は、長配線ディレイ（遅延）を打ち消すための設けられた抵抗およびキャパシタを有するディレイモニタ回路を示している。
【００３９】
【発明の効果】
以上、詳述したように、本発明によれば、記憶するデータによって、ゲート列のどのゲート段から入力信号の遅延を開始するかを制御する遅延開始ゲート規定回路によって、量子化誤差やオフセットの影響を受けることなく、高速のクロック等を精度良く生成するための制御信号発生回路および該制御信号発生回路に使用する遅延回路を提供することができる。
【図面の簡単な説明】
【図１】従来の遅延回路の一例を示すブロック図である。
【図２】従来の遅延回路の他の例を示すブロック図である。
【図３】従来のＰＬＬ回路の一例を示すブロック図である。
【図４】関連技術としてのＤＬＬ回路の基本構成を示すブロック図である。
【図５】図４のＤＬＬ回路に適用される遅延回路の原理構成を示すブロック図である。
【図６】図５の遅延回路における入力時間差と出力時間差の関係を示す図である。
【図７】本発明の遅延回路の第１実施例を示すブロック図である。
【図８】本発明の遅延回路の第２実施例を示すブロック図である。
【図９】本発明の遅延回路の第３実施例を示すブロック図である。
【図１０】本発明の遅延回路の第４実施例を示すブロック図である。
【図１１】本発明の遅延回路の第５実施例を示すブロック図である。
【図１２】本発明の遅延回路の第６実施例を示すブロック図である。
【図１３】本発明の遅延回路の第７実施例を示す回路図（その１）である。
【図１４】本発明の遅延回路の第７実施例を示す回路図（その２）である。
【図１５】本発明の制御信号発生回路の一実施例を示すブロック図である。
【符号の説明】
ＧＡ…第１のゲート列
ＧＢ…第２のゲート列
ＩＮ…入力信号
ＯＵＴ…出力信号
ＣＰ…比較回路
ＲＧ…レジスタ回路
ＳＲＧ…シフトレジスタ回路
Claims (3)
- 入力信号の周波数に対して２倍の周波数を有する制御信号を発生する制御信号発生回路であって、
前記入力信号が供給され、縦列接続された複数のゲートユニットを有する第１のゲート列と、
該第１のゲート列の出力が供給され、縦列接続された複数のゲートユニットを有する第２のゲート列と、
該第２のゲート列の出力を前記入力信号と比較する比較回路と、
該比較回路の出力によって、前記第１のゲート列のどのゲート段から前記入力信号の遅延を開始するか、および、前記第２のゲート列のどのゲート段から前記第１のゲート列の出力の遅延を開始するかを制御する遅延開始ゲート規定回路と、を具備することを特徴とする制御信号発生回路。 - 前記制御信号発生回路は、さらに、前記第１のゲート列の出力および前記第２のゲート列の出力の論理を取る出力論理回路を具備することを特徴とする請求項１の制御信号発生回路。
- 前記制御信号発生回路は、さらに、前記入力信号および前記第１のゲート列の出力の論理を取る出力論理回路を具備することを特徴とする請求項１の制御信号発生回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06267596A JP3705647B2 (ja) | 1996-03-19 | 1996-03-19 | 遅延回路および制御信号発生回路 |
| US08/681,978 US6081147A (en) | 1994-09-29 | 1996-07-30 | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| US09/518,930 US6333657B1 (en) | 1994-09-29 | 2000-03-03 | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| US09/975,412 US6420922B1 (en) | 1994-09-29 | 2001-10-12 | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| US10/158,141 US20020145459A1 (en) | 1994-09-29 | 2002-05-31 | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| US10/708,145 US7119595B2 (en) | 1994-09-29 | 2004-02-11 | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| US11/502,395 US7633326B2 (en) | 1994-09-29 | 2006-08-11 | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
| US11/723,602 US7368967B2 (en) | 1994-09-29 | 2007-03-21 | Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06267596A JP3705647B2 (ja) | 1996-03-19 | 1996-03-19 | 遅延回路および制御信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09261018A JPH09261018A (ja) | 1997-10-03 |
| JP3705647B2 true JP3705647B2 (ja) | 2005-10-12 |
Family
ID=13207103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06267596A Expired - Fee Related JP3705647B2 (ja) | 1994-09-29 | 1996-03-19 | 遅延回路および制御信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3705647B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4667196B2 (ja) | 2005-10-12 | 2011-04-06 | パナソニック株式会社 | 位相調整回路 |
-
1996
- 1996-03-19 JP JP06267596A patent/JP3705647B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09261018A (ja) | 1997-10-03 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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