KR950012054B1 - 가변 클럭 분주 회로 - Google Patents

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Abstract

내용 없음.

Description

가변 클럭 분주 회로
제1도는 본 발명의 제1실시예에 따른 가변 클럭 분주 회로의 구성을 도시하는 블록 다이어그램.
제2도는 제1도에 도시한 가변 클럭 분주 회로의 분주기의 특정예를 도시하는 개략적인 다이어그램
제3도는 제1도에 도시한 가변 클럭 분주 회로의 스위칭 회로의 특정예를 도시하는 개략적인 다이어그램
제4도는 제1도에 도시한 가변 클럭 분주 회로의 동작을 나타내는 타이밍도.
제5도는 위상 동기화 회로가 제공되지 않았을 때의 동작을 나타내는 타이밍도.
제6도는 본 발명에 따른 위상 동기화 회로의 제2실시예를 도시하는 개략적인 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
10 : 기본 클럭 11 : 출력 클럭
12, 13 : 분주율 설정신호 20 : 위상 동기화 회로
21 : 버퍼
22, 23, 24, 51, 52, 53, 54, 101, 102, 103, 104, 106 : AND게이트
31, 32, 33, 34 : 분주기 40 : 스위칭 회로
105 : NOR 게이트 107, 108 : D형 래치회로
109 : 디코딩 회로 110 : OR 게이트
131, 132, 133, 134 : JK형 플립플롭
본 발명은 마이크로 컴퓨터에서 사용되는 분주 클럭을 안정하게 스위칭할 수 있는 가변 클럭 분주회로에 관한 것이다.
많은 종래의 마이크로 컴퓨터, 특히, 주변 회로가 제공되지 않은 단일 칩 마이크로 컴퓨터는 응용에 따라 시스템 클럭 주파수를 스위치하기 위하여 내장된 가변 클럭 분주 회를 갖는다. 시스템 클럭은 전체 시스템의 동작에 영양을 미치기 때문에, 이러한 클럭의 소오스로서 가변 클럭 분주회로는 높은 신뢰성이 요구되어진다.
종래의 가변 클럭 분주 회로는 기본 클럭을 다른 분주비로 분주하는 복수개의 분주기 및 분주비 설정 신호에 따라 복수개의 분주기로 부터의 클럭 출력의 하나를 선택 출력하는 수위칭 회뢰 구성되어 있다. 이러한 종래의 가변 클럭 분주회로에서는 분주기의 출력은 다음 단의 분주기의 다음 입력단자에 연속적으로 보내지기 때문에, 분주기를 구성하는 디바이스에서의 지연이 분주기의 출력 클럭의 변화점을 지연시킨다. 더 분주기의 단이 높을수록 기본 클럭으로부터의 지연은 더 커지게 된다.
이 때문에, 어떤 분주기 클럭에서 다른 분주기 클럭에서 스위칭할 때, 스위칭 직후의 출력 클럭의 사이클을 분주기의 지연에 의하여 변화하여 이것이 출력 클럭의 주파수가 스위칭 직후의 보장된 동작 주파수를 넘어서는 경우를 야기할 수 있다. 보장된 동작 주파수의 상기 초과는 시스템의 오동작의 원인이 될 수 있다. 이 결점은 큰 분주비를 갖는 클럭이 작은 분주비를 갖는 것으로 스위치될 때 큰 지연 때문에 특히 현저하다.
본 발명의 목적은 클럭 분주비의 스위칭때에도 주파수에 있어 극히 적은 왜란을 갖는 안정된 클럭을 공급할 수 있는 가변 클럭 분주 회로를 제공하는 것이다.
이 목적을 달성하기 위한 본 발명의 양호한 실시예에 따르면, 가변 클럭 분주회로는 입력으로서 전단의 분주 수단의 출력을 다음단의 분주 수단에 분기하여 일정한 분주비로 입력클럭을 분주하는 복수개의 분주 수단, 클럭 입력의 위상을 복수개의 분주 수단에 기본 클럭에 기초하여 동기화 하는 동기화 수단 및 상기 복수개의 분주 수단의 클럭 출력의 하나를 선택적으로 출력하는 스위칭 수단을 구비하고 있다.
다른 양호한 실시예에 따르면, 동기화 수단은 분주 수단의 하나에 각각 대응하는 복수개의 AND게이트 제공되어 기본 클럭 및 전단까지의 모든 분주 수단의 출력을 AND게이트에 입력한다. 또는 동기화 수단은 분주 수단의 하나에 각각 대응하고 동수의 입력 단자를 갖는 복수개의 AND게이트가 제공되어 기본 클럭 및 전단까지의 모든 분주 수단의 출력을 AND게이트에 입력하고 공통의 정(positive) 전원을 AND게이트의 나머지 입력 단자에 입력한다. 보다 양호하게 AND 게이트의 입력 단자의 수는 분주 수단의 수와 같도록 고안되어 진다.
본 발명의 다른 실시예에 따르면, 가변 클럭 분주수단은 기본 클럭을 소정의 분주비로 분주하기 위한 제1분주수단 및 (n-1)번째 분주 수단의 출력을 분기하여 입력시키기 위한 n번째 분주 수단을 포함하는 n개의 분주수단, 클럭 입력의 위상을 상기 복수개의 분주 수단에 기본 클럭에 기초하여 동기화 하는 동기화 수단 및 상기 복수개의 분주 수단의 클럭 출력의 하나를 선택적으로 출력하는 스위칭 수단을 구비하고 있다.
다른 실시예에 따르면, 동기화 수단은 지원을 갖는 기본 클럭을 제1분주 수단에 입력하는 버퍼 수단 및 제2에서 제n번째 분주 수단의 하나에 각각 대응하는 복수개의 AND게이트로 구성되어 기본 클럭 및 전단까지의 모든 분주 수단의 출력을 입력한다. 버퍼 수단 및 복수개의 AND게이트는 동일한 선호 지연을 갖도록 양호하게 고안되어진다.
다른 양호한 실시예에 따르면, 동기화 수단은 분주수단의 하나에 각각 대응하고 동수의 입력단자를 갖는 복수개의 AND게이트가 제공되어 기본 클럭 및 전단까지의 모든 분주수단의 출력을 AND게이트에 입력하고, 공통의 정전원을 AND게이트의 나머지 입력에 입력한다. AND게이트의 입력 단자의 갯수는 분주 수단의 수와 같도록 양호하게 고안되었다.
본 발명의 다른 목적, 특징 및 효과는 이하의 상세한 서술에서 명확해 질 것이다.
제1도 내지 제6도에 언급하여, 본 발명의 양호한 실시예가 서술된다. 제1도는 본 발명의 일 실시예에 따른 가변 클럭 분주 회로의 구성을 도시한다.
제1도에서, 본 실시예에 따른 가변 클럭 분주 회로는 입력 클럭의 하강 에지(the fall edge)에서 주파수를 ½로 분주하는 분주기(31 내지 34), 클럭 입력의 위상을 기본 클럭(10)에 기초한 분주기(31 내지 34)로 동기시키는 위상 동기화 회로(20), 분주기(31 내지 34)에서 나오는 클럭중 하나를 선택하여 출력시키는 스위칭 회로(40)를 포함한다. 위상 동기화 회로(20)는 버퍼(21)와 AND게이트(22 내지 24를 갖는다. 숫자 10은 오실레이터가 공급한 기본 클럭을 나타내며, 11은 스위칭 회로(40)로부터 마이크로 프로세서나 다른 것들로 공급된 출력 클럭을 나타내고, 12와 13은 분주기(31 내지 34)로부터 출력된 다른 분주율을 갖는 것에서 나오는 클럭을 선택하기 위하여 사용되는 분주율을 설정 신호를 나타낸다.
분주기(31 내지 34)에게는, 위상 동기화 회로(20)와 AND게이트(22 내지 24)에 있는 버퍼로부터 나오는 출력신호가 각각 입력된다. 위상 동기화 회로(20)에게는, 분주기(31 내지 34)에서 나오는 출력 신호와 기본 클럭(10)이 입력된다. 위상 동기화 회로(20)의 버퍼(21)는 기본 신호(10)를 수신하고, AND게이트(22)는 기본 클럭(10)과 분주기(31)에서 나오는 출력 신호를 수신하며, AND게이트(23)는 기본클럭과 분주기(31 내지 32)에서 나오는 출력 신호를 수신한다. AND게이트(24)는 기본 클럭(10)과 분주기(31 내지 33)에서 나오는 출력 신호를 수신한다. 그래서, 제1분주기(31)는 기본 클럭(10)의 ½을 표시하는 클럭을 주며, 제2분주기(32)는 기본 클럭(10)의 ¼을 표시하는 클럭을 발생시키고, 제3분주기(33)는 기본 클럭(10)의 ⅛을 표시하는 클럭을 공급하며, 제4분주기(34)는 기본 클럭(10)의 1/16을 표시하는 클럭을 준다. 스위칭 회로(40)에게는, 기본 클럭(10), 분주기(31 내지 34)에서 나오는 출력 클럭과 분주를 설정신호(12와 13)가 입력된다. 두 개의 분주율 설정신호(12와 13)를 조합한 것에 따라 스위칭 회로(40)는 분주기(31 내지 34)에서 나오는 출력 신호중 하나를 선택하고 출력 클럭(11)으로서 그것을 출력한다. 게다가, 분주기(31 내지 34)로부터 입력된 클럭 신호가 모두 저(L)수준에 있고 그리고 기본 클럭(10)이 고(H) 수준으로 올라갈 때 스위칭 회로(40)에서 클럭 스위칭이 실행된다.
위상 동기화 회로(20)에 있는 버퍼(21)가 공급되어 분주기(31)에의 기본 클럭(10)입력에 일정 지연값을 설정한다. 버퍼(21)에서의 지연값은 AND 게이트(22 내지 24)에 의해 주어진 지연값과 같도록 설정된다. AND게이트(22 내지 24)는 분주기(31 내지 33)에서 나오는 출력 클럭과 기본 클럭(10)을 AND시키기 때문에, 동기화된 위상을 갖는 클럭은 분주기(32와 33)로 입력된다.
제2도는 분주기(31 내지 34)의 특정 구성예를 도시한다. 분주기(31 내지 34)는 여기서는 JK형의 플립플롭(131 내지 134)으로 구성된다. 제3도는 스위칭 회로(40)의 특정 구성예를 도시한다. 제3도에서, 분주기(31 내지 34)에서 나오는 출력 클럭은 AND 게이트(101 내지 104)와 NOR게이트(105)로 입력된다. NOR게이트(105)에서 나오는 출력과 기본 클럭(10)은 AND게이트(106)로 입력된다. 분주율 설정신호(12와 13)는 각각 D형 래치 회로(107과 108)에 입력되고 AND게이트(106)에서 나오는 출력은 D형 래치회로(107과 108)의 클럭 단자에 입력된다. D형 래치회로(107과 108)에서 나오는 출력은 디코딩회로(109)에 있는 제개의 AND게이트로 입력된다. 이 디코딩 회로(109)에서 나오는 출력은 AND게이트(101 내지 104)로 입력된다. AND게이트(101 내지 104)에서 나오는 출력은 OR게이트(110)로 입력되고 출력 클럭(11)은 OR게이트(110)로부터 출력된다. 제3도에 도시되는 것과 같은 스위칭 회로(40)의 구성에서, 이하 서술되는 것과 같이, 분주기(31 내지 34)로부터의 모든 클럭 신호 입력이 L레벨에 있고 기본 클럭(10)이 H레벨(AND게이트(106)에서의 출력은 H로 됨)로 상승 할 때 분주율 설정 신호(12화 13)에 의해 출력 클럭(11)이 스위치된다. 환언하면, AND케이트(106)에서의 출력이 H레벨으로 올라갈 때, 분주율 설정 신호(12와 13)에 있어서의 변화는 D형 래치회로(107과 108)를 거쳐 디코딩 회로(109)로 출력되고 디코딩 회로(109)에서 나오는 출력은 AND게이트(101 내지 104)중 하나를 선택한다. 이것은 분주기(31 내지 34)로부터 출력되는 클럭중 하나가 선택되도록 하며, 이것은 출력 클럭(11)으로서 OR케이트(110)로부터 출력된다.
제4도는 상기 제1도 내지 제3도에 도시되어 있는 것 같은 가변 클럭 분주 회로의 동작을 예시하는 타이밍도이다. 이 도는 스위칭 회로(40)가 분주기(34)에서 나오는 출력으로부터 분주기(31)에서 나오는 출력으로 스위치하거나 또는 기본 클럭의 1/6 내지 1/2로부터 분주율을 스위치하는 경우를 나타낸다. 버퍼(21)와 AND 게이트(22 내지 24)에서의 지연으로 이 장치의 출력 클럭 신호(즉, 분주기(31 내지 34)로 입력되는 클럭 신호)가 장치에서의 지연으로 인해 기본 클럭(10)으로부터 지연하게 한다. 만일 장치가 동일한 구동력을 갖고 장치에서의 지연이 같도록 하기 위하여 장치 구조가 배열된다면, 분주기(31 내지 34)에서의 출력 클럭의 파형은 제5도에 도시된 것과 같이 동기화된다. 분주기(31 내지 34)에서의 지연은 동일한 구성(예로, 제2도에 도시된 것 같은 JK형 플립-플롭)을 갖는 분주기를 사용하여 같게되고, 분주기(31 내지 34)에서 나오는 출력 신호는 같은 위치에서 변화점을 갖는 파형을 갖는다. 이 점에서, 만일 제5도에 도시된 것과 같이 분주율 설정(12와 13)가 변한다면, 회로(40)에서 나오는 출력 클럭(11)은 분주기(31)에서 나오는 출력 클럭 또는 분주기(31 내지 34)에서 나오는 모든 입력 클럭 신호가 L레벨에 있고 기본 클럭(10)이 H레벨으로 올라갈 때 스위칭 회로(40)의 동작에 의해 기본 클럭의 1/2을 나타내는 클럭으로 스위치된다. 분주기(31과 34)에서 나오는 출력 신호가 같은 변화점을 갖는다고 가정하면, 스위칭 회로(40)에 의한 출력 클럭(11)의 스위칭직후 사이클(ts1)은 클럭의 안정한 스위칭을 보장하도록 분주기(31)로 부터의 출력 신호의 사이클(ts0)과 거의 같게 될 수 있다. 기본 클럭 1/16로부터 1/2까지 분주율의 스위칭은 이하에 서술되지만 분주율의 다른 스위칭에 대해 안정한 분주 클럭이 달성될 수 있다.
제5도는 상기 실시예의 위상 동기화 회로(20)가 제공되지 않았을 때 기본 클럭 1/16로부터 1/2까지 분주율이 스위치되는 경우의 타이밍도를 도시한다. 종래의 가변클럭 분주 회로는 상기 실시예에서와 같은 위상 동기화 회로가 제공되지 않는다. 이와 같은 회로에서, 어떤 단계의 분주기에서 나오는 출력은 다음 단계 분주기의 입력단자에 지속적으로 공급되고, 분주기로부터 출력 클럭의 변화점은 높은 단계의 분주기에 대해 점차적으로 늦어진다. 이와 같은 이유로, 제5도에 도시된 것과 같이, 분주율 설정 신호(12와 13)를 사용하여 1/16로부터 1/2까지 분주율을 스위칭할 때, 분주회로에서 나오는 출력 신호(11)는 일시적으로 작은 L레벨폭을 가지고 tf1은 tf0(여기서 tf0는 분주기(31)에서 나오는 출력클럭의 사이클이고 tf1은 스위칭 직후 분주 회로에서 나오는 출력 클럭(11)의 사이클이다)보다 작게 된다. 이것은 분주 회로의 출력 클럭(11)에 의해 보장된 동작 주파수를 초과하는 결과가 되어 시스템의 오동작을 야기할 수 있다.
대조적으로, 상기 서술된 것과 같은 이 실시예의 가변 클럭 분주회로에서, 스위칭 회로(40)로부터의 출력 클럭(11)의 스위칭직후 사이클(ts1)은 분주기(31)에서 나오는 출력 신호의 사이클(ts0)과 거의 같게 될 수 있으며, 이것은 클럭 스위칭을 안정하게 한다. 이것은 분주 회로의 출력 클럭(11)에 의해서 보장된 동장 주파수를 초과하는 것으로 인한 시스템 오동작을 확실히 방지한다.
다음, 제6도와 관련, 외상 동기화 회로(20)의 제2실시예가 서술된다. 제6도에서, 위상 동기화 회로(20)와 분주기(31 내지 34)의 구성만이 도시되나, 이 실시예는 제1도에 도시된 것과 같은 동일한 구성을 갖는 스위칭 회로(40)를 사용한다. 이 실시예에서, 위상 동기화 회로(20)는 버퍼(21)대신 AND케이트(51 내지 54)와 AND게이트(22 내지 24)로 구성된다. AND게이트(51 내지 54)는 각각 네 개의 입력 게이트를 갖는 동일한 구조를 갖는다. 도면에서 VDD는 정전원을 표시한다. AND게이트(51)에 대하여, 기본 클럭(10)은 입력 게이트중의 하나에 입력되고 정전원(VDD)은 나머지 세 개의 입력 게이트에 입력된다. AND 게이트(52)에 대하여, 기본 클릭(10)은 입력 게이트로, 분주기(31)에서 나오는 출력 클럭은 다른 것으로 그리고 정전원(VDD)은 나머지 두 개의 입력 게이트로 주어진다. AND 게이트(53)에 대해, 기본 클럭(10)은 입력 게이트로, 분주기(31)에서 나오는 출력 클럭은 다른 것으로, 분주기(32)에서 나오는 것은 또다른 것으로, 그리고 정전원(VDD)은 나머지 입력 게이트로 입력된다. AND 게이트(54)에 대해, 기본 클럭(10)은 입력 게이트로 입력되고 분주기(31 내지 34)에서 나오는 출력 클럭은 각각 나머지 세 개의 입력 게이트로 입력된다. 같은 수의 입력 게이트가 제공된 AND 게이트(51 내지 54)는 같은 구조를 갖도록 만들어질 수 있으며, 이것은 장치 구동력의 균형을 향상시켜, 장치의 지연값을 같게하는 것을 보다 정확하게 하는 결과가 된다. 그리하여, 분주기(31 내지 34)로 입력되는 클릭 신호는 제1오에 도시된 것과 같은 실시예에서 보다 정확하게 동기될 수 있다.
가변 클럭 분주 회로는 분주기에서 나오는 출력 신호를 동기화시킴으로서 심지어 클럭 분주율을 스위칭하는 시간에서도 주파수 교란이 극히 적은 클럭을 안정하게 공급할 수 있다. 특히 많은 분주기가 사용될 때 또는 기본 클럭이 높은 주파수를 가질 때, 이 회로의 사용은 매우 효과적일 수 있다.
분명히, 상승된 실시예에 많은 변화와 변경이 이루어질 수 있다. 예로, 상기 예는 네 개의 분주기를 가지나, 하나 이상이 존재한다고 가정하면 어떤 분주기 수도 존재할 수 있다. 본 발명의 진정한 정신과 영역내에 포함되는 것으로서 이와 같은 모든 변화와 변경을 첨부된 청구항에서 보호하도록 의도된다.

Claims (9)

  1. 입력으로서 전단의 분주 수단의 출력을 다음단의 분주 수단에 분기하는 어떤 분주 수단에 의해 입력 클럭을 분주하는 복수개의 분주수단, 크럭 입력의 위상을 상기 복수개의 분주 수단에 R본 클럭에 기초하여 동기화시키는 동기화 수단 및 상기 복수개의 분주 수단의 클럭 출력의 하나를 선택적으로 출력하는 스위칭수단으로 구성되는 가변 클럭 분주회로.
  2. 제1항에 있어서, 상기 동기화 수단이 상기 분주 수단의 하나에 각각 대응하는 복수개의 AND게이크가 제공되어 상기 기본클럭 및 전단까지의 모든 분주 수당의 출력을상기 AND 게치트에 입력하는 가변 클럭 분주회로.
  3. 제1항에 있어서, 상기 동기화 수단이 상기 분주 수단의 하나에 각각 대응하고 동수의 입력 단자를 갖는 복수개의 AND케이트가 제공되어 상기 기본 클럭 및 전단까지의 모든 분주 수단의 출력을 상기 AND게이트에 입력하고 공통의 정전원을 상기 AND게이트의 나머지 입력 단자에 입력시키는 가변 클럭 분주회로.
  4. 제3항에 있어서, 상기 AND 게이트의 입력 단자의 갯수가 분주 수단의 객수와 같도록 고안된 가변 클럭 분주 회로.
  5. 기본 클럭을 소정의 분주비로 분주하기 위한 제1분주수당 및 (n-1)번째 분주 수단의 출력을 분기하여 입력하기 위한 n번째 분주 수단을 포함하는 n개의 분주수단, 클럭 입력의 우상을 상기 복수개의 분주 수단에 기본 틀럭에 기초하여 동기화시키기 위한 동기화 수단 및 상기 복수개의 분주 수단의 클럭 출력의 하나를 선택으로 출력하는 스위칭 수단으로 구성되는 가변 클럭 분주수단.
  6. 제5항에 있어서, 상기 동기화 수단은 지연을 갖는 상기 기본틀럭을 상기 제1분주수단에 입력하기 위한 버퍼수단 및 상기 제2에서 n번째 분주 수단까지의 분주 수단의 하나에 각각 대응하는 복수개의 AND게이트로 구성되고 기본 클럭 및 전단까지의 모든 분주 수단의 출력을 입력시키는 가변 클릭 분주 수단
  7. 제6항에 있어서, 상기 버퍼 수단 및 복수개의 AND게이트가 동일한 신호 지연을 갖도록 고안되는 가변 클럭 분주회로.
  8. 제5항에 있어서, 상기 동기화 수단은 상기 분주 수단의 하나에 각각 대응하고 동수의 입력 단자를 갖는 복수개의 AND게이트가 제공되어 상기 기본 클럭 및 전단까지의 모든 분주 수단의 출력을 상기 AND게이트에 입력하고, 공통의 정전원을 상기 AND게이트의 나머지 입력 단자에 입력시키는 가변 클럭 분주회로.
  9. 제8항에 있어서, 상기 AND게이트의 입력 단자의 개수가 분주 수단의 개수와 같은 가변 클럭 분주회로.
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