JP5613605B2 - クロック生成回路、それを用いたプロセッサシステム、及びクロック周波数制御方法 - Google Patents

クロック生成回路、それを用いたプロセッサシステム、及びクロック周波数制御方法 Download PDF

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Description

本発明は、クロック生成回路、それを用いたプロセッサシステム、及びクロック周波数制御方法に関する。
近年、白熱電球や蛍光灯に比べ低消費電力かつ長寿命の発光ダイオード（ＬＥＤ：Light Emitting Diode）が、照明装置に使用されるようになってきた。通常、このようなＬＥＤを用いた照明装置（以下、ＬＥＤ照明装置）は、調整つまみやリモコンなどにより、明るさを調節することができるようになっている。つまり、ＬＥＤ照明装置には、外部からの制御信号に応じてＬＥＤの明るさを調節するため、通信機能を備えたプロセッサシステムとしてマイクロコントローラが搭載されている。ここで、各種施設などにおける屋内照明の世界的な通信規格として、ＤＡＬＩ（Digital Addressable Lighting Interface）が知られている。また、家庭用照明における通信には、赤外線リモコンが多く用いられている。
ところで、上記マイクロコントローラについても、低消費電力化が要求されている。そのため、スタンバイモードなど通常動作モードよりも消費電力の低い動作モード（以下、低消費電力モードという）を備えたものが多い。低消費電力モードでは、例えばＰＬＬ（Phase Locked Loop）などの逓倍回路が停止し、通常動作モードよりも低い周波数のクロック信号でシステムが動作する。例えば、特許文献１には、クロック信号を低周波数化することにより低消費電力化したデータ受信装置が開示されている。
その一方で、上記通信機能を維持するためには、通信用のクロック信号（以下、通信クロック信号という）はそのままの周波数を維持する必要がある。つまり、低消費電力モードへの移行に伴い、システムを動作させるためのクロック信号（以下、システムクロック信号という）は、低速化する（低い周波数へ切り換える）。一方、通信クロック信号の周波数は、一定に維持する必要がある。ここで、システムクロック信号と通信クロック信号とを同期させるため、通信クロック信号は、システムクロック信号を分周することにより生成される。
特許文献２には、低消費電力モードにおいて、一度ＰＬＬの逓倍率を１／Ｎにした後、ＰＬＬの後段に設けられた分周器の分周比を１／Ｎにすることにより、ＬＣＤ（Liquid Crystal Display）コントローラに供給されるクロック信号の周波数を一定に維持する技術が開示されている。特許文献３には、基準クロック信号を逓倍することにより生成されたシステムクロック信号を分周し、基準クロック信号と位相及び周波数が一致したクロック信号を生成する技術が開示されている。ここで、システムクロック信号の逓倍率を検出した後、検出した逓倍率に応じてシステムクロック信号を分周する。
特開平１０−９４０１９号公報 特開２００４−１７１４８７号公報 特開２００４−１９９１３５号公報
発明者は以下の課題を見出した。
特許文献２に開示された技術では、一度ＰＬＬの逓倍率を１／Ｎにした後、ＰＬＬの後段に設けられた分周器の分周比を１／Ｎにする。そのため、ＰＬＬの逓倍率を１／Ｎにした後、ＰＬＬの後段に設けられた分周器の分周比を１／Ｎにするまでの間は、ＬＣＤコントローラに供給されるクロック信号の周波数は、所望の周波数に維持されないという問題があった。
特許文献３に開示された技術では、システムクロック信号の逓倍率を検出した後、検出した逓倍率に応じてシステムクロック信号を分周する。そのため、少なくともシステムクロック信号の逓倍率を切り換えてから、これを検出するまでの間、所望の周波数のクロック信号が得られないという問題があった。
ここで、特許文献２、３を上記の通信クロック信号に適用した場合、システムクロック信号の周波数を切り換え後、所定の期間、通信が不可能になる。つまり、システムクロック信号の周波数切換時における通信応答性が劣るという問題があった。
本発明に係るクロック生成回路は、
選択信号に基づいて、互いに周波数の異なる第１及び第２のクロック信号の一方をシステムクロック信号として選択するシステムクロック選択回路と、
前記システムクロック信号を分周し、複数の分周クロック信号を生成する分周回路と、
前記選択信号と分周比設定信号とに基づいて、前記複数の分周クロック信号から通信クロック信号を選択し、前記選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換える通信クロック選択回路と、を備えるものである。
本発明に係るプロセッサシステムは、
演算回路と、
前記演算回路とバスを介して接続された入出力回路と、
前記演算回路に対してシステムクロックを供給するとともに、前記入出力回路に対して通信クロックを供給するクロック生成回路と、を備え、
前記クロック生成回路は、
選択信号に基づいて、互いに周波数の異なる第１及び第２のクロック信号の一方を前記システムクロック信号として選択するシステムクロック選択回路と、
前記システムクロック信号を分周し、複数の分周クロック信号を生成する分周回路と、
前記選択信号と分周比設定信号とに基づいて、前記複数の分周クロック信号から通信クロック信号を選択し、前記選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換える通信クロック選択回路と、を備えるものである。
本発明に係るクロック周波数制御方法は、
選択信号に基づいて、互いに周波数の異なる第１及び第２のクロック信号の一方をシステムクロック信号として選択し、
前記システムクロック信号を分周することにより複数の分周クロック信号を生成し、
前記選択信号と分周比設定信号とに基づいて、前記複数の分周クロック信号から通信クロック信号を選択し、前記選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換えるものである。
本発明では、選択信号と分周比設定信号とに基づいて、複数の分周クロック信号から通信クロック信号を選択し、選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換える通信クロック選択回路を備えている。そのため、システムクロック信号の周波数を切り換え後、所定の期間、通信が不可能になることがない。
本発明によれば、システムクロック信号の周波数切換時における通信応答性を向上させることができる。
本発明が適用されるプロセッサシステムＭＣＵの概略図である。 ＬＥＤを駆動する電源回路の回路図である。 ＬＥＤを駆動する電源回路の回路図である。 ＬＥＤを駆動する電源回路の回路図である。 ＬＥＤを駆動する電源回路の回路図である。 実施の形態１に係るクロック生成ユニットＣＧのブロック図である。 クロック生成ユニットＣＧの動作を説明するためのタイミングチャートである。 実施の形態１の比較例に係るクロック生成ユニットＣＧのブロック図である。 図５の比較例に係るクロック生成ユニットＣＧの動作を説明するためのタイミングチャートである。 実施の形態２に係るクロック生成ユニットＣＧのブロック図である。 図７におけるセレクタＳＥＬ２の具体例を示す回路図である。 レジスタ値（分周比設定信号ｓｓ２）に対応するセレクタＳＥＬ２１１、ＳＥＬ２１２、ＳＥＬ２１３における分周比及び周波数を示した表である。 図８において、システムクロック信号ｃｋｓとして３２ＭＨｚのクロック信号ｃｋ１１が選択された場合を示す図である。 図８において、システムクロック信号ｃｋｓとして４ＭＨｚの基準クロック信号ｃｋ２が選択された場合を示す図である。 比較例に係るセレクタＳＥＬ２０の具体例を示す回路図である。 レジスタ値（分周比設定信号ｓｓ２）に対応するセレクタＳＥＬ２０における分周比及び周波数を示した表である。 図１２において、システムクロック信号ｃｋｓとして３２ＭＨｚのクロック信号ｃｋ１１が選択された場合を示す図である。 図１２において、システムクロック信号ｃｋｓとして４ＭＨｚの基準クロック信号ｃｋ２が選択された場合を示す図である。 図７のクロック生成ユニットＣＧの動作を説明するためのタイミングチャートである。 実施の形態３に係るクロック生成ユニットＣＧのブロック図である。 図１７におけるセレクタＳＥＬ２の具体例を示す回路図である。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
（実施の形態１）
まず、本発明が適用されるプロセッサシステムの概要について説明する。なお、本発明は、以下で説明するプロセッサシステムに適用されるものではあるが、説明するプロセッサシステムは一例であり、他のプロセッサシステムに本発明を適用することも可能である。
本発明が適用されるプロセッサシステムＭＣＵの概略図を図１に示す。図１に示すように、本発明にかかるプロセッサシステムＭＣＵは、メモリＭＥＭ、演算コアＰＥ、クロック生成ユニットＣＧ、ＰＷＭ信号生成ユニットＰＧ、出力モニタユニットＭＯＮ、ＩＯユニットＩＯＵ、周辺回路ＰＥＲＩを有する。なお、図１では、プロセッサシステムＭＣＵにより制御される制御対象回路ＰＷＲを示した。この制御対象回路ＰＷＲは、例えば、電源回路であり、ＰＷＭ信号生成ユニットＰＧにより生成されるＰＷＭ信号に基づき電源電圧を昇圧した昇圧電圧、あるいは、電源電圧を降圧した降圧電圧を生成し、生成した電圧を他の回路に供給する電源とする。
メモリＭＥＭは、プロセッサシステムＭＣＵにより用いられるプログラム及びプロセッサシステムＭＣＵを動作させるために用いられる設定値等が格納される。演算コアＰＥは、メモリＭＥＭに格納されたプログラム又は外部から読み込んだプログラムに基づくプロセッサシステムＭＣＵに求められる具体的な処理を行う。クロック生成ユニットＣＧは、プロセッサシステムＭＣＵ内の各回路ブロックで利用されるクロック信号を生成する。また、クロック生成ユニットＣＧで生成されたクロック信号は、外部に出力されても良い。なお、プロセッサシステムＭＣＵ内で利用されるクロック信号は、外部の回路から供給することも可能である。
ＰＷＭ信号生成ユニットＰＧは、外部に出力するＰＷＭ信号を生成する。このＰＷＭ信号生成ユニットＰＧは、例えば、プロセッサシステムＭＣＵのタイマ機能を利用することで実現することもできる。また、ＰＷＭ信号生成ユニットＰＧは、タイマ機能とは別の機能回路として実装されていても良い。
出力モニタユニットＭＯＮは、外部回路のノードの電圧をモニタする。そして、出力モニタユニットＭＯＮは、アナログ値を有する電圧をデジタル値に変換する。出力モニタユニットＭＯＮは、プロセッサシステムＭＣＵ内に外部から得られた電圧値の電圧レベルをデジタル値として伝達する。図１の例では、外部に設けられた電源回路の出力電圧をモニタし、当該出力電圧レベルに応じたデジタル値をプロセッサシステムＭＣＵに取り込むことができる。この出力モニタユニットＭＯＮは、アナログデジタル変換器（例えば、ＡＤＣ（Analog Digital Converter））、コンパレータ回路等のアナログ値をデジタル値に変換可能な回路により構成することができる。
ＩＯユニットＩＯＵは、外部に設けられた回路との間で通信を行い、プロセッサシステムＭＣＵに対する制御信号等の受信、あるいは、プロセッサシステムＭＣＵの処理結果の送信等を行う。ＩＯユニットＩＯＵの具体的な例としては、ＳＰＩユニット、ＵＡＲＴユニット等が考えられる。なお、ＳＰＩユニットは、３線又は４線のシリアル通信であるＳＰＩ（System Packet Interface）規格の通信を行う。また、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）ユニットは、調歩同期方式によるシリアル信号をパラレル信号に変換し、また、その逆方向の変換を行う。
周辺回路ＰＥＲＩは、上述した回路ブロック以外の回路であって、演算コアＰＥにより利用される回路ブロックを含む。周辺回路ＰＥＲＩとしては、例えば、タイマユニット、ウォッチドッグタイマユニット、ＤＭＡ（Direct Memory Access）ユニット、低電圧検出ユニット、パワーオンリセット（ＰＯＲ）ユニット等が考えられる。
なお、本発明が適用されるプロセッサシステムＭＣＵでは、演算コアＰＥ、メモリＭＥＭ、ＰＷＭ信号生成ユニットＰＧ、ＰＷＭ信号生成ユニットＰＧ、出力モニタユニットＭＯＮ、ＩＯユニットＩＯＵ、周辺回路ＰＥＲＩがバスにより相互により接続される構成となっている。また、図示してはいないが、プロセッサシステムＭＣＵには、他の回路から電源が供給される。ここまでに説明したプロセッサシステムＭＣＵは、本発明が適用されるプロセッサシステムの一例を示したものであり、例えば、メモリＭＥＭに格納するプログラム及びデータはシステムの仕様により適宜変更可能である。また、回路ブロック間の接続は、例えば、複数のバスを介して接続される構成であっても良く、バスを介さずに演算コアＰＥと、他の回路ブロックと、が直接接続される構成であっても良い。
プロセッサシステムＭＣＵは、ＰＷＭ信号を生成し、制御対象回路ＰＷＲに与えることができる。そして、プロセッサシステムＭＣＵは、このＰＷＭ信号のデューティ、あるいは、ＰＷＭ信号の生成タイミング等を制御対象回路中のノードの電圧、他の回路から与えられる制御信号等により制御することができる。そこで、プロセッサシステムＭＣＵが生成するＰＷＭ信号の利用形態を明確にするために制御対象回路ＰＷＲの一例である電源回路について説明する。以下で説明する電源回路は、負荷回路としてＬＥＤ（Light Emitting Diode）を駆動するが、負荷回路は、ＬＥＤに限らず、一般的な回路であても良い。
図２Ａ〜図２ＤにＬＥＤを駆動する電源回路の例を示す。なお、図２Ａ〜図２Ｄでは、電源回路にＰＷＲの符号を付す。また、図２Ａ〜図２Ｄで示す電源回路ＰＷＲでは、スイッチング動作を行う出力トランジスタにＮＭＯＳトランジスタを用いるが、この出力トランジスタは、ＰＭＯＳトランジスタで構成することもでき、また、ＰＮＰトランジスタ或いはＮＰＮトランジスタで構成することもできる。
図２Ａに示す電源回路ＰＷＲは、降圧型の電源回路である。電源回路ＰＷＲは、ＮＭＯＳトランジスタＯＭ、インダクタＬ、ダイオードＤｉ、コンデンサＣ、抵抗Ｒｍを有する。ＮＭＯＳトランジスタＯＭのドレインは入力電圧Ｖｉｎが与えられる電源端子に接続され、ソースはダイオードＤｉのカソードに接続される。また、ＮＭＯＳトランジスタＯＭのゲートにはＰＷＭ信号が与えられ、ＮＭＯＳトランジスタＯＭはＰＷＭ信号の電圧レベルに応じてスイッチング動作を行う。ダイオードＤｉのアノードは、接地端子に接続される。ＮＭＯＳトランジスタＯＭのソースとダイオードＤｉのカソードとの間のノードには、インダクタＬの一端が接続される。インダクタＬの他端と接地端子との間にはコンデンサＣが接続される。そして、コンデンサＣの一端とインダクタＬの他端との間のノードにコンデンサＣに蓄積された電荷量に応じた出力電圧ＶＯＵＴが生成される。また、コンデンサＣに蓄積された電荷は出力電流ＩＯＵＴとしてＬＥＤに供給される。また、ＬＥＤのカソードと接地端子との間には、抵抗Ｒｍが接続される。この抵抗Ｒｍには、ＬＥＤに流れる出力電流ＩＯＵＴが流れる。つまり、抵抗Ｒｍの両端には、出力電流ＩＯＵＴと抵抗Ｒｍの抵抗値とに応じた電圧が生じる。この電圧は、出力電流モニタ電圧としてプロセッサシステムＭＣＵの出力モニタユニットＭＯＮに与えられる。そして、プロセッサシステムＭＣＵは、出力電流モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周波数を有するＰＷＭ信号を生成する。つまり、図２Ａに示す電源回路ＰＷＲを用いた場合、プロセッサシステムＭＣＵと電源回路ＰＷＲは、ＬＥＤを定電流で駆動する回路を構成する。
図２Ｂに示す電源回路ＰＷＲは、昇圧型の電源回路である。電源回路ＰＷＲは、ＮＭＯＳトランジスタＯＭ、インダクタＬ、ダイオードＤｉ、コンデンサＣ、抵抗Ｒｍを有する。インダクタの一端は、入力電圧Ｖｉｎが与えられる電源端子に接続される。ＮＭＯＳトランジスタＯＭのドレインはインダクタＬの他端に接続され、ソースは接地端子に接続される。また、ＮＭＯＳトランジスタＯＭのゲートにはＰＷＭ信号が与えられ、ＮＭＯＳトランジスタＯＭはＰＷＭ信号の電圧レベルに応じてスイッチング動作を行う。ダイオードＤｉのアノードは、インダクタＬの他端とＮＭＯＳトランジスタＯＭのドレインとの間のノードに接続される。ダイオードＤｉのカソードと接地端子との間にはコンデンサＣが接続される。そして、コンデンサＣの一端とダイオードＤｉのカソードとの間のノードにコンデンサＣに蓄積された電荷量に応じた出力電圧ＶＯＵＴが生成される。また、コンデンサＣに蓄積された電荷は出力電流ＩＯＵＴとしてＬＥＤに供給される。また、ＬＥＤのカソードと接地端子との間には、抵抗Ｒｍが接続される。この抵抗Ｒｍには、ＬＥＤに流れる出力電流ＩＯＵＴが流れる。つまり、抵抗Ｒｍの両端には、出力電流ＩＯＵＴと抵抗Ｒｍの抵抗値とに応じた電圧が生じる。この電圧は、出力電流モニタ電圧としてプロセッサシステムＭＣＵの出力モニタユニットＭＯＮに与えられる。そして、プロセッサシステムＭＣＵは、出力電流モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周波数を有するＰＷＭ信号を生成する。つまり、図２Ｂに示す電源回路ＰＷＲを用いた場合、プロセッサシステムＭＣＵと電源回路ＰＷＲは、ＬＥＤを定電流で駆動する回路を構成する。
図２Ｃに示す電源回路ＰＷＲは、降圧型の電源回路である。電源回路ＰＷＲは、ＮＭＯＳトランジスタＯＭ、インダクタＬ、ダイオードＤｉ、コンデンサＣ、抵抗Ｒｍ１、Ｒｍ２を有する。ＮＭＯＳトランジスタＯＭのドレインは入力電圧Ｖｉｎが与えられる電源端子に接続され、ソースはダイオードＤｉのカソードに接続される。また、ＮＭＯＳトランジスタＯＭのゲートにはＰＷＭ信号が与えられ、ＮＭＯＳトランジスタＯＭはＰＷＭ信号の電圧レベルに応じてスイッチング動作を行う。ダイオードＤｉのアノードは、接地端子に接続される。ＮＭＯＳトランジスタＯＭのソースとダイオードＤｉのカソードとの間のノードには、インダクタＬの一端が接続される。インダクタＬの他端と接地端子との間にはコンデンサＣが接続される。そして、コンデンサＣの一端とインダクタＬの他端との間のノードにコンデンサＣに蓄積された電荷量に応じた出力電圧ＶＯＵＴが生成される。また、コンデンサＣに蓄積された電荷は出力電流ＩＯＵＴとしてＬＥＤに供給される。また、ＬＥＤと並列するように、抵抗Ｒｍ１、Ｒｍ２が直列に接続される。つまり、抵抗Ｒｍ１、Ｒｍ２の両端には、ＬＥＤの両端に印加される出力電圧ＶＯＵＴが与えられる。そして、出力電圧ＶＯＵＴを２つの抵抗の抵抗比により分圧した出力電圧モニタ電圧を抵抗Ｒｍ１と抵抗Ｒｍ２の間のノードから出力する。この電圧は、出力電圧モニタ電圧としてプロセッサシステムＭＣＵの出力モニタユニットＭＯＮに与えられる。そして、プロセッサシステムＭＣＵは、出力電圧モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周波数を有するＰＷＭ信号を生成する。つまり、図２Ｃに示す電源回路ＰＷＲを用いた場合、プロセッサシステムＭＣＵと電源回路ＰＷＲは、ＬＥＤを定電圧で駆動する回路を構成する。
図２Ｄに示す電源回路ＰＷＲは、昇圧型の電源回路である。電源回路ＰＷＲは、ＮＭＯＳトランジスタＯＭ、インダクタＬ、ダイオードＤｉ、コンデンサＣ、抵抗Ｒｍ１、Ｒｍ２を有する。インダクタの一端は、入力電圧Ｖｉｎが与えられる電源端子に接続される。ＮＭＯＳトランジスタＯＭのドレインはインダクタＬの他端に接続され、ソースは接地端子に接続される。また、ＮＭＯＳトランジスタＯＭのゲートにはＰＷＭ信号が与えられ、ＮＭＯＳトランジスタＯＭはＰＷＭ信号の電圧レベルに応じてスイッチング動作を行う。ダイオードＤｉのアノードは、インダクタＬの他端とＮＭＯＳトランジスタＯＭのドレインとの間のノードに接続される。ダイオードＤｉのカソードと接地端子との間にはコンデンサＣが接続される。そして、コンデンサＣの一端とダイオードＤｉのカソードとの間のノードにコンデンサＣに蓄積された電荷量に応じた出力電圧ＶＯＵＴが生成される。また、コンデンサＣに蓄積された電荷は出力電流ＩＯＵＴとしてＬＥＤに供給される。また、ＬＥＤと並列するように、抵抗Ｒｍ１、Ｒｍ２が直列に接続される。つまり、抵抗Ｒｍ１、Ｒｍ２の両端には、ＬＥＤの両端に印加される出力電圧ＶＯＵＴが与えられる。そして、出力電圧ＶＯＵＴを２つの抵抗の抵抗比により分圧した出力電圧モニタ電圧を抵抗Ｒｍ１と抵抗Ｒｍ２の間のノードから出力する。この電圧は、出力電圧モニタ電圧としてプロセッサシステムＭＣＵの出力モニタユニットＭＯＮに与えられる。そして、プロセッサシステムＭＣＵは、出力電圧モニタ電圧の電圧レベルが一定になるようなデューティ比、あるいは、周波数を有するＰＷＭ信号を生成する。つまり、図２Ｄに示す電源回路ＰＷＲを用いた場合、プロセッサシステムＭＣＵと電源回路ＰＷＲは、ＬＥＤを定電圧で駆動する回路を構成する。
上記したプロセッサシステムＭＣＵの説明は、本発明が適用されるプロセッサシステムの全体的な構成を説明するためのものである。しかし、本発明の実施の形態の説明では、上記のプロセッサシステムＭＣＵの説明において説明しなかった構成要素についても適宜追加する。また、追加した当該構成要素についての説明も加える。
次に、図３を参照して本発明の第１の実施の形態に係るクロック生成ユニットＣＧについて説明する。図３は、実施の形態１に係るクロック生成ユニットＣＧのブロック図である。図３に示すように、クロック生成ユニットＣＧは、セレクタＳＥＬ１、ＳＥＬ２、発振器１０１、ＰＬＬ回路１０２、分周回路１０３、を備えている。
発振器１０１は、例えば水晶発振器などであり、一定周波数の基準クロック信号ｃｋ２を出力している。
ＰＬＬ回路１０２は、発振器１０１から出力された基準クロック信号ｃｋ２を逓倍し、基準クロック信号ｃｋ２よりも高速の（高周波数の）クロック信号ｃｋ１を生成する逓倍回路である。
セレクタＳＥＬ１は、演算コアＰＥから出力されたシステムクロック選択信号ｓｓ１に基づいて、基準クロック信号ｃｋ２とクロック信号ｃｋ１とから、システムクロック信号ｃｋｓを選択する。システムクロック信号ｃｋｓは、演算コアＰＥに供給される。ここで、システムクロック選択信号ｓｓ１は、動作モードに応じて切り換わる。例えば、通常動作モードでは、システムクロック選択信号ｓｓ１がＬ（Ｌｏｗ）となり、システムクロック信号ｃｋｓとして高速のクロック信号ｃｋ１が選択される。一方、低消費電力モードではシステムクロック選択信号ｓｓ１がＨ（Ｈｉｇｈ）となり、システムクロック信号ｃｋｓとして低速の基準クロック信号ｃｋ２が選択される。
分周回路１０３には、システムクロック信号ｃｋｓが入力され、このシステムクロック信号ｃｋｓが複数の分周比で分周される。つまり、分周回路１０３により、複数の分周クロック信号が生成される。
セレクタＳＥＬ２は、演算コアＰＥから出力されたシステムクロック選択信号ｓｓ１及び分周比設定信号ｓｓ２に基づいて、分周回路１０３から出力された複数の分周クロック信号から、通信クロック信号ｃｋｉｏを選択する。通信クロック信号ｃｋｉｏは、ＩＯユニットＩＯＵに供給される。
ここで、セレクタＳＥＬ２に入力されるシステムクロック選択信号ｓｓ１により、いずれの信号がシステムクロック信号ｃｋｓとして選択されたかが判明している。そのため、システムクロック選択信号ｓｓ１が切り換わったと同時に、セレクタＳＥＬ２において選択する分周クロック信号の分周比も切り換え、通信クロック信号ｃｋｉｏの周波数を維持することができる。例えば、システムクロック信号ｃｋｓが、クロック信号ｃｋ１から基準クロック信号ｃｋ２に切り換わり、その周波数が１／Ｎ（Ｎ：自然数）になるとする。この場合、セレクタＳＥＬ２において分周比が、１／Ｎ倍（つまり周波数はＮ倍）の分周クロック信号を選択するように切り換わる。従って、通信クロック信号ｃｋｉｏの周波数を維持することができる。
次に、図４を用いて、クロック生成ユニットＣＧの動作について説明する。図４は、クロック生成ユニットＣＧの動作を説明するためのタイミングチャートである。図４の上から、クロック信号ｃｋ１、基準クロック信号ｃｋ２、システムクロック選択信号ｓｓ１、システムクロック信号ｃｋｓ、システムクロック信号ｃｋｓを２分周した信号、システムクロック信号ｃｋｓを８分周した信号、通信クロック信号ｃｋｉｏを示している。
図４に示すように、１段目に示されるクロック信号ｃｋ１は、２段目に示される基準クロック信号ｃｋ２の４倍の周波数を有している。３段目に示されるシステムクロック選択信号ｓｓ１がＬの場合、４段目に示されるシステムクロック信号ｃｋｓとして１段目に示されるクロック信号ｃｋ１がセレクタＳＥＬ１により選択される。一方、３段目に示されるシステムクロック選択信号ｓｓ１がＨに切り換わると、４段目に示されるシステムクロック信号ｃｋｓとして２段目に示される基準クロック信号ｃｋ２がセレクタＳＥＬ１により選択される。
５段目に示される「システムクロック信号ｃｋｓを２分周した信号」及び６段目に示される「システムクロック信号ｃｋｓを８分周した信号」は、分周回路１０３により生成される。３段目に示されるシステムクロック選択信号ｓｓ１がＬの場合、７段目（最下段）に示される通信クロック信号ｃｋｉｏとして６段目に示される「システムクロック信号ｃｋｓを８分周した信号」がセレクタＳＥＬ２により選択される。一方、３段目に示されるシステムクロック選択信号ｓｓ１がＨに切り換わると、７段目（最下段）に示される通信クロック信号ｃｋｉｏとして５段目に示される「システムクロック信号ｃｋｓを２分周した信号」がセレクタＳＥＬ２により選択される。
図４に示すように、３段目に示されるシステムクロック選択信号ｓｓ１が切り換わると同時に、セレクタＳＥＬ２が選択する分周クロック信号の分周比も切り換わる。ここで、この切換時に、切換タイミングによっては、通信クロック信号ｃｋｉｏに最大１周期分のずれが生じ得るが、通信誤差範囲内であり問題とならない。
次に、図５を用いて、本実施の形態に係る比較例について説明する。図５は、実施の形態１の比較例に係るクロック生成ユニットＣＧのブロック図である。図５では、図３のセレクタＳＥＬ２に代わり、セレクタＳＥＬ２０が設けられている。このセレクタＳＥＬ２０には、分周比設定信号ｓｓ２のみが入力されており、システムクロック選択信号ｓｓ１は入力されていない。従って、システムクロック選択信号ｓｓ１が切り換わると同時に、セレクタＳＥＬ２が選択する分周クロック信号の分周比を切り換えることができない。つまり、所定の期間、通信することができない期間が生じてしまう。その他の構成について図３と同様であるため、説明を省略する。
次に、図６を用いて、図５の比較例に係るクロック生成ユニットＣＧの動作について説明する。図６は、図５の比較例に係るクロック生成ユニットＣＧの動作を説明するためのタイミングチャートである。図６の上から、クロック信号ｃｋ１、基準クロック信号ｃｋ２、システムクロック選択信号ｓｓ１、システムクロック信号ｃｋｓ、通信クロック信号ｃｋｉｏを示している。
図６において１段目に示されるクロック信号ｃｋ１から４段目に示されるシステムクロック信号ｃｋｓまでは、図４において１段目に示されるクロック信号ｃｋ１から４段目に示されるシステムクロック信号ｃｋｓまでと同じであるため、説明を省略する。図６に示すように、比較例においては、５段目（最下段）に示される通信クロック信号ｃｋｉｏは、３段目に示されるシステムクロック選択信号ｓｓ１がＬからＨに切り換わっても、システムクロック信号ｃｋｓを８分周した信号のままである。なお、この信号は、図４の６段目に示された信号と同じである。
従って、システムクロック選択信号ｓｓ１が切り換わると同時に、通信クロック信号ｃｋｉｏの周波数を維持することができない。通常は、システムクロック選択信号ｓｓ１を切り換える前に、通信クロック信号ｃｋｉｏの出力を一旦停止し、システムクロック選択信号ｓｓ１を切り換え後、分周比設定信号ｓｓ２により選択する分周比を切り換え、通信クロック信号ｃｋｉｏの出力を再開する。このようにして、システムクロック信号ｃｋｓの周波数を維持する。つまり、所定の期間、通信することができない期間が生じてしまう。
上記の通り、比較例係るクロック生成ユニットＣＧでは、システムクロック信号ｃｋｓの周波数が切り換わる場合、所定の期間、通信することができない期間が生じてしまう。これに対し、本実施の形態に係るクロック生成ユニットＣＧでは、システムクロック選択信号ｓｓ１が、セレクタＳＥＬ２にも入力されている。そのため、システムクロック信号ｃｋｓの周波数が切り換わると同時に、セレクタＳＥＬ２が選択する分周比も切り換わり、通信クロック信号ｃｋｉｏの周波数を維持することができる。よって、通信することができない期間が生じず、通信応答性に優れている。
（実施の形態２）
次に、図７を用いて、実施の形態２に係るクロック生成ユニットＣＧについて説明する。図７は、実施の形態２に係るクロック生成ユニットＣＧのブロック図である。図７に示すように、クロック生成ユニットＣＧは、セレクタＳＥＬ１、ＳＥＬ２、ＳＥＬ３、発振器１０１、ＰＬＬ回路１０２、分周回路１０３、１０４ａ、１０４ｂを備えている。なお、以下に説明する周波数、分周比、逓倍率等の具体的数値は、あくまでも発明の理解を容易にするための一例であって、特にその具体的数値に限定されるものではない。
図７において、発振器１０１から例えば４ＭＨｚの基準クロック信号ｃｋ２が出力されているとする。ＰＬＬ回路１０２は、発振器１０１から出力された基準クロック信号ｃｋ２を例えば１６逓倍し、４×１６＝６４ＭＨｚのクロック信号ｃｋ３を生成している。
ＰＬＬ回路１０２から出力されたクロック信号ｃｋ３は、分周比２の分周回路１０４ａと、分周比４の分周回路１０４ｂにそれぞれ入力される。
分周回路１０４ａからは６４ＭＨｚ×１／２＝３２ＭＨｚのクロック信号ｃｋ１１が出力される。分周回路１０４ｂからは６４ＭＨｚ×１／４＝１６ＭＨｚのクロック信号ｃｋ１２が出力される。
セレクタＳＥＬ３は、演算コアＰＥから出力された第２のシステムクロック選択信号ｓｓ１２に基づいて、クロック信号ｃｋ１１とクロック信号ｃｋ１２とから、クロック信号ｃｋ１を選択する。
セレクタＳＥＬ１は、演算コアＰＥから出力された第１のシステムクロック選択信号ｓｓ１１に基づいて、基準クロック信号ｃｋ２とクロック信号ｃｋ１とから、システムクロック信号ｃｋｓを選択する。システムクロック信号ｃｋｓは、演算コアＰＥに供給される。
ここで、第１のシステムクロック選択信号ｓｓ１１は、動作モードに応じて切り換わる。例えば、通常動作モードでは、第１のシステムクロック選択信号ｓｓ１１がＬとなり、システムクロック信号ｃｋｓとして高速のクロック信号ｃｋ１が選択される。一方、低消費電力モードでは第１のシステムクロック選択信号ｓｓ１１がＨとなり、システムクロック信号ｃｋｓとして低速の基準クロック信号ｃｋ２が選択される。さらに、第１のシステムクロック選択信号ｓｓ１１がＬである通常動作モードにおいて、第２のシステムクロック選択信号ｓｓ１２がＨの場合、クロック信号ｃｋ１として３２ＭＨｚのクロック信号ｃｋ１１が選択され、Ｌの場合、クロック信号ｃｋ１として１６ＭＨｚのクロック信号ｃｋ１２が選択される。
分周回路１０３には、システムクロック信号ｃｋｓが入力され、このシステムクロック信号ｃｋｓが複数の分周比で分周される。具体的には、分周回路１０３により、分周比２０＝１、２１＝２、２２＝４、２３＝８、２４＝１６、２５＝３２、２６＝６４、２７＝１２８の８つの分周クロック信号が生成されている。
セレクタＳＥＬ２は、演算コアＰＥから出力された第１及び第２のシステムクロック選択信号ｓｓ１１、ｓｓ１２及びレジスタＲＥＧを介して入力された分周比設定信号ｓｓ２に基づいて、分周回路１０３から出力された複数の分周クロック信号から、常時４ＭＨｚの通信クロック信号ｃｋｉｏを選択する。通信クロック信号ｃｋｉｏは、ＩＯユニットＩＯＵに供給される。
ここで、セレクタＳＥＬ２に入力される第１及び第２のシステムクロック選択信号ｓｓ１１、ｓｓ１２により、クロック信号ｃｋ１１、ｃｋ１２、ｃｋ２のうち、いずれのクロック信号がシステムクロック信号ｃｋｓとして選択されたかが判明している。そのため、システムクロック選択信号ｓｓ１が切り換わったと同時に、セレクタＳＥＬ２において選択する分周クロック信号の分周比も切り換え、通信クロック信号ｃｋｉｏの周波数を４ＭＨｚに維持することができる。
例えば、システムクロック信号ｃｋｓが、３２ＭＨｚのクロック信号ｃｋ１１から４ＭＨｚの基準クロック信号ｃｋ２に切り換わる場合、セレクタＳＥＬ２に入力される第１及び第２のシステムクロック選択信号ｓｓ１１、ｓｓ１２に基づいて、セレクタＳＥＬ２は、分周比８の分周クロック信号から分周比１の分周クロック信号を選択するように切り換わる。
同様に、例えば、システムクロック信号ｃｋｓが、１６ＭＨｚのクロック信号ｃｋ１２から４ＭＨｚの基準クロック信号ｃｋ２に切り換わる場合、入力される第１及び第２のシステムクロック選択信号ｓｓ１１、ｓｓ１２に基づいて、セレクタＳＥＬ２は、分周比４の分周クロック信号から分周比１の分周クロック信号を選択するように切り換わる。
つまり、入力される第１及び第２のシステムクロック選択信号ｓｓ１１、ｓｓ１２に基づいて、セレクタＳＥＬ２は、システムクロック信号ｃｋｓの周波数が切り換わると同時に、常に４ＭＨｚの分周クロック信号を通信クロック信号ｃｋｉｏとして選択することができる。
次に、図８を用いて、セレクタＳＥＬ２の具体例について説明する。図８は、図７におけるセレクタＳＥＬ２の具体例を示す回路図である。図８に示すセレクタＳＥＬ２は、４つのセレクタＳＥＬ２１１、ＳＥＬ２１２、ＳＥＬ２１３、ＳＥＬ２２を備えている。
セレクタＳＥＬ２１１は、４ＭＨｚの基準クロック信号ｃｋ２がシステムクロック信号ｃｋｓとして選択された場合に、後段のセレクタＳＥＬ２２により選択されるセレクタである。また、セレクタＳＥＬ２１１には、分周比２０＝１の信号が４つ、分周比２１＝２、２２＝４、２３＝８、２４＝１６の信号が１つずつ、合計８つの分周クロック信号が入力される。そして、セレクタＳＥＬ２１１は、８つの分周クロック信号に対応する３ビットのレジスタ値である分周比設定信号ｓｓ２に基づいて、この８つの分周クロック信号から１つのクロック信号を選択する。
セレクタＳＥＬ２１２は、１６ＭＨｚのクロック信号ｃｋ１２がシステムクロック信号ｃｋｓとして選択された場合に、後段のセレクタＳＥＬ２２により選択されるセレクタである。また、セレクタＳＥＬ２１２には、分周比２０＝１の信号が２つ、分周比２１＝２、２２＝４、２３＝８、２４＝１６、２５＝３２、２６＝６４の信号が１つずつ、合計８つの分周クロック信号が入力される。そして、セレクタＳＥＬ２１２は、８つの分周クロック信号に対応する３ビットのレジスタ値である分周比設定信号ｓｓ２に基づいて、この８つの分周クロック信号から１つのクロック信号を選択する。
セレクタＳＥＬ２１３は、３２ＭＨｚのクロック信号ｃｋ１１がシステムクロック信号ｃｋｓとして選択された場合に、後段のセレクタＳＥＬ２２により選択されるセレクタである。また、セレクタＳＥＬ２１３には、分周比２０＝１、２１＝２、２２＝４、２３＝８、２４＝１６、２５＝３２、２６＝６４、２７＝１２８の信号が１つずつ、合計８つの分周クロック信号が入力される。そして、セレクタＳＥＬ２１３は、８つの分周クロック信号に対応する３ビットのレジスタ値である分周比設定信号ｓｓ２に基づいて、この８つの分周クロック信号から１つのクロック信号を選択する。
ここで、図８に示すように、セレクタＳＥＬ２１１、ＳＥＬ２１２、ＳＥＬ２１３には、共通のレジスタ値である分周比設定信号ｓｓ２が入力される。
セレクタＳＥＬ２２は、入力される第１及び第２のシステムクロック選択信号ｓｓ１１、ｓｓ１２に基づいて、セレクタＳＥＬ２１１、ＳＥＬ２１２、ＳＥＬ２１３により選択された３つのクロック信号から１つのクロック信号を通信クロック信号ｃｋｉｏとして選択する。ここで、上述の通り、４ＭＨｚの基準クロック信号ｃｋ２がシステムクロック信号ｃｋｓとして選択された場合、セレクタＳＥＬ２２はセレクタＳＥＬ２１１からの出力を選択する。１６ＭＨｚのクロック信号ｃｋ１２がシステムクロック信号ｃｋｓとして選択された場合、セレクタＳＥＬ２２はセレクタＳＥＬ２１２からの出力を選択する。３２ＭＨｚのクロック信号ｃｋ１１がシステムクロック信号ｃｋｓとして選択された場合、セレクタＳＥＬ２２はセレクタＳＥＬ２１３からの出力を選択する。
図９は、レジスタ値（分周比設定信号ｓｓ２）に対応するセレクタＳＥＬ２１１、ＳＥＬ２１２、ＳＥＬ２１３における分周比及び周波数を示した表である。具体的には、図９に示すように、４ＭＨｚの基準クロック信号ｃｋ２用のセレクタＳＥＬ２１１については、レジスタ値０００、００１、０１０、０１１に対し分周比２０＝１、レジスタ値１００に対し分周比２１＝２、レジスタ値１０１に対し分周比２２＝４、レジスタ値１１０に対し分周比２３＝８、レジスタ値１１１に対し分周比２４＝１６、が割り当てられている。
従って、システムクロック信号ｃｋｓとして４ＭＨｚの基準クロック信号ｃｋ２が選択された場合、通信クロック信号ｃｋｉｏの周波数は以下の通りとなる。レジスタ値０００、００１、０１０、０１１では４ＭＨｚ／１＝４ＭＨｚ、レジスタ値１００では４ＭＨｚ／２＝２ＭＨｚ、レジスタ値１０１では４ＭＨｚ／４＝１ＭＨｚ、レジスタ値１１０では４ＭＨｚ／８＝０．５ＭＨｚ、レジスタ値１１１では４ＭＨｚ／１６＝０．２５ＭＨｚとなる。
１６ＭＨｚのクロック信号ｃｋ１２用のセレクタＳＥＬ２１２については、レジスタ値０００、００１に対し分周比２０＝１、レジスタ値０１０に対し分周比２１＝２、レジスタ値０１１に対し分周比２２＝４、レジスタ値１００に対し分周比２３＝８、レジスタ値１０１に対し分周比２４＝１６、レジスタ値１１０に対し分周比２５＝３２、レジスタ値１１１に対し分周比２６＝６４、が割り当てられている。
従って、システムクロック信号ｃｋｓとして１６ＭＨｚのクロック信号ｃｋ１２が選択された場合、通信クロック信号ｃｋｉｏの周波数は以下の通りとなる。レジスタ値０００、００１では１６ＭＨｚ／１＝１６ＭＨｚ、レジスタ値０１０では１６ＭＨｚ／２＝８ＭＨｚ、レジスタ値０１１では１６ＭＨｚ／４＝４ＭＨｚ、レジスタ値１００では１６ＭＨｚ／８＝２ＭＨｚ、レジスタ値１０１では１６ＭＨｚ／１６＝１ＭＨｚ、レジスタ値１１０では１６ＭＨｚ／３２＝０．５ＭＨｚ、レジスタ値１１１では１６ＭＨｚ／６４＝０．２５ＭＨｚとなる。
３２ＭＨｚのクロック信号ｃｋ１１用のセレクタＳＥＬ２１３については、レジスタ値０００に対し分周比２０＝１、レジスタ値００１に対し分周比２１＝２、レジスタ値０１０に対し分周比２２＝４、レジスタ値０１１に対し分周比２３＝８、レジスタ値１００に対し分周比２４＝１６、レジスタ値１０１に対し分周比２５＝３２、レジスタ値１１０に対し分周比２６＝６４、レジスタ値１１１に対し分周比２７＝１２８、が割り当てられている。
従って、システムクロック信号ｃｋｓとして３２ＭＨｚのクロック信号ｃｋ１１が選択された場合、通信クロック信号ｃｋｉｏの周波数は以下の通りとなる。レジスタ値０００では３２ＭＨｚ／１＝３２ＭＨｚ、レジスタ値００１では３２ＭＨｚ／２＝１６ＭＨｚ、レジスタ値０１０では３２ＭＨｚ／４＝８ＭＨｚ、レジスタ値０１１では３２ＭＨｚ／８＝４ＭＨｚ、レジスタ値１００では３２ＭＨｚ／１６＝２ＭＨｚ、レジスタ値１０１では３２ＭＨｚ／３２＝１ＭＨｚ、レジスタ値１１０では３２ＭＨｚ／６４＝０．５ＭＨｚ、レジスタ値１１１では３２ＭＨｚ／１２８＝０．２５ＭＨｚとなる。
図９に示すように、システムクロック信号ｃｋｓとして、基準クロック信号ｃｋ２、クロック信号ｃｋ１１、ｃｋ１２のうちからいずれのクロック信号が選択された場合でも、レジスタ値０１１に対応する通信クロック信号ｃｋｉｏの周波数は４ＭＨｚ、レジスタ値１００に対応する通信クロック信号ｃｋｉｏの周波数は２ＭＨｚ、レジスタ値１０１に対応する通信クロック信号ｃｋｉｏの周波数は１ＭＨｚ、レジスタ値１１０に対応する通信クロック信号ｃｋｉｏの周波数は０．５ＭＨｚ、レジスタ値１１１に対応する通信クロック信号ｃｋｉｏの周波数は０．２５ＭＨｚとなる。このような構成により、レジスタ値を変更することなく、通信クロック信号ｃｋｉｏの周波数を同じ値に維持することができる。つまり、図９に矢印で示すように、レジスタ値０１１において、システムクロック信号ｃｋｓが、３２ＭＨｚのクロック信号ｃｋ１１から４ＭＨｚの基準クロック信号ｃｋ２に切り換わっても、通信クロック信号ｃｋｉｏの周波数は自動的に４ＭＨｚに維持される。
図１０、１１を用いて、図９の表におけるレジスタ値を０１１に設定した場合を一例として、通信クロック信号ｃｋｉｏの周波数は自動的に維持される原理について更に具体的に説明する。図１０は、図８において、システムクロック信号ｃｋｓとして３２ＭＨｚのクロック信号ｃｋ１１が選択された場合を示す図である。図１１は、図８において、システムクロック信号ｃｋｓとして４ＭＨｚの基準クロック信号ｃｋ２が選択された場合を示す図である。
図１０に示すように、システムクロック信号ｃｋｓとして３２ＭＨｚのクロック信号ｃｋ１１が選択された場合、セレクタＳＥＬ２１１では、レジスタ値０１１に基づいて分周比１の分周クロック信号が選択され、３２ＭＨｚ／１＝３２ＭＨｚのクロック信号が出力される。セレクタＳＥＬ２１２では、レジスタ値０１１に基づいて分周比４の信号が選択され、３２ＭＨｚ／４＝８ＭＨｚのクロック信号が出力される。セレクタＳＥＬ２１３では、レジスタ値０１１に基づいて分周比８の信号が選択され、３２ＭＨｚ／８＝４ＭＨｚのクロック信号が出力される。そして、セレクタＳＥＬ２２では、システムクロック信号ｃｋｓとして３２ＭＨｚのクロック信号ｃｋ１１が選択されたことを示す第１及び第２のシステムクロック選択信号ｓｓ１１、ｓｓ１２に基づいて、セレクタＳＥＬ２１３から出力された４ＭＨｚのクロック信号が通信クロック信号ｃｋｉｏとして選択される。図１０では、選択されるクロック信号の流れを太線で示している。
図１１に示すように、システムクロック信号ｃｋｓとして４ＭＨｚの基準クロック信号ｃｋ２が選択された場合、セレクタＳＥＬ２１１では、レジスタ値０１１に基づいて分周比１の分周クロック信号が選択され、４ＭＨｚ／１＝４ＭＨｚのクロック信号が出力される。セレクタＳＥＬ２１２では、レジスタ値０１１に基づいて分周比４の分周クロック信号が選択され、４ＭＨｚ／４＝１ＭＨｚのクロック信号が出力される。セレクタＳＥＬ２１３では、レジスタ値０１１に基づいて分周比８の分周クロック信号が選択され、４ＭＨｚ／８＝０．５ＭＨｚのクロック信号が出力される。そして、セレクタＳＥＬ２２では、システムクロック信号ｃｋｓとして４ＭＨｚの基準クロック信号ｃｋ２が選択されたことを示す第１及び第２のシステムクロック選択信号ｓｓ１１、ｓｓ１２に基づいて、セレクタＳＥＬ２１１から出力された４ＭＨｚのクロック信号が通信クロック信号ｃｋｉｏとして選択される。図１１では、選択されるクロック信号の流れを太線で示している。上記のような原理により、通信クロック信号ｃｋｉｏの周波数は自動的に維持される。
次に、図１２を用いて、実施の形態１において説明した図５の比較例に係るセレクタＳＥＬ２０の具体例について説明する。図１２は、比較例に係るセレクタＳＥＬ２０の具体例を示す回路図である。セレクタＳＥＬ２０は、図８におけるセレクタＳＥＬ２１１、ＳＥＬ２１２、ＳＥＬ２１３と同様の構成を有する１つのセレクタである。反対に、図８に示したセレクタＳＥＬ２は、セレクタＳＥＬ２０と同様の構成を有するセレクタを３つ（セレクタＳＥＬ２１１、ＳＥＬ２１２、ＳＥＬ２１３）備えているといえる。一般化すると、本実施の形態に係るセレクタＳＥＬ２は、セレクタＳＥＬ２０と同様の構成を有するセレクタを、システムクロック信号ｃｋｓとして選択可能な周波数の数と同数備えている。
セレクタＳＥＬ２０は、分周比２０＝１、２１＝２、２２＝４、２３＝８、２４＝１６、２５＝３２、２６＝６４、２７＝１２８の信号が１つずつ、合計８つの分周クロック信号が入力される。これは、図８におけるセレクタＳＥＬ２１３と同様である。そして、セレクタＳＥＬ２０は、８つの分周クロック信号に対応する３ビットのレジスタ値である分周比設定信号ｓｓ２に基づいて、この８つの分周クロック信号から１つのクロック信号を選択する。
図１３は、レジスタ値（分周比設定信号ｓｓ２）に対応するセレクタＳＥＬ２０における分周比及び周波数を示した表である。具体的には、図１３に示すように、レジスタ値０００に対し分周比２０＝１、レジスタ値００１に対し分周比２１＝２、レジスタ値０１０に対し分周比２２＝４、レジスタ値０１１に対し分周比２３＝８、レジスタ値１００に対し分周比２４＝１６、レジスタ値１０１に対し分周比２５＝３２、レジスタ値１１０に対し分周比２６＝６４、レジスタ値１１１に対し分周比２７＝１２８、が割り当てられている。
従って、システムクロック信号ｃｋｓとして４ＭＨｚの基準クロック信号ｃｋ２が選択された場合、通信クロック信号ｃｋｉｏの周波数は以下の通りとなる。レジスタ値０００では４ＭＨｚ／１＝４ＭＨｚ、レジスタ値００１では４ＭＨｚ／２＝１６ＭＨｚ、レジスタ値０１０では４ＭＨｚ／４＝１ＭＨｚ、レジスタ値０１１では４ＭＨｚ／８＝０．５ＭＨｚ、レジスタ値１００では４ＭＨｚ／１６＝０．２５ＭＨｚ、レジスタ値１０１では４ＭＨｚ／３２＝１２５ｋＨｚ、レジスタ値１１０では４ＭＨｚ／６４＝６２．５ｋＨｚ、レジスタ値１１１では４ＭＨｚ／１２８＝３１．２５ｋＨｚとなる。
システムクロック信号ｃｋｓとして１６ＭＨｚのクロック信号ｃｋ１２が選択された場合、通信クロック信号ｃｋｉｏの周波数は以下の通りとなる。レジスタ値０００では１６ＭＨｚ／１＝１６ＭＨｚ、レジスタ値００１では１６ＭＨｚ／２＝８ＭＨｚ、レジスタ値０１０では１６ＭＨｚ／４＝４ＭＨｚ、レジスタ値０１１では１６ＭＨｚ／８＝２ＭＨｚ、レジスタ値１００では１６ＭＨｚ／１６＝１ＭＨｚ、レジスタ値１０１では１６ＭＨｚ／３２＝０．５ＭＨｚ、レジスタ値１１０では１６ＭＨｚ／６４＝０．２５ＭＨｚ、レジスタ値１１１では１６ＭＨｚ／１２８＝１２５ｋＨｚとなる。
システムクロック信号ｃｋｓとして３２ＭＨｚのクロック信号ｃｋ１１が選択された場合、通信クロック信号ｃｋｉｏの周波数は以下の通りとなる。レジスタ値０００では３２ＭＨｚ／１＝３２ＭＨｚ、レジスタ値００１では３２ＭＨｚ／２＝１６ＭＨｚ、レジスタ値０１０では３２ＭＨｚ／４＝８ＭＨｚ、レジスタ値０１１では３２ＭＨｚ／８＝４ＭＨｚ、レジスタ値１００では３２ＭＨｚ／１６＝２ＭＨｚ、レジスタ値１０１では３２ＭＨｚ／３２＝１ＭＨｚ、レジスタ値１１０では３２ＭＨｚ／６４＝０．５ＭＨｚ、レジスタ値１１１では３２ＭＨｚ／１２８＝０．２５ＭＨｚとなる。
従って、図１３に示すように、システムクロック信号ｃｋｓとして選択されるクロック信号の周波数に応じてレジスタ値を変更しなければ、通信クロック信号ｃｋｉｏの周波数を同じ値に維持することができない。具体的に、通信クロック信号ｃｋｉｏの周波数が４ＭＨｚの場合を考える。図１３に矢印で示すように、システムクロック信号ｃｋｓが、３２ＭＨｚのクロック信号ｃｋ１１の場合、レジスタ値は０１１である。ここで、システムクロック信号ｃｋｓが、４ＭＨｚの基準クロック信号ｃｋ２に切り換わると、レジスタ値を０００へ変更する必要がある。通常は、システムクロックを切り換える前に、通信クロック信号ｃｋｉｏの出力を一旦停止し、レジスタ値を変更後、通信クロック信号ｃｋｉｏの出力を再開する。つまり、所定の期間、通信することができない期間が生じてしまう。
図１４、１５を用いて、図１３の表における通信クロック信号ｃｋｉｏの周波数が４ＭＨｚである場合を一例として、比較例において通信クロック信号ｃｋｉｏの周波数を維持する原理について更に具体的に説明する。図１４は、図１２において、システムクロック信号ｃｋｓとして３２ＭＨｚのクロック信号ｃｋ１１が選択された場合を示す図である。図１５は、図１２において、システムクロック信号ｃｋｓとして４ＭＨｚの基準クロック信号ｃｋ２が選択された場合を示す図である。
図１４に示すように、システムクロック信号ｃｋｓとして３２ＭＨｚのクロック信号ｃｋ１１が選択された場合、セレクタＳＥＬ２０では、レジスタ値０１１に基づいて分周比８の信号が選択され、３２ＭＨｚ／８＝４ＭＨｚのクロック信号が出力される。図１４では、選択されるクロック信号の流れを太線で示している。
図１５に示すように、システムクロック信号ｃｋｓとして４ＭＨｚの基準クロック信号ｃｋ２へ切り換わった場合、セレクタＳＥＬ２０では、レジスタ値が０１１から０００変更される。このレジスタ値０００に基づいて、分周比１の分周クロック信号が選択され、４ＭＨｚ／１＝４ＭＨｚのクロック信号が出力される。図１５では、選択されるクロック信号の流れを太線で示している。
次に、図１６を用いて、本実施の形態に係るクロック生成ユニットＣＧの動作について説明する。図１６は、図７のクロック生成ユニットＣＧの動作を説明するためのタイミングチャートである。図１６の上から順に、基準クロック信号ｃｋ２、クロック信号ｃｋ３、クロック信号ｃｋ１１、クロック信号ｃｋ１２、第２のシステムクロック選択信号ｓｓ１２、第１のシステムクロック選択信号ｓｓ１１、システムクロック信号ｃｋｓ、レジスタ値、システムクロック信号ｃｋｓを１分周した信号、システムクロック信号ｃｋｓを８分周した信号、通信クロック信号ｃｋｉｏを示している。
図１６の１段目に示される基準クロック信号ｃｋ２は、図７に示すように発振器１０１から出力された周波数４ＭＨｚのクロック信号である。２段目に示されるクロック信号ｃｋ３は、基準クロック信号ｃｋ２がＰＬＬ回路１０２により１６逓倍された周波数６４ＭＨｚのクロック信号である。３段目に示されるクロック信号ｃｋ１１は、クロック信号ｃｋ３が分周回路１０４ａにより２分周された周波数３２ＭＨｚのクロック信号である。４段目に示されるクロック信号ｃｋ１２は、クロック信号ｃｋ３が分周回路１０４ｂにより４分周された周波数１６ＭＨｚのクロック信号である。
５段目に示される第２のシステムクロック選択信号ｓｓ１２がＬの場合、４段目に示されるクロック信号ｃｋ１２が、セレクタＳＥＬ３により選択される。一方、５段目に示される第２のシステムクロック選択信号ｓｓ１２がＨに切り換わると、３段目に示されるクロック信号ｃｋ１１が、セレクタＳＥＬ３により選択される。
６段目に示される第１のシステムクロック選択信号ｓｓ１１がＬの場合、７段目に示されるシステムクロック信号ｃｋｓとして３段目に示されるクロック信号ｃｋ１１又は４段目に示されるクロック信号ｃｋ１２がセレクタＳＥＬ１により選択される。一方、６段目に示される第１のシステムクロック選択信号ｓｓ１１がＨに切り換わると、７段目に示されるシステムクロック信号ｃｋｓとして１段目に示される基準クロック信号ｃｋ２がセレクタＳＥＬ１により選択される。８段目に示されるレジスタ値０１１が、図８に示したセレクタＳＥＬ２１１、ＳＥＬ２１２、ＳＥＬ２１３に入力されている。
９段目に示される「システムクロック信号ｃｋｓを１分周した信号」及び１０段目に示される「システムクロック信号ｃｋｓを８分周した信号」は、分周回路１０３により生成される。５段目に示される第２のシステムクロック選択信号ｓｓ１２がＨかつ６段目に示される第１のシステムクロック選択信号ｓｓ１１がＬの場合、１１段目（最下段）に示される通信クロック信号ｃｋｉｏとして１０段目に示される「システムクロック信号ｃｋｓを８分周した信号」がセレクタＳＥＬ２により選択される。一方、６段目に示される第１のシステムクロック選択信号ｓｓ１１がＨに切り換わると、１１段目（最下段）に示される通信クロック信号ｃｋｉｏとして９段目に示される「システムクロック信号ｃｋｓを１分周した信号」がセレクタＳＥＬ２により選択される。
図１６に示すように、本実施の形態に係るクロック生成ユニットＣＧでは、６段目に示される第１のシステムクロック選択信号ｓｓ１１が切り換わると同時に、セレクタＳＥＬ２が選択する分周クロック信号の分周比も切り換えることができる。なお、この切換時に、切換タイミングによっては、通信クロック信号ｃｋｉｏに最大１周期分のずれが生じ得るが、通信誤差範囲内であり問題とならない。
（実施の形態３）
次に、図１７を用いて、実施の形態３に係るクロック生成ユニットＣＧについて説明する。図１７は、実施の形態３に係るクロック生成ユニットＣＧのブロック図である。図１７に示すように、実施の形態３に係るクロック生成ユニットＣＧは、実施の形態２に係る図７のクロック生成ユニットＣＧから分周回路１０４ａ、１０４ｂ、セレクタＳＥＬ３を取り除いた構成である。
図１７において、発振器１０１から例えば４ＭＨｚの基準クロック信号ｃｋ２が出力されているとする。ＰＬＬ回路１０２は、発振器１０１から出力された基準クロック信号ｃｋ２を例えば８逓倍し、４×８＝３２ＭＨｚのクロック信号ｃｋ１を生成している。
セレクタＳＥＬ１は、演算コアＰＥから出力されたシステムクロック選択信号ｓｓ１に基づいて、基準クロック信号ｃｋ２とクロック信号ｃｋ１とから、システムクロック信号ｃｋｓを選択する。システムクロック信号ｃｋｓは、演算コアＰＥに供給される。
ここで、システムクロック選択信号ｓｓ１は、動作モードに応じて切り換わる。例えば、通常動作モードでは、システムクロック選択信号ｓｓ１がＬとなり、システムクロック信号ｃｋｓとして高速のクロック信号ｃｋ１が選択される。一方、低消費電力モードではシステムクロック選択信号ｓｓ１がＨとなり、システムクロック信号ｃｋｓとして低速の基準クロック信号ｃｋ２が選択される。
分周回路１０３の構成は実施の形態２と同様であるため、説明を省略する。
セレクタＳＥＬ２は、演算コアＰＥから出力されたシステムクロック選択信号ｓｓ１及びレジスタＲＥＧを介して入力された分周比設定信号ｓｓ２に基づいて、分周回路１０３から出力された複数の分周クロック信号から、常時４ＭＨｚの通信クロック信号ｃｋｉｏを選択する。通信クロック信号ｃｋｉｏは、ＩＯユニットＩＯＵに供給される。
次に、図１８を用いて、セレクタＳＥＬ２の具体例について説明する。図１８は、図１７におけるセレクタＳＥＬ２の具体例を示す回路図である。図１８に示すセレクタＳＥＬ２は、３つのセレクタＳＥＬ２１１、ＳＥＬ２１３、ＳＥＬ２２を備えている。つまり、図８に示した実施の形態２に係るセレクタＳＥＬ２からＳＥＬ２１２を取り除いた構成である。
セレクタＳＥＬ２１１、ＳＥＬ２１３の構成は実施の形態２と同様であるため、説明を省略する。
セレクタＳＥＬ２２は、入力されるシステムクロック選択信号ｓｓ１に基づいて、セレクタＳＥＬ２１１、ＳＥＬ２１３により選択された２つのクロック信号から１つのクロック信号を通信クロック信号ｃｋｉｏとして選択する。ここで、上述の通り、４ＭＨｚの基準クロック信号ｃｋ２がシステムクロック信号ｃｋｓとして選択された場合、セレクタＳＥＬ２２はセレクタＳＥＬ２１１からの出力を選択する。３２ＭＨｚのクロック信号ｃｋ１がシステムクロック信号ｃｋｓとして選択された場合、セレクタＳＥＬ２２はセレクタＳＥＬ２１３からの出力を選択する。
上記の実施の形態１〜３に係るクロック生成ユニットＣＧでは、システムクロック選択信号ｓｓ１（ｓｓ１１、ｓｓ１２）が、セレクタＳＥＬ２にも入力されている。そのため、システムクロック信号ｃｋｓの周波数が切り換わると同時に、セレクタＳＥＬ２が選択する分周比も切り換わり、通信クロック信号ｃｋｉｏの周波数を維持することができる。よって、通信することができない期間が生じず、通信応答性に優れている。
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
１０１ 発振器
１０２ ＰＬＬ回路
１０３、１０４ａ、１０４ｂ 分周回路
Ｃ コンデンサ
ＣＧ クロック生成ユニット
ｃｋ１ 逓倍クロック信号
ｃｋ１１、ｃｋ１２、ｃｋ３ クロック信号
ｃｋ２ 基準クロック信号
ｃｋｉｏ 通信クロック信号
ｃｋｓ システムクロック信号
Ｄｉ ダイオード
ＩＯＵ ＩＯユニット
ＩＯＵＴ 出力電流
Ｌ インダクタ
ＭＣＵ プロセッサシステム
ＭＥＭ メモリ
ＭＯＮ 出力モニタユニット
ＯＭ トランジスタ
ＰＥ 演算コア
ＰＥＲＩ 周辺回路
ＰＧ ＰＷＭ信号生成ユニット
ＰＷＲ 電源回路
ＲＥＧ レジスタ
Ｒｍ、Ｒｍ１、Ｒｍ２ 抵抗
ＳＥＬ１〜ＳＥＬ３ セレクタ
ＳＥＬ２１１〜ＳＥＬ２１３、ＳＥＬ２２ セレクタ
ｓｓ１ システムクロック選択信号
ｓｓ１１ 第１のシステムクロック選択信号
ｓｓ１２ 第２のシステムクロック選択信号
ｓｓ２ 分周比設定信号
Ｖｉｎ 入力電圧
ＶＯＵＴ 出力電圧

Claims (17)

  1. 選択信号に基づいて、互いに周波数の異なる第１及び第２のクロック信号の一方をシステムクロック信号として選択するシステムクロック選択回路と、
    前記システムクロック信号を分周し、複数の分周クロック信号を生成する分周回路と、
    前記選択信号と分周比設定信号とに基づいて、前記複数の分周クロック信号から通信クロック信号を選択し、前記選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換える通信クロック選択回路と、を備え、
    前記通信クロック選択回路は、
    前記分周比設定信号に基づいて、前記複数の分周クロック信号から第１の分周信号を選択する第１の選択回路と、
    前記分周比設定信号に基づいて、前記複数の分周クロック信号から第２の分周信号を選択する第２の選択回路と、
    前記選択信号に基づいて、前記第１のクロック信号が選択された場合は前記第１の分周信号を選択し、前記第２のクロック信号が選択された場合は前記第２の分周信号を選択する第３の選択回路と、
    を備えるクロック生成回路。
  2. 前記第１及び第２の選択回路に入力される前記分周比設定信号が、同一の信号であることを特徴とする請求項１に記載のクロック生成回路。
  3. 前記第１及び第２の選択回路に入力される前記分周比設定信号が、前記システムクロック信号の周波数によらず一定の値であることを特徴とする請求項１又は２に記載のクロック生成回路。
  4. 前記第２のクロック信号を出力する発振器と、
    前記第２のクロック信号を逓倍し、第３のクロック信号を生成する逓倍回路と、を更に備えることを特徴とする請求項１〜３のいずれか一項に記載のクロック生成回路。
  5. 前記選択信号に基づいて、前記第３のクロック信号を分周した複数の逓倍クロック信号から前記第１のクロック信号を選択する逓倍クロック選択回路を、更に備えることを特徴とする請求項４に記載のクロック生成回路。
  6. 前記分周比設定信号を格納するレジスタを、更に備えることを特徴とする請求項１〜５のいずれか一項に記載のクロック生成回路。
  7. 演算回路と、
    前記演算回路とバスを介して接続された入出力回路と、
    前記演算回路に対してシステムクロック信号を供給するとともに、前記入出力回路に対して通信クロックを供給するクロック生成回路と、を備え、
    前記クロック生成回路は、
    選択信号に基づいて、互いに周波数の異なる第１及び第２のクロック信号の一方を前記システムクロック信号として選択するシステムクロック選択回路と、
    前記システムクロック信号を分周し、複数の分周クロック信号を生成する分周回路と、
    前記選択信号と分周比設定信号とに基づいて、前記複数の分周クロック信号から通信クロック信号を選択し、前記選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換える通信クロック選択回路と、を備え、
    前記通信クロック選択回路は、
    前記分周比設定信号に基づいて、前記複数の分周クロック信号から第１の分周信号を選択する第１の選択回路と、
    前記分周比設定信号に基づいて、前記複数の分周クロック信号から第２の分周信号を選択する第２の選択回路と、
    前記選択信号に基づいて、前記第１のクロック信号が選択された場合は前記第１の分周信号を選択し、前記第２のクロック信号が選択された場合は前記第２の分周信号を選択する第３の選択回路と、
    を備えるプロセッサシステム。
  8. 前記第１及び第２の選択回路に入力される前記分周比設定信号が、同一の信号であることを特徴とする請求項７に記載のプロセッサシステム。
  9. 前記第１及び第２の選択回路に入力される前記分周比設定信号が、前記システムクロック信号の周波数によらず一定の値であることを特徴とする請求項７又は８に記載のプロセッサシステム。
  10. 前記クロック生成回路は、
    前記第２のクロック信号を生成する発振器と、
    前記第２のクロック信号を逓倍し、第３のクロック信号を生成する逓倍回路と、を更に備えることを特徴とする請求項７〜９のいずれか一項に記載のプロセッサシステム。
  11. 前記クロック生成回路は、
    前記選択信号に基づいて、前記第３のクロック信号を分周した複数の逓倍クロック信号から前記第１のクロック信号を選択する逓倍クロック選択回路を、更に備えることを特徴とする請求項１０に記載のプロセッサシステム。
  12. 前記クロック生成回路は、
    前記分周比設定信号を格納するレジスタを、更に備えることを特徴とする請求項７〜１１のいずれか一項に記載のプロセッサシステム。
  13. 選択信号は、前記演算回路から出力され、前記演算回路の動作モードに応じてその値が変化することを特徴とする請求項７〜１２のいずれか一項に記載のプロセッサシステム。
  14. 前記入出力回路が受信した制御信号を前記演算回路が処理した結果に基づいて、ＰＷＭ信号を生成し、制御対象回路に対して出力するＰＷＭ信号生成回路を、更に備えることを特徴とする請求項７〜１３のいずれか一項に記載のプロセッサシステム。
  15. 前記制御対象回路が、前記ＰＷＭ信号に基づくスイッチング動作により出力電圧を生成する電源回路であることを特徴とする請求項１４に記載のプロセッサシステム。
  16. 前記電源回路によりＬＥＤ素子が駆動されることを特徴とする請求項１５に記載のプロセッサシステム。
  17. 選択信号に基づいて、互いに周波数の異なる第１及び第２のクロック信号の一方をシステムクロック信号として選択し、
    前記システムクロック信号を分周することにより複数の分周クロック信号を生成し、
    前記選択信号と分周比設定信号とに基づいて、前記複数の分周クロック信号から通信クロック信号を選択し、前記選択信号の切り換わりタイミングに同期して選択された通信クロック信号へ切り換え、
    前記通信クロック信号を選択する工程において、
    前記分周比設定信号に基づいて、前記複数の分周クロック信号から第１の分周信号を選択し、
    前記分周比設定信号に基づいて、前記複数の分周クロック信号から第２の分周信号を選択し、
    前記選択信号に基づいて、前記第１のクロック信号が選択された場合は前記第１の分周信号を選択し、前記第２のクロック信号が選択された場合は前記第２の分周信号を選択するクロック周波数制御方法。
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